JPH02138756A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02138756A JPH02138756A JP15740989A JP15740989A JPH02138756A JP H02138756 A JPH02138756 A JP H02138756A JP 15740989 A JP15740989 A JP 15740989A JP 15740989 A JP15740989 A JP 15740989A JP H02138756 A JPH02138756 A JP H02138756A
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Links
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Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野〕
この発明は、一般的には大規模集積回路装置(LSI)
等の半導体装置に関し、より特定的には、1つのチップ
上に異なる動作電圧で動作する異なる機能部分を有する
大規模集積回路装置に関するものである。この発明は、
螢光表示管等を駆動することが可能な高い電圧で動作す
るドライバ部分とともに、低い動作電圧で動作するロジ
ック部分を単一の基板上に備えることに関して特に有用
である。また、この発明は、そのような半導体装置の製
造方法に関する。
等の半導体装置に関し、より特定的には、1つのチップ
上に異なる動作電圧で動作する異なる機能部分を有する
大規模集積回路装置に関するものである。この発明は、
螢光表示管等を駆動することが可能な高い電圧で動作す
るドライバ部分とともに、低い動作電圧で動作するロジ
ック部分を単一の基板上に備えることに関して特に有用
である。また、この発明は、そのような半導体装置の製
造方法に関する。
[従来の技術]
この発明は、シングルチップマイクロコンピュータに適
用されたとき、最も好ましい効果が得られるので、以下
、このシングルチップマイクロコンピュータについて説
明する。
用されたとき、最も好ましい効果が得られるので、以下
、このシングルチップマイクロコンピュータについて説
明する。
シングルチップマイクロコンピュータは、既によく知ら
れている。第8図は、そのような従来のシングルチップ
マイクロコンピュータ(以下、マイコンと称する。)の
全体構成の一例を1つの半導体チップにおける甲面配置
として示すブロック図である。
れている。第8図は、そのような従来のシングルチップ
マイクロコンピュータ(以下、マイコンと称する。)の
全体構成の一例を1つの半導体チップにおける甲面配置
として示すブロック図である。
第8図を参照して、マイクロコンピュータ100には、
CPU (Central Processing
Unit)60からなるロジック部分と、プログラム
やデータの8己憶用のROM(Read 0nly
Memory)70およびRAM(Random
Access Memory)80と、各種の周辺制
御機能とが、内部/<スとしてのコモンバス90などに
よりシングルチップとして集積化されている。そのチッ
プの周辺部には、ドライバ部分としての各種外部機器を
駆動するために接続される入出力インターフェイス部1
10(Input & 0utput)50が備え
られている。ドライバ部分であるl1050を通じて人
力された信号は、コモンバス90を介してロジック部分
であるCPU60に伝えられ、それによってROM70
やRAM80に記憶されたプログラムやデータを読出し
たり、あるいはデータを書込んだりすることによって処
理される。処理された信号は、コモンバス90を介して
ドライバ部分であるl1050に伝えられ、接続された
螢光表示管などの外部機器を駆動する。第8図の■■線
における断面は第9図に示される。
CPU (Central Processing
Unit)60からなるロジック部分と、プログラム
やデータの8己憶用のROM(Read 0nly
Memory)70およびRAM(Random
Access Memory)80と、各種の周辺制
御機能とが、内部/<スとしてのコモンバス90などに
よりシングルチップとして集積化されている。そのチッ
プの周辺部には、ドライバ部分としての各種外部機器を
駆動するために接続される入出力インターフェイス部1
10(Input & 0utput)50が備え
られている。ドライバ部分であるl1050を通じて人
力された信号は、コモンバス90を介してロジック部分
であるCPU60に伝えられ、それによってROM70
やRAM80に記憶されたプログラムやデータを読出し
たり、あるいはデータを書込んだりすることによって処
理される。処理された信号は、コモンバス90を介して
ドライバ部分であるl1050に伝えられ、接続された
螢光表示管などの外部機器を駆動する。第8図の■■線
における断面は第9図に示される。
第9図は、CPU60を構成するCMOSロジック部分
と、l1050を構成するドライバ部分の主要部を示す
部分断面図である。この図によれば、P型シリコン基板
1の主表面側にN型つェルJiW2a、2bとP型ウェ
ル層3とが形成されている。CMOSロジック部分にお
いては、P型ウェル層3とN型ウェル層2aとが隣接し
て形成され、その境界領域の主表面の上には分離酸化膜
4が形成されている。P型ウェル層3の領域の主表面上
にはNチャネル型MOSトランジスタが形成され、N型
ウェル層2aの領域の主表面上にはPチャネル型MOS
トランジスタが形成されている。Nチャネル型MOSト
ランジスタは、ゲート電極5と、ソースまたはドレイン
領域となるN型不純物拡散領域とから構成されている。
と、l1050を構成するドライバ部分の主要部を示す
部分断面図である。この図によれば、P型シリコン基板
1の主表面側にN型つェルJiW2a、2bとP型ウェ
ル層3とが形成されている。CMOSロジック部分にお
いては、P型ウェル層3とN型ウェル層2aとが隣接し
て形成され、その境界領域の主表面の上には分離酸化膜
4が形成されている。P型ウェル層3の領域の主表面上
にはNチャネル型MOSトランジスタが形成され、N型
ウェル層2aの領域の主表面上にはPチャネル型MOS
トランジスタが形成されている。Nチャネル型MOSト
ランジスタは、ゲート電極5と、ソースまたはドレイン
領域となるN型不純物拡散領域とから構成されている。
N型不純物拡散領域は、LDD (Light ly
Doped Dra i n)構造を有し、高濃度
のN+不純物拡散領域6と低濃度のN−不純物拡散領域
9とから構成される。このLDD構造は、MO3電界効
果トランジスタのチャネル長の微細化に伴ない引き起こ
される、ホットキャリアによるしきい値電圧の経時変化
や相互コンダクタンスの劣化を防ぐために考案された構
造である。図に示すように、N″′不純物拡散領域9が
チャネル領域とドレイン領域との間に設けられている。
Doped Dra i n)構造を有し、高濃度
のN+不純物拡散領域6と低濃度のN−不純物拡散領域
9とから構成される。このLDD構造は、MO3電界効
果トランジスタのチャネル長の微細化に伴ない引き起こ
される、ホットキャリアによるしきい値電圧の経時変化
や相互コンダクタンスの劣化を防ぐために考案された構
造である。図に示すように、N″′不純物拡散領域9が
チャネル領域とドレイン領域との間に設けられている。
この構造により、ドレインピンチオフ領域の電界をN−
不純物拡散領域9まで広げることによって、最大電界を
低下することができるのでホットキャリアの発生を抑え
ることができる。また、最大電界となる位置がゲート領
域より外側となるため、発生したホットキャリアはゲー
ト絶縁膜へは注入されない。この構造により、従来の構
造に比較して、より短いチャネルの領域で電界効果トラ
ンジスタを動作させることができ、また、より高い電源
電圧で電界効果トランジスタを動作させることも可能と
なる。このLDD構造を形成するために、ゲート電極5
の側壁には側壁絶縁膜10bが形成され、ゲート電極5
の下にはゲート絶縁膜10aが形成されている。
不純物拡散領域9まで広げることによって、最大電界を
低下することができるのでホットキャリアの発生を抑え
ることができる。また、最大電界となる位置がゲート領
域より外側となるため、発生したホットキャリアはゲー
ト絶縁膜へは注入されない。この構造により、従来の構
造に比較して、より短いチャネルの領域で電界効果トラ
ンジスタを動作させることができ、また、より高い電源
電圧で電界効果トランジスタを動作させることも可能と
なる。このLDD構造を形成するために、ゲート電極5
の側壁には側壁絶縁膜10bが形成され、ゲート電極5
の下にはゲート絶縁膜10aが形成されている。
一方、N型ウェル層2aの領域に形成されたPチャネル
型MOSトランジスタは、ゲート電極5と、その下方に
間隔を隔てて形成されたソースまたはドレイン領域とな
るP型不純物拡散領域としてのP+不純物拡散領域7と
から構成される。このようにして、ロジック部分はCM
O3構成を有し、たとえば5v程度の低電圧で動作する
。
型MOSトランジスタは、ゲート電極5と、その下方に
間隔を隔てて形成されたソースまたはドレイン領域とな
るP型不純物拡散領域としてのP+不純物拡散領域7と
から構成される。このようにして、ロジック部分はCM
O3構成を有し、たとえば5v程度の低電圧で動作する
。
上述のように構成されたCMOSロジック部分に隣接し
てドライバ部分が形成されている。ドライバ部分を構成
するPチャネル型MO3)ランジスタは、P型シリコン
基板1の主表面側に形成されたN型ウェル層2bの領域
に形成される。このPチャネル型MOSトランジスタは
、ゲート電極5と、ソースまたはドレイン領域となるP
+不純物拡散領域7a、7bとから構成される。また、
このPチャネル型MO3)ランジスタには、たとえば、
螢光表示管などを駆動するために30V以上の電圧を有
する信号が入出力される必要があるので、ドレイン耐圧
を高圧化するために、ドレイン側のP+不純物拡散領域
7bと、ゲート電極5の下に形成されたゲート絶縁膜1
0aとの間に厚いゲート絶縁膜11aが設けられている
。この厚いゲート絶縁膜11Hの下にはP−不純物拡散
領域8が設けられている。このようにして、ドライバ部
分が構成されている。
てドライバ部分が形成されている。ドライバ部分を構成
するPチャネル型MO3)ランジスタは、P型シリコン
基板1の主表面側に形成されたN型ウェル層2bの領域
に形成される。このPチャネル型MOSトランジスタは
、ゲート電極5と、ソースまたはドレイン領域となるP
+不純物拡散領域7a、7bとから構成される。また、
このPチャネル型MO3)ランジスタには、たとえば、
螢光表示管などを駆動するために30V以上の電圧を有
する信号が入出力される必要があるので、ドレイン耐圧
を高圧化するために、ドレイン側のP+不純物拡散領域
7bと、ゲート電極5の下に形成されたゲート絶縁膜1
0aとの間に厚いゲート絶縁膜11aが設けられている
。この厚いゲート絶縁膜11Hの下にはP−不純物拡散
領域8が設けられている。このようにして、ドライバ部
分が構成されている。
なお、CMOSロジック部分を構成するN型ウェル層2
aと、ドライバ部分を構成するN型ウェル層2bとは、
同一の製造工程で形成される。そのため、この2つのN
型ウェル層2a、2bの有するN型不純物の濃度および
N型不純物の拡散深さ(接合深さ)は同じである。
aと、ドライバ部分を構成するN型ウェル層2bとは、
同一の製造工程で形成される。そのため、この2つのN
型ウェル層2a、2bの有するN型不純物の濃度および
N型不純物の拡散深さ(接合深さ)は同じである。
次に、第9図を参照して、ドライバ部分に形成されたP
チャネル型MO8)ランジスタの動作について説明する
。ゲート電極5に負の一定のバイアス電圧を印加させる
ことによって、このPチャネル型MO8)ランジスタを
オン状態にする。P型シリコン基板1、N型ウェル層2
bおよびソース側のP+不純物拡散領域7aをOVの電
位に保つ。このとき、ドレイン側のP+不純物拡散領域
7bに負の一定のバイアス電圧を印加していくと、正孔
がP+不純物拡散領域7aから、ゲート絶縁膜10aの
直下に形成されたチャネル領域を通過し、P−不純物拡
散領域8を通ってP+不純物拡散領域7bに至ることに
よって、電流が流れる。
チャネル型MO8)ランジスタの動作について説明する
。ゲート電極5に負の一定のバイアス電圧を印加させる
ことによって、このPチャネル型MO8)ランジスタを
オン状態にする。P型シリコン基板1、N型ウェル層2
bおよびソース側のP+不純物拡散領域7aをOVの電
位に保つ。このとき、ドレイン側のP+不純物拡散領域
7bに負の一定のバイアス電圧を印加していくと、正孔
がP+不純物拡散領域7aから、ゲート絶縁膜10aの
直下に形成されたチャネル領域を通過し、P−不純物拡
散領域8を通ってP+不純物拡散領域7bに至ることに
よって、電流が流れる。
この場合、P型シリコン基板1、N型ウェル層2b、P
+不純物拡散領域7aおよびゲート電極5をOVの電位
に保ち、P+不純物拡散領域7bに負のバイアス電圧を
印加していくものとする。
+不純物拡散領域7aおよびゲート電極5をOVの電位
に保ち、P+不純物拡散領域7bに負のバイアス電圧を
印加していくものとする。
そうすると、ドレイン側の空乏層がP型シリコン基板1
に延び、パンチスルーが起こってしまう。
に延び、パンチスルーが起こってしまう。
このときに起こる現象は、原理的には、第10A図〜第
10C図に示される。第10A図は、バイアス電圧がO
Vの場合を示している。第10B図はP+不純物拡散領
域7bに負のバイアス電圧として一20Vの電圧が印加
されたときの状態を示す。このとき、ドレイン側の空乏
層71bがP型シリコン基板]の方に向かって延びるこ
とが示される。さらに、P+不純物拡散領域7bに一3
0Vの負のバイアス電圧を印加していくと、ドレインの
空乏層71bがP型シリコン基板1の側に延びることに
より、ドレイン領域としてのP+不純物拡散領域7b−
N型ウェル層2b−P型シリコン基板1の間でバンチス
ルーが起こる。すなわち、N型ウェル層2bの領域に形
成されたドライバ部分を構成するPチャネル型MO5)
ランジスタのドレイン耐圧は、N型ウェル層2bの接合
深さおよびN型不純物濃度によって決定される。
10C図に示される。第10A図は、バイアス電圧がO
Vの場合を示している。第10B図はP+不純物拡散領
域7bに負のバイアス電圧として一20Vの電圧が印加
されたときの状態を示す。このとき、ドレイン側の空乏
層71bがP型シリコン基板]の方に向かって延びるこ
とが示される。さらに、P+不純物拡散領域7bに一3
0Vの負のバイアス電圧を印加していくと、ドレインの
空乏層71bがP型シリコン基板1の側に延びることに
より、ドレイン領域としてのP+不純物拡散領域7b−
N型ウェル層2b−P型シリコン基板1の間でバンチス
ルーが起こる。すなわち、N型ウェル層2bの領域に形
成されたドライバ部分を構成するPチャネル型MO5)
ランジスタのドレイン耐圧は、N型ウェル層2bの接合
深さおよびN型不純物濃度によって決定される。
[発明が解決しようとする課題]
従来のCMOSロジック部分とドライバ部分とを有する
半導体装置においては、CMOSロジック部分を構成す
るウェル層と、ドライバ部分を構成するウェル層とは同
一製造工程で形成されるため、同一の接合深さおよび不
純物濃度を何している。ドライバ部分を構成するウェル
層の領域内には、高いドレイン耐圧が要求されるMOS
トランジスタが形成される。しかしながら、ウェル層の
接合深さが浅くなると、そのウェル層の領域内に形成さ
れるMOS)ランジスタのドレイン耐圧は低下する。そ
のため、ドライバ部分に形成されるMOSトランジスタ
は、より深い接合深さを有するウェル層の領域内に形成
される必要がある。
半導体装置においては、CMOSロジック部分を構成す
るウェル層と、ドライバ部分を構成するウェル層とは同
一製造工程で形成されるため、同一の接合深さおよび不
純物濃度を何している。ドライバ部分を構成するウェル
層の領域内には、高いドレイン耐圧が要求されるMOS
トランジスタが形成される。しかしながら、ウェル層の
接合深さが浅くなると、そのウェル層の領域内に形成さ
れるMOS)ランジスタのドレイン耐圧は低下する。そ
のため、ドライバ部分に形成されるMOSトランジスタ
は、より深い接合深さを有するウェル層の領域内に形成
される必要がある。
一方、ドライバ部分と同一の接合深さを有するウェル層
の領域内に形成されるCMOSロジック部分は、高度の
素子集積化が要求されるため、微細化される必要がある
。この微細化の要求を満たすためには、素子分離領域を
減少させる必要がある。そのため、素子の集積度が高ま
るにつれて、すなわち、微細化が進むにつれて、小さな
分離領域を形成するために、ロジック部分を構成する半
導体素子が形成される領域のウェル層の接合深さは浅く
なる傾向がある。
の領域内に形成されるCMOSロジック部分は、高度の
素子集積化が要求されるため、微細化される必要がある
。この微細化の要求を満たすためには、素子分離領域を
減少させる必要がある。そのため、素子の集積度が高ま
るにつれて、すなわち、微細化が進むにつれて、小さな
分離領域を形成するために、ロジック部分を構成する半
導体素子が形成される領域のウェル層の接合深さは浅く
なる傾向がある。
このように、同一の接合深さを有するウェル層にロジッ
ク部分とドライバ部分とを形成することは、ロジック部
分の微細化が進むにつれて、ウェル層の接合深さが浅く
なり、ドライバ部分に形成されるMOSトランジスタの
ドレイン耐圧の低下をもたらし、ひいては必要なドレイ
ン耐圧が得られなくなるという問題点があった。
ク部分とドライバ部分とを形成することは、ロジック部
分の微細化が進むにつれて、ウェル層の接合深さが浅く
なり、ドライバ部分に形成されるMOSトランジスタの
ドレイン耐圧の低下をもたらし、ひいては必要なドレイ
ン耐圧が得られなくなるという問題点があった。
そこで、この発明は上記のような課題を解決するために
なされたもので、1つの半導体基板内に微細化と高耐圧
化という2つの相反する要求を両立させることが可能な
半導体装置を提供することを目的とする。
なされたもので、1つの半導体基板内に微細化と高耐圧
化という2つの相反する要求を両立させることが可能な
半導体装置を提供することを目的とする。
好ましくは、この発明は、微細化されたロジック部分と
、駆動電圧の高い装置とを接続可能な高い動作電圧を合
するドライバ部分とを1つの半導体基板内に備えた半導
体装置を提供することを目的とする。
、駆動電圧の高い装置とを接続可能な高い動作電圧を合
するドライバ部分とを1つの半導体基板内に備えた半導
体装置を提供することを目的とする。
また、好ましくは、この発明は、微細化されたCMOS
ロジック部分と、高い電圧で動作するMOSトランジス
タとを同一半導体基板内に備えた半導体装置を提供する
ことを目的とする。
ロジック部分と、高い電圧で動作するMOSトランジス
タとを同一半導体基板内に備えた半導体装置を提供する
ことを目的とする。
さらに、この発明は、1つの半導体基板内に微細化と高
耐圧化という2つの相反する要Jを両立させることが可
能な半導体装置の製造方法を提供することを目的とする
。
耐圧化という2つの相反する要Jを両立させることが可
能な半導体装置の製造方法を提供することを目的とする
。
[課題を解決するための手段]
この発明に従った半導体装置は、半導体基板と、第1半
導体領域と、第2半導体領域とを備えている。半導体基
板は主表面を有し、第1導電型である。第1半導体領域
は、半導体基板の主表面側に形成され、その領域内に少
なくとも半導体素子が形成されるべき領域として、半導
体基板と逆の第2導電型を有する。第2半導体領域は、
半導体基板の主表面側に形成され、その領域内に少なく
とも半導体素子が形成されるべき、第2導電型の領域で
ある。第2半導体領域は、その接合深さが第1半導体領
域の接合深さよりも深い領域を少なくとも有する。
導体領域と、第2半導体領域とを備えている。半導体基
板は主表面を有し、第1導電型である。第1半導体領域
は、半導体基板の主表面側に形成され、その領域内に少
なくとも半導体素子が形成されるべき領域として、半導
体基板と逆の第2導電型を有する。第2半導体領域は、
半導体基板の主表面側に形成され、その領域内に少なく
とも半導体素子が形成されるべき、第2導電型の領域で
ある。第2半導体領域は、その接合深さが第1半導体領
域の接合深さよりも深い領域を少なくとも有する。
この発明の半導体装置の好ましい実施例によれば、第1
半導体領域には第1の電界効果型半導体素子が形成され
、第2半導体領域には第2の電界効果型半導体素子が形
成されている。第2の電界効果型半導体素子は、その動
作電圧が第1の電界効果型半導体素子の動作電圧よりも
高い動作電圧を有するものである。第1の電界効果型半
導体素子は、第1半導体領域に形成された第1導電型の
不純物領域を含み、第2の電界効果型半導体素子は、第
2半導体領域に形成された第1導電型の不純物領域を含
むものである。第2の電界効果型半導体素子の一方電極
を構成する第1導電型の不純物領域の下方のみにおいて
、少なくとも、第2半導体領域は、その接合深さが第1
半導体領域の接合深さよりも深い領域を有するものが好
ましい。
半導体領域には第1の電界効果型半導体素子が形成され
、第2半導体領域には第2の電界効果型半導体素子が形
成されている。第2の電界効果型半導体素子は、その動
作電圧が第1の電界効果型半導体素子の動作電圧よりも
高い動作電圧を有するものである。第1の電界効果型半
導体素子は、第1半導体領域に形成された第1導電型の
不純物領域を含み、第2の電界効果型半導体素子は、第
2半導体領域に形成された第1導電型の不純物領域を含
むものである。第2の電界効果型半導体素子の一方電極
を構成する第1導電型の不純物領域の下方のみにおいて
、少なくとも、第2半導体領域は、その接合深さが第1
半導体領域の接合深さよりも深い領域を有するものが好
ましい。
この発明に従った半導体装置の製造方法によれば、まず
、第1導電型の半導体基板の主表面である第1の領域に
選択的に第2導電型の不純物が導入される。第1の領域
と、第1の領域と異なる第2の領域とに、選択的に第2
導電型の不純物が導入される。第1の領域と第2の領域
とに熱処理を施し、導入された第2導電型の不純物を拡
散させることによって、互いに接合深さの異なる第2導
電型の第1半導体領域および第2半導体領域が形成され
る。
、第1導電型の半導体基板の主表面である第1の領域に
選択的に第2導電型の不純物が導入される。第1の領域
と、第1の領域と異なる第2の領域とに、選択的に第2
導電型の不純物が導入される。第1の領域と第2の領域
とに熱処理を施し、導入された第2導電型の不純物を拡
散させることによって、互いに接合深さの異なる第2導
電型の第1半導体領域および第2半導体領域が形成され
る。
この発明の半導体装置の製造方法の好ましい実施例によ
れば、第2の領域に隣接する第3の領域に選択的に第1
導電型の不純物が導入される。互いに接合深さの異なる
第2導電型の第1半導体領域および第2半導体領域を形
成する工程は、第3の領域に熱処理を施し、導入された
第1導電型の不純物を拡散させることによって、第1導
電型の第3半導体領域を形成する工程を含む。
れば、第2の領域に隣接する第3の領域に選択的に第1
導電型の不純物が導入される。互いに接合深さの異なる
第2導電型の第1半導体領域および第2半導体領域を形
成する工程は、第3の領域に熱処理を施し、導入された
第1導電型の不純物を拡散させることによって、第1導
電型の第3半導体領域を形成する工程を含む。
[作用]
この発明においては、それぞれ半導体素子が形成される
べき2つの同一導電型の半導体領域のうち、どちらか一
方の半導体領域は他方の半導体領域よりも、その接合深
さが深い領域を有している。
べき2つの同一導電型の半導体領域のうち、どちらか一
方の半導体領域は他方の半導体領域よりも、その接合深
さが深い領域を有している。
そのため、接合深さが深い領域を有する半導体領域には
、ドレイン耐圧の高い電界効果型半導体素子を形成する
ことが可能になる。また、接合深さの浅い領域を有する
半導体領域においては、高集積化された半導体素子が形
成され得る。
、ドレイン耐圧の高い電界効果型半導体素子を形成する
ことが可能になる。また、接合深さの浅い領域を有する
半導体領域においては、高集積化された半導体素子が形
成され得る。
[実施例]
以下、この発明の一実施例を図について説明する。
第1図は、この発明に従った2つの半導体領域を有する
半導体装置の一例として、第8図のIX−■線における
断面を示す部分断面図である。第1図を参照して、P型
シリコン基板1の主表面側には、N型ウェル層2a、2
bとP型ウェル層3とが形成されている。CMOSロジ
ック部分においては、N型ウェル層2aとP型ウェル層
3とが隣接して形成され、その境界部分の主表面上には
分離酸化膜4が形成されている。P型ウェル層3の領域
の主表面上にはNチャネル型MOS)ランジスタが形成
されている。Nチャネル型MOS)ランジスタは、ゲー
ト電極5と、ゲート電極5の下方に間隔を隔てて形成さ
れたソースまたはドレイン領域となるN型不純物拡散領
域とによって構成される。このN型不純物拡散領域は、
LDD構造を何し、高濃度のN+不純物拡散領域6と低
濃度のN−不純物拡散領域9とから構成される。このL
DD構造を形成するために、ゲート電極5の側壁には側
壁絶縁膜1. Obが形成され、ゲート電極5の下には
ゲート絶縁膜10aが形成されている。
半導体装置の一例として、第8図のIX−■線における
断面を示す部分断面図である。第1図を参照して、P型
シリコン基板1の主表面側には、N型ウェル層2a、2
bとP型ウェル層3とが形成されている。CMOSロジ
ック部分においては、N型ウェル層2aとP型ウェル層
3とが隣接して形成され、その境界部分の主表面上には
分離酸化膜4が形成されている。P型ウェル層3の領域
の主表面上にはNチャネル型MOS)ランジスタが形成
されている。Nチャネル型MOS)ランジスタは、ゲー
ト電極5と、ゲート電極5の下方に間隔を隔てて形成さ
れたソースまたはドレイン領域となるN型不純物拡散領
域とによって構成される。このN型不純物拡散領域は、
LDD構造を何し、高濃度のN+不純物拡散領域6と低
濃度のN−不純物拡散領域9とから構成される。このL
DD構造を形成するために、ゲート電極5の側壁には側
壁絶縁膜1. Obが形成され、ゲート電極5の下には
ゲート絶縁膜10aが形成されている。
一方、N型ウェル層2aの領域にはPチャネル型MO8
)ランジスタが形成される。このPチャネル型MO5,
)ランジスタは、ゲート電極5と、その下方に間隔を隔
てて形成されたソースまたはドレイン領域となるP中不
純物拡散領域7とから構成される。
)ランジスタが形成される。このPチャネル型MO5,
)ランジスタは、ゲート電極5と、その下方に間隔を隔
てて形成されたソースまたはドレイン領域となるP中不
純物拡散領域7とから構成される。
このようにして、同一の接合深さを有する2つのウェル
層、P型ウェル層3とN型ウェル層2aとを有するCM
OSロジック部分が形成されている。
層、P型ウェル層3とN型ウェル層2aとを有するCM
OSロジック部分が形成されている。
上述のように構成されるCMOSロジック部分に隣接し
てドライバ部分が形成されている。このドライバ部分は
、CMOSロジック部分を構成するN型ウェル層2aの
接合深さよりも深い接合深さを何するN型ウェル層2b
の領域に形成されている。このN型ウェル層2bの接合
深さは、たとえば、6.5μm程度であり、CMOSロ
ジック部分を構成するN型ウェル層2aの接合深さは5
μm程度である。N型ウェル層2bの接合深さは可能な
限り深い方が好ましい。このドライバ部分を構成するN
型ウェル層2bの接合深さは、その領域内に形成される
MOSトランジスタが必要とするドレイン耐圧によって
定められる。また、CMOSロジック部分を構成するN
型ウェル層2aと、ドライバ部分を構成するN型ウェル
層2bの表面不純物濃度は実質的に同程度であるのが好
ましい。たとえば、N型ウェル層2bの表面不純物濃度
はI X 10” /cm”程度が好ましい。
てドライバ部分が形成されている。このドライバ部分は
、CMOSロジック部分を構成するN型ウェル層2aの
接合深さよりも深い接合深さを何するN型ウェル層2b
の領域に形成されている。このN型ウェル層2bの接合
深さは、たとえば、6.5μm程度であり、CMOSロ
ジック部分を構成するN型ウェル層2aの接合深さは5
μm程度である。N型ウェル層2bの接合深さは可能な
限り深い方が好ましい。このドライバ部分を構成するN
型ウェル層2bの接合深さは、その領域内に形成される
MOSトランジスタが必要とするドレイン耐圧によって
定められる。また、CMOSロジック部分を構成するN
型ウェル層2aと、ドライバ部分を構成するN型ウェル
層2bの表面不純物濃度は実質的に同程度であるのが好
ましい。たとえば、N型ウェル層2bの表面不純物濃度
はI X 10” /cm”程度が好ましい。
ドライバ部分を構成するN型ウェル層2bの領域の主表
面上には、ドレイン耐圧の高圧化を実現するために適し
た構造を有するPチャネル型MOSトランジスタが形成
される。このPチャネル型MOSトランジスタは、ゲー
ト電極5と、その下方に間隔を隔てて形成されたソース
領域としてのP+不純物拡散領域7aおよびドレイン領
域としてのP+不純物拡散領域7bとから構成される。
面上には、ドレイン耐圧の高圧化を実現するために適し
た構造を有するPチャネル型MOSトランジスタが形成
される。このPチャネル型MOSトランジスタは、ゲー
ト電極5と、その下方に間隔を隔てて形成されたソース
領域としてのP+不純物拡散領域7aおよびドレイン領
域としてのP+不純物拡散領域7bとから構成される。
ゲー)[極5の下に形成されたゲート絶縁膜10aとド
レイン領域としてのP+不純物拡散領域7bとの間には
、厚いゲート絶縁膜11aが形成され、その下にはP−
不純物拡散領域8が形成されている。このように、ドレ
イン領域側のゲート絶縁膜を厚くすることによって高耐
圧化が図られている。
レイン領域としてのP+不純物拡散領域7bとの間には
、厚いゲート絶縁膜11aが形成され、その下にはP−
不純物拡散領域8が形成されている。このように、ドレ
イン領域側のゲート絶縁膜を厚くすることによって高耐
圧化が図られている。
このようにして、微細化が要求されるCMOSロジック
部分においては浅い接合深さをaするN型ウェル層2a
が形成され、ドレイン耐圧の高圧化が要求されるドライ
バ部分においてはより深い接合深さをHするN型ウェル
層2bが形成されている。第1図に示されているように
、CMOSロジック部分に形成されたMOS)ランジス
タの動作電圧をV、とすると、ドライバ部分に形成され
たMOS)ランジスタの動作電圧は、その電圧V、より
も高い電圧V2である。ドライバ部分を構成するPチャ
ネル型MOSトランジスタのドレイン領域としてのP+
不純物拡散領域7bには、高い電圧v2で駆動する螢光
表示管が接続されている。CMOSロジック部分を構成
するPチャネル型MOS)ランジスタのP+不純物領域
7には、低い電圧V、を有する供給電源が接続されてい
る。
部分においては浅い接合深さをaするN型ウェル層2a
が形成され、ドレイン耐圧の高圧化が要求されるドライ
バ部分においてはより深い接合深さをHするN型ウェル
層2bが形成されている。第1図に示されているように
、CMOSロジック部分に形成されたMOS)ランジス
タの動作電圧をV、とすると、ドライバ部分に形成され
たMOS)ランジスタの動作電圧は、その電圧V、より
も高い電圧V2である。ドライバ部分を構成するPチャ
ネル型MOSトランジスタのドレイン領域としてのP+
不純物拡散領域7bには、高い電圧v2で駆動する螢光
表示管が接続されている。CMOSロジック部分を構成
するPチャネル型MOS)ランジスタのP+不純物領域
7には、低い電圧V、を有する供給電源が接続されてい
る。
第2図は、この発明に従った半導体装置のもう1つの実
施例を示す部分断面図である。この図によれば、第】1
図と比較すると、ドライバ部分を構成するPチャネル型
〜10Sトランジスタのドレイン領域としてのP+不純
物拡散領域7bの下方ににおいてのみ、N型ウェル層2
bの接合深さが深くなっている。このように、ドレイン
耐圧の高圧化が要求されるMOSトランジスタのドレイ
ン領域の下方においてのみ、ウェル層の接合深さを深く
してもよい。このようにすると、CMOSロジック部分
を構成するN型ウェル層2aと隣り合うドライバ部分の
N型ウェル層2bの領域部分の接合深さを浅くすること
ができる。そのため、CMOSロジック部分を構成する
N型ウェル層2aと、ドライバ部分を構成するN型ウェ
ル層2bとの境界領域に形成される分離酸化膜4が占め
る領域を小さくすることが可能になる。
施例を示す部分断面図である。この図によれば、第】1
図と比較すると、ドライバ部分を構成するPチャネル型
〜10Sトランジスタのドレイン領域としてのP+不純
物拡散領域7bの下方ににおいてのみ、N型ウェル層2
bの接合深さが深くなっている。このように、ドレイン
耐圧の高圧化が要求されるMOSトランジスタのドレイ
ン領域の下方においてのみ、ウェル層の接合深さを深く
してもよい。このようにすると、CMOSロジック部分
を構成するN型ウェル層2aと隣り合うドライバ部分の
N型ウェル層2bの領域部分の接合深さを浅くすること
ができる。そのため、CMOSロジック部分を構成する
N型ウェル層2aと、ドライバ部分を構成するN型ウェ
ル層2bとの境界領域に形成される分離酸化膜4が占め
る領域を小さくすることが可能になる。
次に、この発明に従った半導体装置の製造方法について
説明する。第3A図〜第3M図は、第1図に示された断
面を工程順に示す。以下、第1図に示された断面を有す
る半導体装置の製造方法について説明する。
説明する。第3A図〜第3M図は、第1図に示された断
面を工程順に示す。以下、第1図に示された断面を有す
る半導体装置の製造方法について説明する。
まず、第3A図を参照して、P型シリコン基板1の上に
熱酸化または化学的気相薄膜成長法等によってシリコン
酸化膜31が形成される。このシリコン酸化膜31の上
には所定のパターンに従ったレジスト膜32が形成され
る。このレジスト膜32をマスクとして、N型不純物イ
オンであるリンイオンがP型シリコン基板1の上に注入
される。
熱酸化または化学的気相薄膜成長法等によってシリコン
酸化膜31が形成される。このシリコン酸化膜31の上
には所定のパターンに従ったレジスト膜32が形成され
る。このレジスト膜32をマスクとして、N型不純物イ
オンであるリンイオンがP型シリコン基板1の上に注入
される。
このときのリンイオンの注入条件は、たとえば、加速電
圧が150keVで、注入量が1×1012 cm−
2である。
圧が150keVで、注入量が1×1012 cm−
2である。
その後、第3B図を参照して、レジスト膜33が除去さ
れた後、P型シリコン基板1に熱酸化および熱処理が施
されることによって、注入されたリンイオンが熱拡散さ
せられる。このときのドライブ条件は、たとえば、温度
1050°Cの酸素雰囲気中で1時間半、および温度1
180℃の窒素雰囲気中で6時間である。これによって
、P型シリコン基板1に、N型ウェル層2bが形成され
、その上には熱酸化膜33が形成される。
れた後、P型シリコン基板1に熱酸化および熱処理が施
されることによって、注入されたリンイオンが熱拡散さ
せられる。このときのドライブ条件は、たとえば、温度
1050°Cの酸素雰囲気中で1時間半、および温度1
180℃の窒素雰囲気中で6時間である。これによって
、P型シリコン基板1に、N型ウェル層2bが形成され
、その上には熱酸化膜33が形成される。
次に、第3C図を参照して、熱酸化膜33か除去された
後、熱酸化または化学的気相薄膜成長法等によりシリコ
ン酸化膜31が形成され、その上にシリコン窒化膜34
が形成される。シリコン窒化膜34の上には所定のパタ
ーンに従ってレジスト膜32が形成され、シリコン窒化
膜34か選択的に除去される。この所定のパターンに従
って形成されたシリコン窒化膜34およびレジスト膜3
2をマスクとして、P型不純物イオンであるボロンイオ
ンかP型シリコン基板1の上に注入される。
後、熱酸化または化学的気相薄膜成長法等によりシリコ
ン酸化膜31が形成され、その上にシリコン窒化膜34
が形成される。シリコン窒化膜34の上には所定のパタ
ーンに従ってレジスト膜32が形成され、シリコン窒化
膜34か選択的に除去される。この所定のパターンに従
って形成されたシリコン窒化膜34およびレジスト膜3
2をマスクとして、P型不純物イオンであるボロンイオ
ンかP型シリコン基板1の上に注入される。
第3D図に示すように、レジスト膜32が除去された後
、熱処理および熱酸化が施される。これによって、注入
されたボロンイオンおよび前工程で注入されたリンイオ
ンが熱拡散させられる。このとき、ボロンイオンが注入
された領域の上には厚い熱酸化膜33が形成される。こ
の後、窒化膜34が除去される。この熱酸化膜33をマ
スクとして、N!42不純物イオンであるリンイオンが
注入される。このときの注入条件は、たとえば、加速?
IS圧7>< 150 k e Vテ、注入Mkカ3.
OX 10 ’2/Cm2である。
、熱処理および熱酸化が施される。これによって、注入
されたボロンイオンおよび前工程で注入されたリンイオ
ンが熱拡散させられる。このとき、ボロンイオンが注入
された領域の上には厚い熱酸化膜33が形成される。こ
の後、窒化膜34が除去される。この熱酸化膜33をマ
スクとして、N!42不純物イオンであるリンイオンが
注入される。このときの注入条件は、たとえば、加速?
IS圧7>< 150 k e Vテ、注入Mkカ3.
OX 10 ’2/Cm2である。
そして、第3E図に示すように、熱酸化および熱処理が
施されることによって、注入されたボロンイオンおよび
リンイオンが熱拡散させられる。
施されることによって、注入されたボロンイオンおよび
リンイオンが熱拡散させられる。
このときのドライブ条件は、たとえば、温度1050℃
の酸素雰囲気中において1,5時間、および温度118
0℃の窒素雰囲気中で6時間である。
の酸素雰囲気中において1,5時間、および温度118
0℃の窒素雰囲気中で6時間である。
このようにして、ロジック部分を構成するP型ウェル層
3とN型ウェル層2aが、同一の接合深さで、たとえば
、5.0μm程度の接合深さを有するように形成される
。したがって、CMOSロジック部分を構成するウェル
層の接合深さは、ドライバ部分を構成するウェル層2b
の接合深さに比へて1.5μm程度浅くなっている。こ
のとき、1度のイオン注入によって形成されるN型ウェ
ル層2aと、2度の異なる注入量でイオン注入されるこ
とによって形成されるN型ウェル層2bとは、同時に熱
処理が施されることによって、各N型ウェル層の表面濃
度が均一にされる。これにより、各N型ウェル層に形成
されるMOS)ランジスタのしきい値電圧がほぼ一定に
揃えられる。
3とN型ウェル層2aが、同一の接合深さで、たとえば
、5.0μm程度の接合深さを有するように形成される
。したがって、CMOSロジック部分を構成するウェル
層の接合深さは、ドライバ部分を構成するウェル層2b
の接合深さに比へて1.5μm程度浅くなっている。こ
のとき、1度のイオン注入によって形成されるN型ウェ
ル層2aと、2度の異なる注入量でイオン注入されるこ
とによって形成されるN型ウェル層2bとは、同時に熱
処理が施されることによって、各N型ウェル層の表面濃
度が均一にされる。これにより、各N型ウェル層に形成
されるMOS)ランジスタのしきい値電圧がほぼ一定に
揃えられる。
その後、第3F図に示すように、熱酸化膜33が除去さ
れた後、熱酸化または化学的気相薄膜成長法等によって
シリコン酸化膜31が全面上に形成される。シリコン酸
化膜31の上には、素子形成領域のみを覆うように所定
のパターンに従ったシリコン窒化膜34およびレジスト
膜32aが形成される。そして、チャネルストッパ領域
等が形成されるべき領域のみが露出するように、レジス
ト膜32aおよびシリコン酸化膜31の上にレジスト膜
32bが形成される。
れた後、熱酸化または化学的気相薄膜成長法等によって
シリコン酸化膜31が全面上に形成される。シリコン酸
化膜31の上には、素子形成領域のみを覆うように所定
のパターンに従ったシリコン窒化膜34およびレジスト
膜32aが形成される。そして、チャネルストッパ領域
等が形成されるべき領域のみが露出するように、レジス
ト膜32aおよびシリコン酸化膜31の上にレジスト膜
32bが形成される。
第3G図に示すように、レジスト膜32bをマスクとし
て、ボロンイオン等のP型不純物イオンが注入されるこ
とによって、P−不純物拡散領域8が形成される。また
、レジスト膜32aおよび32bが除去された後、熱酸
化が施されることによって分離酸化膜4が間隔を隔てて
形成される。
て、ボロンイオン等のP型不純物イオンが注入されるこ
とによって、P−不純物拡散領域8が形成される。また
、レジスト膜32aおよび32bが除去された後、熱酸
化が施されることによって分離酸化膜4が間隔を隔てて
形成される。
その後、シリコン窒化膜34およびシリコン酸化膜31
が除去される。
が除去される。
第3H図を参照して、ゲート絶縁膜10aが形成された
後、その」二にゲート電極5が多結晶シリコン等の導電
層によって間隔を隔てて形成される。
後、その」二にゲート電極5が多結晶シリコン等の導電
層によって間隔を隔てて形成される。
さらに、331図に示すように、ゲート電極5をマスク
として、リンイオン等のN型不純物イオンがP型ウェル
層3の領域上に注入されることによって、Nチャネル型
MOSトランジスタを構成するソースまたはドレイン領
域となるべき低濃度のN−不純物拡散領域9が形成され
る。このとき、ゲート電極5の両側壁に側壁絶縁膜10
bが形成された後、さらにN型不純物イオンがP型ウェ
ル層3の領域に注入されることによって、高濃度のN+
不純物拡散領域6が形成される。このようにして、P型
ウェル層3の領域内に形成されるNチャネル型MOSト
ランジスタはL D D t;■造を有するように構成
される。
として、リンイオン等のN型不純物イオンがP型ウェル
層3の領域上に注入されることによって、Nチャネル型
MOSトランジスタを構成するソースまたはドレイン領
域となるべき低濃度のN−不純物拡散領域9が形成され
る。このとき、ゲート電極5の両側壁に側壁絶縁膜10
bが形成された後、さらにN型不純物イオンがP型ウェ
ル層3の領域に注入されることによって、高濃度のN+
不純物拡散領域6が形成される。このようにして、P型
ウェル層3の領域内に形成されるNチャネル型MOSト
ランジスタはL D D t;■造を有するように構成
される。
第3J図を参照して、N型ウェル層2aおよび2bの領
域上に、ゲート電極5および側壁絶縁膜10bをマスク
としてボロンイオン等のP型不純物イオンか注入される
。それによって、ソースまたはドレイン領域となるP+
不純物拡散領域7がN型ウェル層2aの領域内に形成さ
れ、N型ウェル層2bの領域内ににはソース領域として
のP+不純物拡散領域7a、およびドレイン領域として
のP+不純物拡散領域7bが形成される。
域上に、ゲート電極5および側壁絶縁膜10bをマスク
としてボロンイオン等のP型不純物イオンか注入される
。それによって、ソースまたはドレイン領域となるP+
不純物拡散領域7がN型ウェル層2aの領域内に形成さ
れ、N型ウェル層2bの領域内ににはソース領域として
のP+不純物拡散領域7a、およびドレイン領域として
のP+不純物拡散領域7bが形成される。
第3に図に示すように、酸化膜等からなる層間絶縁膜3
5が全面上に堆積された後、各不純物拡散領域に電気的
な接触を図るためのコンタクト孔Cが開孔される。
5が全面上に堆積された後、各不純物拡散領域に電気的
な接触を図るためのコンタクト孔Cが開孔される。
第3L図を参照して、コンタクト孔Cの上にA11j/
Si膜36が形成されることによって、アルミニウム配
線が施される。
Si膜36が形成されることによって、アルミニウム配
線が施される。
最後に、第3M図に示すように、全面上に表面保護膜3
7が堆積される。
7が堆積される。
このようにして、接合深さの異なる同一導電型の半導体
領域を有する半導体装置、この例ではP型シリコン基板
内に接合深さの異なるN型ウェル層2aおよび2bが形
成された半導体装置が製造され得る。
領域を有する半導体装置、この例ではP型シリコン基板
内に接合深さの異なるN型ウェル層2aおよび2bが形
成された半導体装置が製造され得る。
第4A図〜第4M図は、第2図に示された断面を工程順
に示す。第2図に示される半導体装置の製造工程は、第
4A図においてレジスト膜32からなるマスクの形成位
置が、第3A図に示されるマスクの位置と異なる点を除
いては、第3A図〜第3M図で示される製造工程と同様
である。
に示す。第2図に示される半導体装置の製造工程は、第
4A図においてレジスト膜32からなるマスクの形成位
置が、第3A図に示されるマスクの位置と異なる点を除
いては、第3A図〜第3M図で示される製造工程と同様
である。
上述のように接合深さの異なるN型ウェル層を形成する
ためのイオン注入条件について説明する。
ためのイオン注入条件について説明する。
第5A図〜第5E図はN型ウェル層を形成するためのリ
ン注入量、ドレイン耐圧、接合深さ、およびウェル濃度
間の関係を示すグラフである。なお、黒丸のプロットは
、ドライブ条件として、温度1100℃の酸素雰囲気中
で2時間、および温度1180℃の窒素雰囲気中で9時
間で熱拡散された場合を示し、白丸のプロットは、温度
1050℃の酸素雰囲気中で1. 5時間、および温度
1180℃の窒素雰囲気中で6時間のドライブ条件で熱
拡散された場合を示す。また、いずれのプロットも、イ
オン注入の加速電圧は150keVである。
ン注入量、ドレイン耐圧、接合深さ、およびウェル濃度
間の関係を示すグラフである。なお、黒丸のプロットは
、ドライブ条件として、温度1100℃の酸素雰囲気中
で2時間、および温度1180℃の窒素雰囲気中で9時
間で熱拡散された場合を示し、白丸のプロットは、温度
1050℃の酸素雰囲気中で1. 5時間、および温度
1180℃の窒素雰囲気中で6時間のドライブ条件で熱
拡散された場合を示す。また、いずれのプロットも、イ
オン注入の加速電圧は150keVである。
第5A図を参照して、リン注入量が増加するに従って、
リン注入された領域に形成されたMOSトランジスタの
ドレイン耐圧は上昇することが示されている。また、第
5B図を参照して、リン注入量が増加するに従って、注
入された領域の接合深さX、は深くなることが示されて
いる。さらに、第5C図に示すように、接合深さX、を
深くすることによって、その領域内に形成されたMOS
トランジスタのドレイン耐圧を高めることが可能である
ことが理解される。したがって、リン注入量や注入後の
ドライブ条件を所定の条件に設定することによって、そ
の6ri域内に形成されるMO3I−ランジスタのドレ
イン耐圧を所定の要求電圧に設定することが可能である
。この場合、耐圧と接合深さXj との関係は、耐圧が
30〜55Vの範囲で接合深さX、が6,0〜6.5μ
mの範囲である。
リン注入された領域に形成されたMOSトランジスタの
ドレイン耐圧は上昇することが示されている。また、第
5B図を参照して、リン注入量が増加するに従って、注
入された領域の接合深さX、は深くなることが示されて
いる。さらに、第5C図に示すように、接合深さX、を
深くすることによって、その領域内に形成されたMOS
トランジスタのドレイン耐圧を高めることが可能である
ことが理解される。したがって、リン注入量や注入後の
ドライブ条件を所定の条件に設定することによって、そ
の6ri域内に形成されるMO3I−ランジスタのドレ
イン耐圧を所定の要求電圧に設定することが可能である
。この場合、耐圧と接合深さXj との関係は、耐圧が
30〜55Vの範囲で接合深さX、が6,0〜6.5μ
mの範囲である。
また、第5D図に示すように、リン注入量を増加させる
ことによって、形成されるウェルの不純物濃度は高くな
ることが理解される。第5E図を参照して、ウェル濃度
を高めることによって、そのウェル内に形成されるMO
3I−ランジスタのドレイン耐圧を上昇させることも可
能である。
ことによって、形成されるウェルの不純物濃度は高くな
ることが理解される。第5E図を参照して、ウェル濃度
を高めることによって、そのウェル内に形成されるMO
3I−ランジスタのドレイン耐圧を上昇させることも可
能である。
第6図は、この発明に従った異なる接合深さをHする同
一導電型の半導体領域を備えた別の半導体装置の全体構
成の一例を平面配置として示すブロック図である。第7
図は第6図の■−■線における断面を示す部分断面図で
ある。
一導電型の半導体領域を備えた別の半導体装置の全体構
成の一例を平面配置として示すブロック図である。第7
図は第6図の■−■線における断面を示す部分断面図で
ある。
第6図を参照して、マイクロコンピュータ100を構成
する1つのチップ内には、周辺部分にドライバ部分とし
ての11050が形成され、チップの中心部にはCMO
Sロジック部分61と、バイポーラ・トランジスタを含
んで(1が成されるBiPアナログ部分62とが形成さ
れている。このようにバイポーラ・トランジスタが同一
のチップ内に構成されると、MOSトランジスタのみか
ら構成される場合に比べて、より大きな電流を流すこと
が可能となる。第7図を参照して、P型シリコン基板1
の主表面側にはN型エピタキシャル層38が形成され、
BiPアナログ部分62の領域の下部にはN+埋込層3
9が形成されている。また、CMOSロジック部分61
、BiPアナログ部分62およびドライバ部分のそれぞ
れの間の境界領域には、分離酸化膜4が形成され、その
下にはP“埋込層41が形成されている。
する1つのチップ内には、周辺部分にドライバ部分とし
ての11050が形成され、チップの中心部にはCMO
Sロジック部分61と、バイポーラ・トランジスタを含
んで(1が成されるBiPアナログ部分62とが形成さ
れている。このようにバイポーラ・トランジスタが同一
のチップ内に構成されると、MOSトランジスタのみか
ら構成される場合に比べて、より大きな電流を流すこと
が可能となる。第7図を参照して、P型シリコン基板1
の主表面側にはN型エピタキシャル層38が形成され、
BiPアナログ部分62の領域の下部にはN+埋込層3
9が形成されている。また、CMOSロジック部分61
、BiPアナログ部分62およびドライバ部分のそれぞ
れの間の境界領域には、分離酸化膜4が形成され、その
下にはP“埋込層41が形成されている。
BiPアナログ部分62の領域には、エミッタに接続さ
れるN+不純物拡散領域6と、ベースに接続されるP+
不純物拡散領域7と、コレクタに接続されるN+不純物
拡散領域6とから構成されるバイポーラ・トランジスタ
が形成されている。
れるN+不純物拡散領域6と、ベースに接続されるP+
不純物拡散領域7と、コレクタに接続されるN+不純物
拡散領域6とから構成されるバイポーラ・トランジスタ
が形成されている。
エミッタに接続されるN+不純物拡散領域6、およびベ
ースに接続されるP+不純物拡散6n域7の下には、P
型拡散層40が形成されることによってNPN型バイポ
ーラ・トランジスタが構成されている。このBiPアナ
ログ部分62の領域の両側には、CMOSロジック部分
61とドライバ部分とが形成されている。
ースに接続されるP+不純物拡散6n域7の下には、P
型拡散層40が形成されることによってNPN型バイポ
ーラ・トランジスタが構成されている。このBiPアナ
ログ部分62の領域の両側には、CMOSロジック部分
61とドライバ部分とが形成されている。
CMOSロジック部分61の領域には、N型エピタキシ
ャル層38の領域内にP型ウェル層3とN型ウェル層2
aとが形成されている。P型ウェル層3の領域にはNチ
ャネル型MOSトランジスタが形成され、N型ウェル層
2aの領域にはPチャネル型MO5)ランジスタが形成
されている。
ャル層38の領域内にP型ウェル層3とN型ウェル層2
aとが形成されている。P型ウェル層3の領域にはNチ
ャネル型MOSトランジスタが形成され、N型ウェル層
2aの領域にはPチャネル型MO5)ランジスタが形成
されている。
さらに、ドライバ部分の領域には、N型ウェル層2bが
N型エピタキシャル層38の内部に形成されている。こ
のN型ウェル層2bの接合深さは、CMOSロジック部
分に構成されるN型ウェル層2aの接合深さに比べて深
くなるように形成されている。また、N型ウェル層2b
の領域には、ドレイン耐圧の高圧化が図られたPチャネ
ル型MOSトランジスタが形成されている。このPチャ
ネル型MO3)ランジスタは、ゲート電極5と、その下
方に間隔を隔てて形成されたソース領域としてのP+不
純物拡散領域7aおよびドレイン領域としてのP+不純
物拡散領域7bとから構成される。ゲート電極5のドレ
イン側には、その下に厚いゲート絶縁膜11aが形成さ
れることによって高耐圧化が図られている。
N型エピタキシャル層38の内部に形成されている。こ
のN型ウェル層2bの接合深さは、CMOSロジック部
分に構成されるN型ウェル層2aの接合深さに比べて深
くなるように形成されている。また、N型ウェル層2b
の領域には、ドレイン耐圧の高圧化が図られたPチャネ
ル型MOSトランジスタが形成されている。このPチャ
ネル型MO3)ランジスタは、ゲート電極5と、その下
方に間隔を隔てて形成されたソース領域としてのP+不
純物拡散領域7aおよびドレイン領域としてのP+不純
物拡散領域7bとから構成される。ゲート電極5のドレ
イン側には、その下に厚いゲート絶縁膜11aが形成さ
れることによって高耐圧化が図られている。
このように、バイポーラ・トランジスタを含むBiPア
ナログ部分をさらに備えたシングルチップマイクロコン
ピュータにも、本発明は適用され得る。すなわち、アナ
ログ処理および高駆動能力、高速動作で優れているバイ
ポーラ・トランジスタと、低消費電力素子が高集積化さ
れたCMOSロジック部分とが混載されたシングルチッ
プマイクロコンピュータにも、本発明は適用され得る。
ナログ部分をさらに備えたシングルチップマイクロコン
ピュータにも、本発明は適用され得る。すなわち、アナ
ログ処理および高駆動能力、高速動作で優れているバイ
ポーラ・トランジスタと、低消費電力素子が高集積化さ
れたCMOSロジック部分とが混載されたシングルチッ
プマイクロコンピュータにも、本発明は適用され得る。
なお、上記実施例では、P型シリコン基板を用い、ドラ
イバ部分にN型ウェル層を形成してPチャネル型MOS
トランジスタを構成したが、N型シリコン基板を用い、
ドライバ部分にP型ウェル層を形成してNチャネル型M
OSトランジスタを構成しても同様の効果が得られる [発明の効果コ 以上のように、この発明によれば、1つの半導体基板内
に接合深さの異なる同一導電型の半導体領域が形成され
るので、微細化と高耐圧化という相反する要求を満たす
ことが可能な半導体装置を提供することが可能になる。
イバ部分にN型ウェル層を形成してPチャネル型MOS
トランジスタを構成したが、N型シリコン基板を用い、
ドライバ部分にP型ウェル層を形成してNチャネル型M
OSトランジスタを構成しても同様の効果が得られる [発明の効果コ 以上のように、この発明によれば、1つの半導体基板内
に接合深さの異なる同一導電型の半導体領域が形成され
るので、微細化と高耐圧化という相反する要求を満たす
ことが可能な半導体装置を提供することが可能になる。
また、好ましくは、微細化されたロジック部分と駆動電
圧の高い装置と接続可能な高い動作電圧を有するドライ
バ部分とを備えたシングルチップマイクロコンピュータ
を提供することが可能となる。
圧の高い装置と接続可能な高い動作電圧を有するドライ
バ部分とを備えたシングルチップマイクロコンピュータ
を提供することが可能となる。
さらに好ましくは、微細化されたCMO5論理回路と、
高電圧で動作するドレイン耐圧の高いMOSトラン、ジ
スタとを備えた半導体装置が得られる。
高電圧で動作するドレイン耐圧の高いMOSトラン、ジ
スタとを備えた半導体装置が得られる。
第1図は、この発明に従った半導体装置の一実施例を示
す部分断面図である。 第2図は、この発明に従った半導体装置のもう1つの実
施例を示す部分断面図である。 第3A図、第3B図、第3C図、第3D図、第3E図、
第3F図、第3G図、第3H図、第31図、第31図、
第3に図、第3L図、第3M図は、第1図に示される半
導体装置の製造方法を工程順に示す部分断面図である。 第4A図、第4B図、第4C図、第4D図、第4E図、
第4F図、第4G図、第4H図、第4I図、第4J図、
第4に図、第4L図、第4M図は、第2図に示される半
導体装置の製造方法を工程順に示す部分断面図である。 第5A図、第5B図、第5C図、第5D図、第5E図は
、N型ウェル層を形成するためのリン注入量、接合深さ
、ドレイン耐圧、およびウェル濃度間の関係を示すグラ
フである。 第6図は、この発明に従った半導体装置の構造が適用さ
れる他の半導体装置の全体構成の例を示すブロック図で
ある。 第7図は、第6図の■−■線における断面を示す部分断
面図である。 第8図は、従来のシングルチップマイクロコンピュータ
の全体構成を示すブロック図である。 第9図は、第8図のIX−IX線における断面を示す部
分断面図である。 第10A図、第10B図、第10C図は、従来のドライ
バ部分に構成されるMOSトランジスタj、、おいてパ
ンチスルーが起こる様子を原理的に示す部分断面図であ
る。 図において、1はP型シリコン基板、2a、2bはN型
ウェル層、3はP型ウェル層である。 なお、各図中、同一符号は同一または相当部分を示す。
す部分断面図である。 第2図は、この発明に従った半導体装置のもう1つの実
施例を示す部分断面図である。 第3A図、第3B図、第3C図、第3D図、第3E図、
第3F図、第3G図、第3H図、第31図、第31図、
第3に図、第3L図、第3M図は、第1図に示される半
導体装置の製造方法を工程順に示す部分断面図である。 第4A図、第4B図、第4C図、第4D図、第4E図、
第4F図、第4G図、第4H図、第4I図、第4J図、
第4に図、第4L図、第4M図は、第2図に示される半
導体装置の製造方法を工程順に示す部分断面図である。 第5A図、第5B図、第5C図、第5D図、第5E図は
、N型ウェル層を形成するためのリン注入量、接合深さ
、ドレイン耐圧、およびウェル濃度間の関係を示すグラ
フである。 第6図は、この発明に従った半導体装置の構造が適用さ
れる他の半導体装置の全体構成の例を示すブロック図で
ある。 第7図は、第6図の■−■線における断面を示す部分断
面図である。 第8図は、従来のシングルチップマイクロコンピュータ
の全体構成を示すブロック図である。 第9図は、第8図のIX−IX線における断面を示す部
分断面図である。 第10A図、第10B図、第10C図は、従来のドライ
バ部分に構成されるMOSトランジスタj、、おいてパ
ンチスルーが起こる様子を原理的に示す部分断面図であ
る。 図において、1はP型シリコン基板、2a、2bはN型
ウェル層、3はP型ウェル層である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- (1)主表面を有する第1導電型の半導体基板と、 前記半導体基板の主表面側に形成され、その領域内に少
なくとも半導体素子が形成されるべき、前記半導体基板
と逆の第2導電型の第1半導体領域と、 前記半導体基板の主表面側に形成され、その領域内に少
なくとも半導体素子が形成されるべき、第2導電型の第
2半導体領域とを備え、 前記第2半導体領域は、その接合深さが前記第1半導体
領域の接合深さよりも深い領域を少なくとも有する、半
導体装置。 - (2)第1導電型の半導体基板の主表面である第1の領
域に選択的に第2導電型の不純物を導入する工程と、 前記第1の領域と、前記第1の領域と異なる第2の領域
とに、選択的に第2導電型の不純物を導入する工程と、 前記第1の領域と前記第2の領域とに熱処理を施し、前
記導入された第2導電型の不純物を拡散させることによ
って、互いに接合深さの異なる第2導電型の第1半導体
領域および第2半導体領域を形成する工程とを備えた、
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/396,501 US5043788A (en) | 1988-08-26 | 1989-08-21 | Semiconductor device with functional portions having different operating voltages on one semiconductor substrate |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63-213208 | 1988-08-26 | ||
JP21320888 | 1988-08-26 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02138756A true JPH02138756A (ja) | 1990-05-28 |
Family
ID=16635330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15740989A Pending JPH02138756A (ja) | 1988-08-26 | 1989-06-19 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02138756A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06132488A (ja) * | 1992-10-15 | 1994-05-13 | Rohm Co Ltd | Mos型トランジスタおよびこれを利用した集積回路、ならびにmos型トランジスタの製造方法 |
WO1995022174A1 (en) * | 1994-02-15 | 1995-08-17 | National Semiconductor Corporation | High-voltage cmos transistors for a standard cmos process |
JP2005051191A (ja) * | 2003-03-20 | 2005-02-24 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置とその製造方法 |
JP2010177684A (ja) * | 2003-03-20 | 2010-08-12 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置 |
JP2013074230A (ja) * | 2011-09-29 | 2013-04-22 | Renesas Electronics Corp | 半導体装置及びそれを用いたSiPデバイス |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5835978A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 半導体装置 |
JPS6065562A (ja) * | 1983-09-21 | 1985-04-15 | Fujitsu Ltd | 半導体記憶装置 |
JPS6246571A (ja) * | 1985-08-26 | 1987-02-28 | Hitachi Ltd | 半導体装置 |
-
1989
- 1989-06-19 JP JP15740989A patent/JPH02138756A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5835978A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 半導体装置 |
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JPS6246571A (ja) * | 1985-08-26 | 1987-02-28 | Hitachi Ltd | 半導体装置 |
Cited By (11)
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JPH06132488A (ja) * | 1992-10-15 | 1994-05-13 | Rohm Co Ltd | Mos型トランジスタおよびこれを利用した集積回路、ならびにmos型トランジスタの製造方法 |
WO1995022174A1 (en) * | 1994-02-15 | 1995-08-17 | National Semiconductor Corporation | High-voltage cmos transistors for a standard cmos process |
US5578855A (en) * | 1994-02-15 | 1996-11-26 | National Semiconductor Corporation | High-voltage CMOS transistors on a standard CMOS wafer |
US5789786A (en) * | 1994-02-15 | 1998-08-04 | National Semiconductor Corporation | High-Voltage CMOS transistors on a standard CMOS wafer |
JP2005051191A (ja) * | 2003-03-20 | 2005-02-24 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置とその製造方法 |
JP4508606B2 (ja) * | 2003-03-20 | 2010-07-21 | 株式会社リコー | 複数種類のウエルを備えた半導体装置の製造方法 |
JP2010177684A (ja) * | 2003-03-20 | 2010-08-12 | Ricoh Co Ltd | 複数種類のウエルを備えた半導体装置 |
US8003476B2 (en) | 2003-03-20 | 2011-08-23 | Ricoh Company, Ltd. | Semiconductor device having a plurality of kinds of wells and manufacturing method thereof |
JP2013074230A (ja) * | 2011-09-29 | 2013-04-22 | Renesas Electronics Corp | 半導体装置及びそれを用いたSiPデバイス |
US9035360B2 (en) | 2011-09-29 | 2015-05-19 | Renesas Electronics Corporation | Semiconductor device and SiP device using the same |
US9337187B2 (en) | 2011-09-29 | 2016-05-10 | Renesas Electronics Corporation | Semiconductor device |
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