CN103023495A - 将内插分频器用作数控振荡器的pll - Google Patents

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Abstract

在集成电路上形成一个或多个PLL。每一个PLL都包括被配置成数控振荡器的内插分频器，其中所述分频器接收基准时钟信号，并且提供根据分频比分频的输出信号。反馈分频器与内插分频器的输出信号相耦合，并且提供分频输出信号作为反馈信号。相位检测器接收反馈信号和PLL锁定的时钟信号。该相位检测器提供与时钟信号和反馈信号之间的差值相对应的相位误差，并且分频比是依照该相位误差调整的。

Description

将内插分频器用作数控振荡器的PLL
技术领域
本发明涉及时钟信号生成处理，尤其涉及的是使用具有内插分频器的锁相环来产生时钟信号。
背景技术
高速的高端口密度联网应用需要多个抖动衰减锁相环(PLL)。此类设备的市场包括10吉比特、50吉比特以及100吉比特的电信/数据通信基础架构。然而，如果将多个PLL置于单个集成电路，那么有可能导致使用大量硅面积，在PLL使用LC压控振荡器的情况下尤为如此。此外，频率接近的LC振荡器可能会存在串扰问题。
发明内容
相应地，在这里描述的一个或多个实施方式中解决了基于LC振荡器的PLL的至少一些缺陷。
一个实施方式包括：一种内插分频器，其被配置成接收第一输入信号并且提供依照分频比分频的输出信号。一个相位检测器与对应于内插分频器的输出信号的反馈信号相耦合，并且所述相位检测器与第二输入信号相耦合。该相位检测器提供了一个对应于第二输入信号与反馈信号之间的差值的相位误差。环路滤波器接收所述相位误差，并且提供一个在产生分频比的过程中使用的经过滤波的相位误差。
在另一个实施方式中，所提供的是一个PLL，其中所述PLL包括与反馈信号以及输入信号相耦合的相位检测器，该相位检测器被配置成提供一个对应于输入信号与反馈信号之间的差值的相位检测器输出信号。一个环路滤波器被耦合成接收相位检测器输出信号，并且提供环路滤波器输出信号。一个数控内插分频器与环路滤波器输出信号以及基准时钟信号相耦合，其对分频比信号做出响应，以便提供分频的基准时钟信号作为内插分频器输出信号，所述分频比是用环路滤波器输出信号确定的。一个反馈分频器被耦合成拆分内插分频器输出信号，并且提供反馈信号。
在另一个实施方式中，所提供的是一种方法，包括：在内插分频器上接收基准时钟信号，在内插分频器中产生内插分频器输出信号，其中该信号是依照提供给内插分频器的分频比确定的分频基准时钟信号。该方法还包括：确定来自内插分频器的反馈信号与输入时钟信号之间的相位差，以及使用该相位差来调整内插分频器使用的分频比。
附图说明
通过参考附图，本领域技术人员可以更好地理解本发明，并且可以清楚了解本发明的众多目标、特征和优点。
图1示出的是包含内插分频器的PLL。
图2示出的是例示内插分频器的附加细节。
图3示出的是根据相位误差来调节分频比的实施例。
图4示出的是根据一个实施例的多通道PLL。
在不同的图中使用了相同的参考符号来注释相似或相同的项目。
具体实施方式
图1示出的是一个由PLL 100引入内插分频器101作为数控振荡器(DCO)的实施例。内插分频器101包括分频器和相位插值器103以及控制部件105，并且在这里将会对它们进行更详细的描述。内插分频器101依照分频比106来对输入信号104进行分频，并且提供一个输出信号107。内插分频器的输出107被提供给PLL 100的反馈分频器109。该反馈分频器供给的是相位检测器111。应该指出的是，虽然在图1中显示了反馈分频器，但所述反馈分频器在其他实施例中是可以省略的，在这种情况下，内插分频器的输出直接耦合到相位检测器。相位检测器还接收输入信号CLLIN，并且所述PLL被设计成了锁定于该输入信号。相位检测器向环路滤波器115提供一个反映了CLKIN信号与反馈信号之间的差值的相位误差信号，其中在一个实施例中，所述环路滤波器是一个全数字环路滤波器。环路滤波器通常被配置成低通滤波器。经过滤波的相位误差信号则用于产生供内插分频器的控制部件105使用的分频比。
内插分频器接收来自基准锁相环路117的输入信号104。所述基准PLL 117可以从一个晶体振荡器119接收其输入信号。在其他实施例中，该基准PLL可以改为MEMS振荡器或其他频率源。
参考图2，该图示出的是一个可用于内插分频器101的例示内插分频器。该分频器包括一个提供了多模分频能力的分数N分频器202，其中所述分频器将会接收输入时钟104。在一个实施例中，一阶增量累加调制器225接收包含了整数部分(INT)和分布部分(M/N)的分频比，其中M和N是整数并且M＜N。应该指出的是，该分频比可以是与引入所述分数的整数部分一起接收的，即M＞N。
参考图3，初始分频比可以由易失(或非易失)存储器301保存，并且依照在节点106上提供的相位误差来调整(参见图1)。在一些实施例中，集成电路上的通信接口303可以将初始分频比提供给可编程寄存器301。举例来说，该分频比可以依照PLL 100的预期输出频率、输入时钟信号104的频率以及CLKIN信号108的频率来选择。初始分频比被提供给加法电路305，其中所述电路对提供给内插分频器的分频比230进行调整(增大或减小)，以便反映通过环路滤波器115提供的相位误差信号。
回过来参考图2，分数N分频器202接收分频控制信号206，其中该信号是一个用于近似实际分频比的整数分频值的流。举例来说，如图2所示，对于21/3的分频来说，分频器202接收到的是(2，2，3，2，2，3)这样的序列。与增量累积调制器225产生非分频信号的分数部分相对应的数字量化误差被提供给数控相位插值器227。也就是说，增量累积调制器产生一个包含了整数部分和分数部分的项。所述分数部分用于相位插值，而整数部分则被提供给分频器202。分数N分频器202引入的抖动是基于增量累积调制器225提供给的数字量化误差并且通过插值，例如在相位插值器227中的CLKA 231与CLKB233之间进行插值来消除的。由此，分频器202依照增量累积调制器225提供的控制信息来下分频输入时钟信号103。相位插值器227则会消除分数N分频器202输出中的量化误差。在2006年10月17日提交、发明人为Yunteng Huang并且发明名称为“Direct DigitalInterpretive Synthesis”的专利7,417,510中可以找到使用相位插值的时钟合成处理的附加信息，其中该申请在这里引入作为参考。
图1所示的PLL提供了一种用于实施多通道PLL的成本效益合算的方式，例如图4所示的例示实施例。参考图4，一个例示实施例包括在继承电路400上用内插分频器409形成的多个PLL 401、403、405和407。与具有多个VCO不同，图4的实施例允许使用单个(和简单的)基准PLL 411以及具有内插分频器的多个数字PLL。每一个PLL 401、403、405和407都可以接收被所述相应PLL锁定的自己的时钟信号(CLK1、CLK2、CLK3和CLK4)。同时，每一个内插分频器的基准信号可以源于一个公共来源，例如基准PLL 411。所述基准PLL 411可以作为单个的整数相乘的PLL来形成。
图4所示的多通道PLL适合小尺寸的CMOS工艺。在操作过程中，低PLL带宽顾及了抖动衰减应用。在频率获取过程中则可以使用较高的带宽。对于数字环路滤波器来说，带宽可以设置的很低且极为精确，并且举例来说，其范围可以是从数kHz到小于1Hz。处于单个模具且使用了CVO的多个PLL有可能会显现出串扰问题，对于在VCO中使用且已相同频率运行的LC振荡器来说尤其如此。由于缺少多个VCO，因此，即使提供给如图4的PLL的频率非常接近，也不会产生显著的串扰。此外，与在基于LC的典型PLL中使用常规的分数分频器相比，通过使用内插分频器作为数控振荡器，可以在不增加大量抖动的情况下提供灵活的频率可编程性。更进一步，通过在PLL中使用内插分频器，可以显著提高调谐范围。对于具有基于LC的压控振荡器(VCO)的PLL来说，由于最小最大电容笔约为1∶2，因此，所述PLL的调谐范围是很有限的。相比之下，内插分频器中的分频器的最小最大分频比要大出很多，由此允许成倍增大调谐范围。对于以LC为基础的PLL来说，要想获取大于50％的LC调谐范围是非常困难的。然而，在一个实施例中，通过在PLL中使用内插分频器，可以允许从数MHz到数百MHz乃至更高的调谐范围。由此，举例来说，通过使用图1所示的PLL 100的架构，可以在PLL所能产生的最低频率与最高频率之间实现数千乃至数万的百分比。例如，在一个实施例中，调谐范围至少是从5MHz到500MHz，即10,000％。
应该指出的是，基准PLL 411是由晶体振荡器423提供的。在其他实施例中，基准信号可以是由微电子机械***(MEMS)、声表面波(SAW)或其他类型的振荡器提供的。此外，在一些实施例中，基准PLL可被完全省略，其中基准频率是直接从MEMS振荡器、SAW振荡器、晶体振荡器或是***中可用的其他高频信号提供给内插分频器的。虽然将提供给内插分频器的基准信号显示成是来自公共来源的，但是该信号也可以来自单独的来源，例如单独的基准PLL、MEMS或晶体或其他类型的振荡器。
每一个PLL 401、403、405和407都可以被单独编程，例如从通信接口(I/F)419来对其进行编程。通信接口I/F 419可以对存储器421执行写入，以便提供PLL专用的编程设计，例如初始分频比、环路带宽以及其他PLL配置设定。虽然图4显示的PLL的数量是四个(加上基准PLL)，但在其他实施例中，在单个集成电路上也可以仅仅提供一个PLL或是提供比四个更多的PLL。
由此，在这里描述了一种使用内插分频器的PLL。所述PLL可以用于形成多通道PLL。这里阐述的发明描述是说明性的，其目的并不是限制后续权利要求中阐述的本发明的范围。在不脱离后续权利要求阐述的发明范围的情况下，基于这里给出的描述，针对这里公开的实施例的其他变体和修改都是可行的。

Claims (21)

1.一种设备，包括：
内插分频器，被配置成接收第一输入信号，以及提供依照分频比分频的第一输入信号作为输出信号；
相位检测器，其与对应于内插分频器的输出信号的反馈信号相耦合，并且与第二输入信号相耦合，所述相位检测器提供一个相位误差，该相位误差对应于第二输入信号与反馈信号之间的差值；以及
环路滤波器，其与相位检测器相耦合，以便接收相位误差以及提供用于确定分频比且经过滤波的相位误差。
2.如权利要求1所述的设备，其中内插分频器包括：
分频器，被配置成接收第一输入信号，以及提供依照分频控制信号分频的分频信号；
包含增量累积调制器的数字引擎，其被耦合成接收分频比，产生整数部分和数字量化误差，以及将整数部分作为分频控制信号提供给分频器；以及
相位插值器，其与分频器和增量累积调制器相耦合，以便根据数字量化误差来调整分频信号相位，从而减小分频信号中的误差以及产生输出信号。
3.如权利要求2所述的设备，还包括：分频比存储器，用于存储内插分频器的分频比的值。
4.如权利要求3所述的设备，其中分频比的值是依照相位误差调整的。
5.如权利要求4所述的设备，还包括：与分频比寄存器耦合的通信接口，用于提供分频比的值。
6.如权利要求1所述的设备，还包括：
基准锁相环，其被耦合成接收时钟信号，以及向内插分频器提供第一输入信号。
7.如权利要求6所述的设备，其中内插分频器保持与第二输入信号的相位锁定。
8.如权利要求1所述的设备，还包括：
第二内插分频器，被配置成接收第一输入信号，以及提供依照第二分频比分频的第一输入信号，以此作为第二输出信号；
第二反馈分频器，其与第二输出信号相耦合，以便提供作为第二反馈信号的分频第二输出信号；
第二相位检测器，其与第二反馈信号相耦合并且与第三输入信号相耦合，以便提供对应于第三输入信号与第二反馈信号之间的差值的第二相位误差；以及
第二环路滤波器，其与第二相位检测器相耦合，以便提供用以确定第二分频比的经过滤波的第二相位误差。
9.如权利要求8所述的设备，还包括：
部署了第一和第二环路滤波器的集成电路；以及
集成电路上的第一和第二输入端子，用于接收第二和第三输入信号。
10.如权利要求1所述的设备，还包括：反馈分频器，其与内插分频器的输出信号相耦合，以便提供作为反馈分频器信号的分频输出信号。
11.一种锁相环，包括：
与反馈信号和输入信号相耦合的相位检测器，所述相位检测器被配置成提供与输入信号和反馈信号之间的差值相对应的相位检测器输出信号；
环路滤波器，其被耦合成接收相位检测器输出信号，以及提供环路滤波器输出信号；
数控内插分频器，其与环路滤波器输出信号以及基准时钟信号相耦合，并且响应于分频比信号而提供分频基准时钟信号，以此作为内插分频器输出信号，所述分频比信号是使用环路滤波器输出信号确定的；以及
反馈分频器，其被耦合成对内插分频器输出信号进行分频，以便提供反馈信号。
12.如权利要求11所述的锁相环，其中内插分频器包括：
分数N分频器，其被耦合成接收基准时钟信号以及提供依照分频控制信号分频的分频信号；
包含了增量累积调制器的数字引擎，被耦合成接收分频比，产生整数部分和数字量化误差，以及将整数部分作为分频控制信号提供给分数N分频器；以及
相位插值器，其与分数N分频器以及增量累积调制器相耦合，以便依照数字量化误差来调整分频信号的相位，从而减小分频信号中的误差以及产生内插分频器输出信号。
13.如权利要求12所述的锁相环，其中介于最小频率到最大频率之间且能被锁相环产生的锁相环调谐范围是数千百分比。
14.一种方法，包括：
在内插分频器上接收基准时钟信号；
在内插分频器中产生内插分频器输出信号，所述信号是一个依照分频比分频的分频基准时钟信号；
确定来自内插分频器的反馈信号与输入时钟信号之间的相位差；以及
使用该相位差并通过调整分频比来调整内插分频器输出信号。
15.如权利要求14所述的方法，还包括：
将相位差提供给环路滤波器；以及
将来自环路滤波器的控制信号提供给内插分频器，以便通过调整内插分频器输出信号来保持与输入时钟信号的锁定。
16.如权利要求15所述的方法，还包括：对反馈分频器信号中的内插分频器输出信号进行分频，以便产生反馈信号。
17.如权利要求15所述的方法，还包括：
在第二内插分频器上接收基准时钟信号，并且提供依照第二分频比分频的第二分频基准时钟信号，以此作为第二内插分频器输出信号；
确定来自第二内插分频器的第二反馈信号与第二时钟信号之间的第二相位差；以及
使用该相位差并通过调整第二分频比来调整第二内插分频器输出信号。
18.如权利要求17所述的方法，还包括：
在基准时钟锁相环PLL中产生基准时钟信号，其中所述基准时钟锁相环被耦合成接收基准时钟PLL输入时钟信号，并且将基准时钟信号提供给第一和第二内插分频器。
19.如权利要求18所述的方法，还包括：提供来自晶体振荡器的基准时钟PLL输入时钟信号。
20.如权利要求14所述的方法，其中产生内插分频输出信号还包括：
在分数N分频器上接收基准时钟信号，以及产生依照分频控制信号分频的分频信号；
在增量累积调制器中产生整数部分和数字量化误差，以及将整数部分作为分频控制信号提供给分数N分频器；以及
在相位插值器中依照数字量化误差来调整分频信号相位，以便减小分频信号中的误差以及提供相位已被调节的分频信号，以此作为内插分频器输出信号。
21.如权利要求14所述的方法，还包括：
通过写入分频比存储位置来初始化引入了内插分频器的锁相环的内插分频器的分频比；以及
依照相位误差来调整经过初始化的分频比，以便保持与输入时钟信号的相位锁定。
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