CN103000151B - 一种栅极驱动装置及显示设备 - Google Patents

Abstract

本发明公开了一种栅极驱动装置及显示设备，用以解决因为液晶显示面板内与栅线相关的线路发生短路时，导致移位寄存器输出信号异常进而引起的全屏显示异常。本发明实施例提供的一种栅极驱动装置，包括多个级联的栅极驱动单元，其中每一级栅极驱动单元包括移位寄存器单元，每一级栅极驱动单元还包括中继单元，其中，该中继单元的上拉控制端连接移位寄存器单元的输出端子，复位信号端连接移位寄存器单元的复位信号端，下拉控制端连接移位寄存器单元的下拉控制节点，第一电源输入端连接第一功率电压，第二电源输入端连接第二功率电压，该中继单元的输出端子作为栅极驱动单元的输出端子与栅线连接。

Description

一种栅极驱动装置及显示设备

技术领域

本发明涉及液晶显示技术领域，尤其涉及一种栅极驱动装置及显示设备。

背景技术

液晶显示器件的应用已经渗入到人们生活的各个方面，如手机、游戏机、电脑显示器、电视等。但传统的液晶显示器件多使用栅极驱动IC和源极驱动IC通过绑定(bonding)的方式驱动液晶面板显示，在分辨率增高和竞争成本压力的要求下，出现了将栅极驱动器集成制作在液晶显示上的驱动技术(gate inpanel，GIP)。该技术中栅极驱动电路由多个薄膜晶体管TFT构成，其制作过程与液晶显示相同，能够在不增加工艺难度和成本的条件下降低使用栅极驱动IC的费用。

中国专利CN102012591A为与本申请最接近的现有技术。

图1所示是一种现有GIP技术驱动液晶显示的示意图，栅极驱动装置由多个级联的移位寄存器单元1构成，每个移位寄存器对应一条栅极驱动信号线，其中STV(帧开启信号)给移位寄存器单元S1提供起始信号，周期与帧频相同，第一时钟信号CLK和第二时钟信号CLKB信号相同，但极性相反，用于控制移位寄存器输出高、低电平信号，VSS给移位寄存器提供低电平维持信号。移位寄存器单元S1的输出信号作为下一个移位寄存器单元S2的起始信号，当S2输出高电平时，同时给移位寄存器单元S1提供复位信号，使S1输出为低电平，从而产生液晶显示器件的逐行驱动过程。

但由于移位寄存器的输出信号直接与栅极驱动信号线相连，当液晶显示器件面内发生与栅极驱动信号线相关的短路时(如栅极信号线与数据信号线、栅极信号线与公共电极线)，移位寄存器输出的信号会发生异常变化，对其上一级移位寄存器的复位和下一级移位寄存器的导通产生明显影响，进一步会导致所有移位寄存器的时序和工作状态发生混乱，产生全屏显示异常或无法显示。该问题也会严重影响工程师对画面显示异常不良原因的调查和分析，不利于产品良率的提升。

发明内容

本发明实施例提供了一种栅极驱动装置及显示设备，用以解决因为液晶显示面板内与栅线相关的线路发生短路时，导致移位寄存器输出信号异常进而引起的全屏显示异常。

本发明实施例提供的一种栅极驱动装置，包括多个级联的栅极驱动单元，其中每一级栅极驱动单元包括移位寄存器单元，每一级栅极驱动单元还包括用于输出第一功率电压或第二功率电压给栅线的中继单元，其中，

该中继单元的上拉控制端连接移位寄存器单元的输出端子，复位信号端连接移位寄存器单元的复位信号端，下拉控制端连接移位寄存器单元的下拉控制节点，第一电源输入端连接第一功率电压，第二电源输入端连接第二功率电压，该中继单元的输出端子作为栅极驱动单元的输出端子与栅线连接。

本发明实施例提供的一种显示设备，包括上述的栅极驱动装置。

本发明实施例通过在移位寄存器单元的输出端设置中继单元，将栅极驱动装置的移位寄存器单元的输出信号作为中继单元的上拉控制信号，由中继单元给栅线提供输出信号，能够解决现有技术中因为液晶显示面板内与栅线相关的线路发生短路时，导致移位寄存器单元输出信号异常进而引起的全屏显示异常，同时能够提高对显示异常等不良现象的分析效率和产品良率。

附图说明

图1为现有技术中一种栅极驱动装置的结构示意图；

图2为本发明实施例提供的一种栅极驱动装置的结构示意图；

图3为所示的栅极驱动装置中移位寄存器单元的结构示意图；

图4为本发明实施例提供的中继单元的结构示意图；

图5为本发明实施例提供的栅极驱动单元各个信号端的时序图。

具体实施方式

本发明实施例提供了一种栅极驱动装置及显示设备，用以解决因为液晶显示面板内与栅线相关的线路发生短路时，导致移位寄存器输出信号异常进而引起的全屏显示异常。

下面结合附图，对本发明进行说明。

参照图2，本发明实施例提供的一种栅极驱动装置，包括多个级联的栅极驱动单元2，其中每一级栅极驱动单元2包括移位寄存器单元3，如图中S1、S2等，该移位寄存器单元包括下拉控制节点PD-CN，每一级栅极驱动单元还包括用于输出第一功率电压Vgh或第二功率电压VSS给栅线的中继单元4，如图中Z1、Z2等，其中，

中继单元的上拉控制端IN连接移位寄存器单元的输出端子OUTPUT，复位信号端RET连接同级栅极驱动单元中移位寄存器单元的复位信号端RET，下拉控制端连接同级栅极驱动单元中移位寄存器单元的PD-CN节点，第一电源输入端连接第一功率电压Vgh，第二电源输入端连接第二功率电压VSS，该中继单元的输出端子OUT作为栅极驱动单元的输出端子与栅线gate连接。

较佳地，所述中继单元包括：

第一输出模块，用于响应于上拉控制信号，即响应于移位寄存器单元的输出信号，将第一功率电压提供给该中继单元的输出端子，即输出到栅线；

第二输出模块，用于响应于复位信号，将第二功率电压提供给该中继单元的输出端子；

第三输出模块，用于响应于下拉控制信号，即响应于移位寄存器单元的PD-CN节点的电压信号，将第二功率电压提供给该中继单元的输出端子。

较佳地，所述第一输出模块包括第一薄膜晶体管，其栅极连接该中继单元的上拉控制端，源极连接第一电源输入端，漏极连接该中继单元的输出端子。

较佳地，所述第二输出模块包括第二薄膜晶体管，其栅极连接该中继单元的复位信号端，源极连接该中继单元的输出端子，漏极连接第二电源输入端。

较佳地，所述第三输出模块包括第三薄膜晶体管，其栅极连接该中继单元的下拉控制端，源极连接该中继单元的输出端子，漏极连接第二电源输入端。

较佳地，所述移位寄存器单元包括多个N型薄膜晶体管，中继单元中的第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管均为N型薄膜晶体管。N型薄膜晶体管为高电平导通，低电平断开。

较佳地，对于移位寄存器单元，

第一级移位寄存器单元的输入信号端连接帧开启信号，第一级移位寄存器单元的复位信号端连接第二级移位寄存器单元的输出端子；

最后一级移位寄存器单元的输入信号端连接前一级移位寄存器单元的输出端子，最后一级移位寄存器单元的复位信号端连接帧开启信号或排除其前一级移位寄存器单元之外的任意一级移位寄存器单元的输出端或中继单元的输出端；

除第一级和最后一级移位寄存器单元外，其余各级移位寄存器单元的输入信号端连接上一级移位寄存器单元的输出端子，复位信号端连接下一级移位寄存器单元的输出端子。

下面结合附图和具体实施例，对本发明进行说明。

参照图2，本发明实施例提供的一种栅极驱动装置，包括多个级联的栅极驱动单元2，其中每一级栅极驱动单元2包括移位寄存器单元3，如图中S1、S2等，该移位寄存器单元包括下拉控制节点PD-CN，每一级栅极驱动单元还包括中继单元4，如图中Z1、Z2等，其中，

中继单元的上拉控制端IN连接移位寄存器单元的输出端子OUTPUT，复位信号端RET连接移位寄存器单元的复位信号端RET，下拉控制端连接移位寄存器单元的PD-CN节点，第一电源输入端连接第一功率电压Vgh，第二电源输入端连接第二功率电压VSS，该中继单元的输出端子OUT作为栅极驱动单元的输出端子与栅线gate连接。

其中，第一功率电压Vgh为高电平，第二功率电压VSS为低电平。第一级移位寄存器单元的输入信号端IN连接帧开启信号STV，第一级移位寄存器单元的复位信号端RET连接第二级移位寄存器单元的输出端子OUTPUT；最后一级移位寄存器单元的输入信号端连接前一级移位寄存器单元的输出端子，最后一级移位寄存器单元的复位信号端连接帧开启信号或排除其前一级移位寄存器单元之外的任意一级移位寄存器单元的输出端或中继单元的输出端；除第一级和最后一级移位寄存器单元外，其余各级移位寄存器单元的输入信号端连接上一级移位寄存器单元的输出端子，复位信号端连接下一级移位寄存器单元的输出端子。

如图2中所示，STV作为帧开启信号，向移位寄存器提供驱动起始控制信号，CLK和CLKB分别为第一时钟信号和第二时钟信号，分别控制移位寄存器输出高、低电平信号，VSS给移位寄存器3和中继单元4提供低电平维持信号，Vgh通过中继单元4为栅极信号线提供高电平信号，中继单元4输出的高电平信号受移位寄存器3的输出信号控制。上述信号中，STV的脉冲周期与显示器件帧频相同，CLK和CLKB的信号脉冲相同，但极性相反，Vgh和VSS分别为高电平信号和低电平信号。在逐行驱动过程中，如第一个栅极驱动单元输出高电平的时候，移位寄存器单元S1的高电平输出信号做为第二个栅极驱动单元移位寄存器单元S2的输入信号，当第二个栅极驱动单元输出高电平时，S2的高电平输出信号做为S1和中继单元Z1的复位信号(使S1的输出和栅极信号为低电平)，S1和Z1被复位为低电平时，移位寄存器S1向中继单元Z1输出PD-CN信号，维持Z1的输出端为低电平。

依次类推，每一个栅极驱动单元对应的栅极信号线逐行输出高电平，驱动液晶面板逐行驱动显示，在输出高电平之外的时间，均维持该栅极驱动装置的低电平的输出。

如图3所示，为现有技术中一种级联的移位寄存器单元的电路结构示意图，该移位寄存器单元用于图1所示的现有技术，同时用于本发明实施例提供的图2所示的栅极驱动装置的结构。图中11、12、13、14、15标记区域分别对应于移位寄存器的上拉驱动模块、上拉模块、下拉控制模块、下拉模块和复位模块。

如图3中所示，移位寄存器单元的上拉驱动模块11包括TFT M1，M1的栅极和源极连接STV信号，漏极连接PU节点；

上拉模块12包括M3和C1，M3的源极连接第一时钟信号CLK，栅极连接PU节点，漏极连接输出端子OUTPUT；C1的第一端连接PU节点，第二端连接输出端子OUTPUT；

下拉控制模块13包括M6，其栅极连接PU节点，漏极连接VSS，源极作为PD-CN节点；

下拉模块14包括M2、M4、M5和M8，其中，M2的源极连接PU节点，栅极连接PD-CN节点，漏极连接VSS；M4的源极连接输出端子OUTPUT，栅极连接PD-CN节点，漏极连接VSS；M5的源极和栅极连接第二时钟信号CLKB，漏极连接PD-CN节点；M8的源极连接第二时钟信号CLKB，栅极连接PU节点，漏极连接PD-CN节点；

复位模块15包括M7和M9，M7的源极连接PU点，栅极连接复位信号端ERT，漏极连接VSS；M9的源极连接输出端子OUTPUT，栅极连接复位信号端RET，漏极连接VSS。

其中上拉驱动模块11接收前一级的输出高电平信号作为起始信号，使上拉模块12连接的PU点电平升高，同时PD-CN的电平拉低；当第一时钟信号CLK为高电平时，TFT M3导通，该移位寄存器单元输出高电平；当下一级的移位寄存器单元输出为高电平时(第二时钟信号CLKB为高电平)，RET信号为高电平，M7和M9导通，使PU点和输出端OUTPUT被拉低成低电平VSS，同时PD-CN拉高为高电平，在随后的CLKB高低电平切换过程中，PD-CN点的高电平保持TFT M2和M4导通，维持PU点和移位寄存器输出端子OUTPUT端为低电平。

本发明实施例提供的栅极驱动单元2当中，中继单元4接收移位寄存器单元3输出的下拉控制节点PD-CN的电压信号，使中继单元4输出端OUT保持低电平信号。图4所示为本发明实施例提供的第n个栅极驱动单元的中继单元4的内部电路结构示意图。其中，该中继单元包括第一输出模块41，用于响应于上拉控制信号，即响应于移位寄存器的输出信号，将第一功率电压Vgh提供给该中继单元的输出端子OUT，即输出到栅线；第二输出模块42，用于响应于复位信号RET，将第二功率电压VSS提供给该中继单元的输出端子OUT；第三输出模块43，用于响应于下拉控制信号PD-CN，即响应于移位寄存器的PD-CN节点的电压信号，将第二功率电压VSS提供给该中继单元的输出端子。

具体地，所述第一输出模块包括第一薄膜晶体管M21，其栅极连接该中继单元的上拉控制端IN，源极连接第一电源输入端Vgh，漏极连接该中继单元的输出端子OUT。

具体地，所述第二输出模块包括第二薄膜晶体管M22，其栅极连接该中继单元的复位信号端RET，源极连接该中继单元的输出端子OUT，漏极连接第二电源输入端VSS。

具体地，所述第三输出模块包括第三薄膜晶体管M23，其栅极连接该中继单元的下拉控制端PD-CN，源极连接该中继单元的输出端子OUT，漏极连接第二电源输入端VSS。

本实施例提供的栅极驱动装置中，上述移位寄存器单元中的薄膜晶体管均为N型薄膜晶体管，中继单元中的第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管均为N型薄膜晶体管。所有N型薄膜晶体管均为在高电平时导通，低电平时断开。

该中继单元的具体工作原理如下：

当上述的移位寄存器n输出高电平时，向移位寄存器n+1移位，同时M21TFT导通，中继单元OUT端向栅线输出高电平Vgh，当移位寄存器n输出低电平时，M21TFT断开，中继单元OUT端与Vgh断开；

当移位寄存器n+1输出高电平时，RET信号为高电平，TFT M22导通，VSS信号将中继单元n的OUT端的电平拉低，栅极信号线n对应为低电平，当移位寄存器n+1被复位成低电平时，不能继续维持中继单元n的OUT端的低电平；

此时移位寄存器的下拉控制信号PD-CN为高，使M23TFT导通，保持中继单元n的输出端OUT端为低电平信号VSS。这样，通过该中继单元输出的时序信号，能够在移位寄存器输出高电平时，栅线信号为高电平，在移位寄存器输出高电平之外的时间段，栅线能够保持为低电平，从而完全能够保持与移位寄存器的输出信号一致。

为了更清楚的说明本发明，参见图5所示的时序图。针对第一级栅极驱动单元在完成一次移位的过程中，示出了第一级移位寄存器单元中各个信号端、PU点和PD-CN点的信号，以及第一级中继单元中的各个信号端的信号的时序图。从图中可以看出，该第一级栅极驱动单元的输出信号gate1-out完全能够保持与移位寄存器的输出信号output一致。

现有技术中的栅极驱动装置，当液晶显示区域内某个位置发生栅线与其他线路的短路时，导致移位寄存器的输出信号异常，从而影响其他级移位寄存器的输出信号异常，进而导致相应栅线的信号异常，使得与这些栅线相连的驱动显示的薄膜晶体管不能正常工作，因此最终会导致全屏显示异常。

而本发明实施例提供的栅极驱动装置，当液晶显示区域内某个位置发生栅线与其他信号线的短路时，能够影响的是VSS低电平信号和Vgh高电平信号，而VSS和Vgh的驱动能力都很强，一般不容易被明显拉动；同时本实施例中由于移位寄存器的输出端信号并没有与栅线直接相连，出现短路的栅线并不会影响相应移位寄存器的输出，进而能够正常给n-1级移位寄存器单元提供正常的复位信号，以及给n+1移位寄存器单元提供正常的输入信号，因此栅极驱动单元的驱动时序和工作状态不会发生混乱，液晶显示器件能够正常显示那些受短路影响的区域之外的其他区域。这样，由面内短路引起的全屏显示异常很容易被发现，而且目前关于液晶先试试器件面内短路的修复方法很多，从而能够经过修过使该不良品变成良品，提高产品良率。

上述实施例，仅是针对使用一对时钟信号(CLK和CLKB)的栅极驱动方式的移位寄存器单元进行描述的，但是并不限制采用该驱动方式的移位寄存器单元。例如，对于栅线较多而采用多组时钟信号的驱动方式的移位寄存器单元，同样适用于本发明实施例提供的栅极驱动装置，其中继单元的各个信号端的连接方式与本发明实施例相同，因此不再赘述。

本发明实施例提供的一种显示设备，包括上述的栅极驱动装置。

综上所述，本发明实施例通过在移位寄存器的输出端设置中继单元，将栅极驱动装置的移位寄存器单元的输出信号作为中继单元的上拉控制信号，由中继单元给栅线提供输出信号，能够解决现有技术中因为液晶显示面板内与栅线相关的线路发生短路时，导致移位寄存器输出信号异常进而引起的全屏显示异常，同时能够提高对显示异常等不良现象的分析效率和产品良率。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种栅极驱动装置，包括多个级联的栅极驱动单元，其中每一级栅极驱动单元包括移位寄存器单元，其特征在于，每一级栅极驱动单元还包括用于输出第一功率电压或第二功率电压给栅线的中继单元，其中，

中继单元的上拉控制端连接移位寄存器单元的输出端子，复位信号端连接移位寄存器单元的复位信号端，下拉控制端连接移位寄存器单元的下拉控制节点，第一电源输入端连接第一功率电压，第二电源输入端连接第二功率电压，该中继单元的输出端子作为栅极驱动单元的输出端子与栅线连接。

2.根据权利要求1所述的驱动装置，其特征在于，所述中继单元包括：

第一输出模块，用于响应于上拉控制信号，将第一功率电压提供给该中继单元的输出端子；

第二输出模块，用于响应于复位信号，将第二功率电压提供给该中继单元的输出端子；

第三输出模块，用于响应于下拉控制信号，将第二功率电压提供给该中继单元的输出端子。

3.根据权利要求2所述的驱动装置，其特征在于，所述第一输出模块包括第一薄膜晶体管，其栅极连接该中继单元的上拉控制端，源极连接第一电源输入端，漏极连接该中继单元的输出端子。

4.根据权利要求2所述的驱动装置，其特征在于，所述第二输出模块包括第二薄膜晶体管，其栅极连接该中继单元的复位信号端，源极连接该中继单元的输出端子，漏极连接第二电源输入端。

5.根据权利要求2所述的驱动装置，其特征在于，所述第三输出模块包括第三薄膜晶体管，其栅极连接该中继单元的下拉控制端，源极连接该中继单元的输出端子，漏极连接第二电源输入端。

6.根据权利要求3~5任一权项所述的驱动装置，其特征在于，所有薄膜晶体管均为N型薄膜晶体管。

7.根据权利要求1所述的驱动装置，其特征在于，

第一级移位寄存器单元的输入信号端连接帧开启信号，第一级移位寄存器单元的复位信号端连接第二级移位寄存器单元的输出端子；

最后一级移位寄存器单元的输入信号端连接前一级移位寄存器单元的输出端子，最后一级移位寄存器单元的复位信号端连接帧开启信号或排除其前一级移位寄存器单元之外的任意一级移位寄存器单元的输出端或中继单元的输出端；

除第一级和最后一级移位寄存器单元外，其余各级移位寄存器单元的输入信号端连接上一级移位寄存器单元的输出端子，复位信号端连接下一级移位寄存器单元的输出端子。

8.一种显示设备，其特征在于，该显示设备包括权利要求1~7任一所述的栅极驱动装置。