CN102999467A - 基于fpga实现的高速接口与低速接口转换电路及方法 - Google Patents
基于fpga实现的高速接口与低速接口转换电路及方法 Download PDFInfo
- Publication number
- CN102999467A CN102999467A CN2012105667224A CN201210566722A CN102999467A CN 102999467 A CN102999467 A CN 102999467A CN 2012105667224 A CN2012105667224 A CN 2012105667224A CN 201210566722 A CN201210566722 A CN 201210566722A CN 102999467 A CN102999467 A CN 102999467A
- Authority
- CN
- China
- Prior art keywords
- reading
- module
- writing
- buffer storage
- data buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Communication Control (AREA)
Abstract
一种基于FPGA实现的高速接口与低速接口转换电路及方法,该基于FPGA实现的高速接口与低速接口转换电路包括相互连接的:高速并行接口模块、高速写控制模块、高速读控制模块、第一数据缓存FIFO读写模块、第二数据缓存FIFO读写模块、低速读控制模块、低速写控制模块、并串转换模块、串并转换模块和低速串行接口模块。本发明的基于FPGA实现的高速接口与低速接口转换电路及方法,可以解决嵌入式***中高速并行接口与低速串行接口之间数据率和接口协议不匹配问题,同时能够实现全双工通信,采用Xilinx Virtex-5系列FPGA实现时占用的逻辑资源少,易于***集成。
Description
技术领域
本发明涉及数字电路***中不同接口总线、不同时钟域之间的转换电路及方法,特别涉及一种基于现场可编程门阵列(FPGA)实现的高速并行接口与低速串行接口转换电路及方法。
背景技术
数字电路***中不同接口总线、不同时钟域之间大量数据的可靠性传输,一直是数字电路设计中的关键问题;为了实现不同接口总线、不同时钟域之间数据的可靠交换,避免由于异步时钟带来的亚稳态问题,接口转换电路是必不可少的。目前市场上已有各种类型的专用接口转换芯片,但是专用接口转换芯片不可重构,结构单一,灵活性较差。随着可编程逻辑器件的快速发展,采用FPGA丰富的逻辑资源实现接口转换电路更简单快捷,并且用户可以根据需求对其进行重新配置。
发明内容
本发明的目的在于,提供一种基于FPGA实现的高速接口与低速接口转换电路及方法,其可解决高速并行接口与低速串行接口之间数据率和接口协议不匹配问题。
为了解决这个问题,本发明提出了一种基于FPGA实现的高速接口与低速接口转换电路,包括:
一高速并行接口模块,其根据总线的特征定义一组协议无关的控制信号,实现可变长数据包传输和数据流控制;
一高速写控制模块,其第一输入端与高速并行接口模块的第一输出端连接;
一高速读控制模块,其第一输出端与高速并行接口模块的第二输入端连接;
一第一数据缓存FIFO读写模块,其第一输入端与高速写控制模块的的第一输出端连接,该第一数据缓存FIFO读写模块的第一输出端与高速写控制模块的第二输入端连接,该第一数据缓存FIFO读写模块的第二输入端与高速并行接口模块的第二输出端连接;
一第二数据缓存FIFO读写模块,其第一输出端与高速并行接口模块的第一输入端连接,该第二数据缓存FIFO读写模块的第一输入端与高速读控制模块的第二输出端连接,该第二数据缓存FIFO读写模块的第二输出端与高速读控制模块的第一输入端连接;
一低速读控制模块,其第一输出端与第一数据缓存FIFO读写模块的第三输入端连接,该低速读控制模块的第一输入端与第一数据缓存FIFO读写模块的第二输出端连接;
一低速写控制模块,其第一输出端与第二数据缓存FIFO读写模块的第三输入端连接,该低速写控制模块的第一输入端与第二数据缓存FIFO读写模块的第三输出端连接;
一并串转换模块,其第一输入端与低速读控制模块的第二输出端连接,该并串转换模块的第二输入端与第一数据缓存FIFO读写模块的第三输出端连接;
一串并转换模块,其第一输出端与第二数据缓存FIFO读写模块的第二输入端连接,该串并转换模块的第二输出端与低速写控制模块的第二输入端连接;
一低速串行接口模块,其输入端与并串转换模块的第一输出端连接,其输出端与串并转换模块的第一输入端连接。
本发明还提供一种基于FPGA实现的高速接口与低速接口转换电路的转换方法,其是采用权利要求1所述的转换电路,该转换方法包括如下步骤:
步骤1:当高速写控制模块的第一输入端信号有效且第一数据缓存FIFO读写模块非满时,第一数据缓存FIFO读写模块写使能,在高速时钟的上升沿同步下将高速并行接口模块的第二输出端数据写入第一数据缓存FIFO读写模块中;
步骤2:当第一数据缓存FIFO读写模块非空时,第一数据缓存FIFO读写模块读使能,在低速时钟的上升沿同步下从第一数据缓存FIFO读写模块中读出数据到并串转换模块中,同时置低速读控制模块的第二输出端信号有效;
步骤3:当并串转换模块的第一输入端信号有效时,并串转换模块将从第一数据缓存FIFO读写模块中读出的并行数据在低速时钟上升沿同步下转换成串行数据,逐位送到第一输出端上,配置外部串行设备的工作模式;
步骤4:串并转换模块将第三输入端上收到的串行数据在低速时钟上升沿同步下转换成并行数据,送到第一输出端上,同时置第二输出端信号有效;
步骤5:当低速写控制模块的第二输入端信号有效且第二数据缓存FIFO读写模块非满时,第二数据缓存FIFO读写模块写使能,在低速时钟的上升沿同步下将串并转换模块的第一输出端数据写入第二数据缓存FIFO读写模块中;
步骤6:当第二数据缓存FIFO读写模块非空时,第二数据缓存FIFO读写模块的读使能,在高速时钟的上升沿同步下读出数据送到高速并行接口模块的第一输入端,同时置高速读控制模块的第一输出端信号有效。
附图说明
为进一步说明本发明的技术内容,以下结合实施例及附图详细说明如后,其中:
图1是本发明的转换电路结构示意图;
图2是第二数据缓存FIFO读写模块5的读写操作示意图;
图3是采用图1的电路结构实现的实施例。
具体实施方式
请参阅图1所示,图1是本发明提供的转换电路结构示意图,该转换电路100包括高速并行接口模块1、高速写控制模块2、高速读控制模块3、第一数据缓存FIFO读写模块4、第二数据缓存FIFO读写模块5、低速读控制模块6、低速写控制模块7、并串转换模块8、串并转换模块9和低速串行接口模块10。其中,高速并行接口模块1根据并行总线A的特征定义一组协议无关的控制信号,实现可变长数据包传输和数据流控制;高速写控制模块2用于控制第一数据缓存FIFO读写模块4的数据写入过程;高速读控制模块3用于控制第二数据缓存FIFO读写模块5的数据读出过程;第一数据缓存FIFO读写模块4用于暂存高速并行接口模块1写入并串转换模块8的数据;第二数据缓存FIFO读写模块5用于暂存串并转换模块9写入高速并行接口模块1的数据;低速读控制模块6用于控制第一数据缓存FIFO读写模块4的数据读出过程;低速写控制模块7用于控制第二数据缓存FIFO读写模块5的数据写入过程;并串转换模块8用于将并行数据转换成串行数据;串并转换模块9用于将串行数据转换成并行数据;低速串行接口模块10翻译产生总线B的时钟信号和控制信号,驱动与总线B相连接的外部从机设备。
具体构成该转换电路100的各模块之间的连接关系为:高速写控制模块2,其第一输入端21(模块中的接脚标号)连接于高速并行接口模块1的第一输出端11;高速读控制模块3,其第一输出端31连接于高速并行接口模块1的第二输入端14;第一数据缓存FIFO读写模块4,其第一输入端41连接于高速写控制模块2的第一输出端22,该第一数据缓存FIFO读写模块4的第一输出端42连接于高速写控制模块2的第二输入端23,该第一数据缓存FIFO读写模块4的第二输入端43连接于高速并行接口模块1的第二输出端12;第二数据缓存FIFO读写模块5,其第一输出端51连接于高速并行接口模块1的第一输入端13,该第二数据缓存FIFO读写模块5的第一输入端52连接于高速读控制模块3的第二输出端32,该第二数据缓存FIFO读写模块5的第二输出端53连接于高速读控制模块3的第一输入端33;低速读控制模块6,其第一输出端61连接于第一数据缓存FIFO读写模块4的第三输入端44,该低速读控制模块6的第一输入端62连接于第一数据缓存FIFO读写模块4的第二输出端45;低速写控制模块7,其第一输出端71连接于第二数据缓存FIFO读写模块5的第三输入端55,该低速写控制模块7的第一输入端72连接于第二数据缓存FIFO读写模块5的第三输出端56;并串转换模块8,其第一输入端81连接于低速读控制模块6的第二输出端63,该并串转换模块8的第二输入端82连接于第一数据缓存FIFO读写模块4的第三输出端46;串并转换模块9,其第一输出端91连接于第二数据缓存FIFO读写模块5的第二输入端54,该串并转换模块9的第二输出端92连接于低速写控制模块7的第二输入端73;低速串行接口模块10,其输入端101连接于并串转换模块8的第一输出端83,该低速串行接口模块10的输出端102连接于串并转换模块9的第一输入端93。
第一数据缓存FIFO读写模块4和第二数据缓存FIFO读写模块5均采用FPGA内部的块RAM实现,用于隔离时钟域,匹配读写速度。其中,第二数据缓存FIFO读写模块5的读时钟频率比写时钟频率快,所以第二数据缓存FIFO读写模块5的深度只需为2,具体读写操作步骤(参阅图2)为:
a)初始时刻,低速端对地址1进行写操作;
b)时刻1,高速端对地址1进行读操作,同时低速端对地址2进行写操作;
c)时刻2,高速端对地址2进行读操作,同时低速端对地址1进行写操作;
d)重复步骤b、c。
高速并行接口模块1的时钟、高速写控制模块2的时钟、高速读控制模块3的时钟、第一数据缓存FIFO读写模块4的写时钟、第二数据缓存FIFO读写模块5的读时钟统一由高速时钟A给定;第一数据缓存FIFO读写模块4的读时钟、第二数据缓存FIFO读写模块5的写时钟、低速读控制模块6的时钟、低速写控制模块7的时钟、串并转换模块8的时钟、并串转换模块9的时钟和低速串行接口模块10的时钟统一由低速时钟B给定。
各个模块的复位信号进行统一异步复位或单独复位。
基于图1所示的转换电路的具体转换方法为:
1)从第一总线A向第二总线B传输数据:
当高速写控制模块2的第一输入端(1)信号有效且第一数据缓存FIFO读写模块4非满时,第一数据缓存FIFO读写模块4写使能,在高速时钟的上升沿同步下将高速并行接口模块1的第二输出端12数据写入第一数据缓存FIFO读写模块4中;
当第一数据缓存FIFO读写模块4非空时,第一数据缓存FIFO读写模块4读使能,在低速时钟的上升沿同步下从第一数据缓存FIFO读写模块4中读出数据到并串转换模块8中,同时置低速读控制模块6的第二输出端63信号有效;
当并串转换模块8的第一输入端81信号有效时,并串转换模块8将从第一数据缓存FIFO读写模块4中读出的并行数据在低速时钟上升沿同步下转换成串行数据,逐位送到第一输出端83上,配置外部串行设备的工作模式;
2)从第二总线B向第一总线A传输数据:
串并转换模块9将第三输入端93上收到的串行数据在低速时钟上升沿同步下转换成并行数据,送到第一输出端91上,同时置第二输出端92信号有效;
当低速写控制模块7的第二输入端73信号有效且第二数据缓存FIFO读写模块5非满时,第二数据缓存FIFO读写模块5写使能,在低速时钟的上升沿同步下将串并转换模块9的第一输出端91数据写入第二数据缓存FIFO读写模块5中;
当第二数据缓存FIFO读写模块5非空时,第二数据缓存FIFO读写模块5的读使能,在高速时钟的上升沿同步下读出数据送到高速并行接口模块1的第一输入端13,同时置高速读控制模块3的第一输出端31信号有效。
图3示出了依照本发明实现的实施实例。采用本发明实现了高速并行LocalLink接口1与低速串行SPI接口10之间的全双工通信。在一种具体的实施方案中,采用Xilinx公司的Virtex-5FPGA实现,总线A为LocalLink总线,数据宽度为32位;总线B为SPI总线;高速时钟A为100Mhz,低速时钟B时钟为20Mhz;第一数据缓存FIFO读写模块4的深度为1024,宽度为32位,第二数据缓存FIFO读写模块5的深度为2,宽度为32位;LocalLink接口1产生LocalLink总线控制信号,与DMA模块11相连接;SPI接口10产生SPI总线控制信号,与ADC模块12相连接;具体数据传输过程与转换方法相同。
以上说明对本发明而言只是说明性的,而非限制性的,本领域普通技术人员理解,在不脱离以下所附权利要求所限定的精神和范围的情况下,可做出许多修改、变化或等效,但都将落入本发明的保护范围内。
Claims (8)
1.一种基于FPGA实现的高速接口与低速接口转换电路,包括:
一高速并行接口模块,其根据总线的特征定义一组协议无关的控制信号,实现可变长数据包传输和数据流控制;
一高速写控制模块,其第一输入端与高速并行接口模块的第一输出端连接;
一高速读控制模块,其第一输出端与高速并行接口模块的第二输入端连接;
一第一数据缓存FIFO读写模块,其第一输入端与高速写控制模块的的第一输出端连接,该第一数据缓存FIFO读写模块的第一输出端与高速写控制模块的第二输入端连接,该第一数据缓存FIFO读写模块的第二输入端与高速并行接口模块的第二输出端连接;
一第二数据缓存FIFO读写模块,其第一输出端与高速并行接口模块的第一输入端连接,该第二数据缓存FIFO读写模块的第一输入端与高速读控制模块的第二输出端连接,该第二数据缓存FIFO读写模块的第二输出端与高速读控制模块的第一输入端连接;
一低速读控制模块,其第一输出端与第一数据缓存FIFO读写模块的第三输入端连接,该低速读控制模块的第一输入端与第一数据缓存FIFO读写模块的第二输出端连接;
一低速写控制模块,其第一输出端与第二数据缓存FIFO读写模块的第三输入端连接,该低速写控制模块的第一输入端与第二数据缓存FIFO读写模块的第三输出端连接;
一并串转换模块,其第一输入端与低速读控制模块的第二输出端连接,该并串转换模块的第二输入端与第一数据缓存FIFO读写模块的第三输出端连接;
一串并转换模块,其第一输出端与第二数据缓存FIFO读写模块的第二输入端连接,该串并转换模块的第二输出端与低速写控制模块的第二输入端连接;
一低速串行接口模块,其输入端与并串转换模块的第一输出端连接,其输出端与串并转换模块的第一输入端连接。
2.根据权利要求1所述的基于FPGA实现的高速接口与低速接口转换电路,其中所述的高速并行接口模块的时钟、高速写控制模块的时钟、高速读控制模块的时钟、第一数据缓存FIFO读写模块的写时钟、第二数据缓存FIFO读写模块的读时钟统一由高速时钟给定;第一数据缓存FIFO读写模块的读时钟、第二数据缓存FIFO读写模块的写时钟、低速读控制模块的时钟、低速写控制模块的时钟、并串转换模块的时钟、串并转换模块的时钟和低速串行接口模块的时钟统一由低速时钟给定。
3.根据权利要求1所述的基于FPGA实现的高速接口与低速接口转换电路,其中所述的各个模块的复位信号进行统一异步复位或单独复位。
4.根据权利要求1所述的基于FPGA实现的高速接口与低速接口转换电路,其中所述的第一数据缓存FIFO读写模块和第二数据缓存FIFO读写模块均采用FPGA内部的块RAM实现;用于隔离时钟域,匹配读写速度。
5.一种基于FPGA实现的高速接口与低速接口转换电路的转换方法,其是采用权利要求1所述的转换电路,该转换方法包括如下步骤:
步骤1:当高速写控制模块的第一输入端信号有效且第一数据缓存FIFO读写模块非满时,第一数据缓存FIFO读写模块写使能,在高速时钟的上升沿同步下将高速并行接口模块的第二输出端数据写入第一数据缓存FIFO读写模块中;
步骤2:当第一数据缓存FIFO读写模块非空时,第一数据缓存FIFO读写模块读使能,在低速时钟的上升沿同步下从第一数据缓存FIFO读写模块中读出数据到并串转换模块中,同时置低速读控制模块的第二输出端信号有效;
步骤3:当并串转换模块的第一输入端信号有效时,并串转换模块将从第一数据缓存FIFO读写模块中读出的并行数据在低速时钟上升沿同步下转换成串行数据,逐位送到第一输出端上,配置外部串行设备的工作模式;
步骤4:串并转换模块将第三输入端上收到的串行数据在低速时钟上升沿同步下转换成并行数据,送到第一输出端上,同时置第二输出端信号有效;
步骤5:当低速写控制模块的第二输入端信号有效且第二数据缓存FIFO读写模块非满时,第二数据缓存FIFO读写模块写使能,在低速时钟的上升沿同步下将串并转换模块的第一输出端数据写入第二数据缓存FIFO读写模块中;
步骤6:当第二数据缓存FIFO读写模块非空时,第二数据缓存FIFO读写模块的读使能,在高速时钟的上升沿同步下读出数据送到高速并行接口模块的第一输入端,同时置高速读控制模块的第一输出端信号有效。
6.根据权利要求5所述的基于FPGA实现的高速接口与低速接口转换电路的转换方法,其中所述的高速并行接口模块的时钟、高速写控制模块的时钟、高速读控制模块的时钟、第一数据缓存FIFO读写模块的写时钟、第二数据缓存FIFO读写模块的读时钟统一由高速时钟给定;第一数据缓存FIFO读写模块的读时钟、第二数据缓存FIFO读写模块的写时钟、低速读控制模块的时钟、低速写控制模块的时钟、并串转换模块的时钟、串并转换模块的时钟和低速串行接口模块的时钟统一由低速时钟给定。
7.根据权利要求5所述的基于FPGA实现的高速接口与低速接口转换电路的转换方法,其中所述的各个模块的复位信号进行统一异步复位或单独复位。
8.根据权利要求5所述的基于FPGA实现的高速接口与低速接口转换电路的转换方法,其中所述的第一数据缓存FIFO读写模块和第二数据缓存FIFO读写模块均采用FPGA内部的块RAM实现;用于隔离时钟域,匹配读写速度。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2012105667224A CN102999467A (zh) | 2012-12-24 | 2012-12-24 | 基于fpga实现的高速接口与低速接口转换电路及方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2012105667224A CN102999467A (zh) | 2012-12-24 | 2012-12-24 | 基于fpga实现的高速接口与低速接口转换电路及方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN102999467A true CN102999467A (zh) | 2013-03-27 |
Family
ID=47928049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2012105667224A Pending CN102999467A (zh) | 2012-12-24 | 2012-12-24 | 基于fpga实现的高速接口与低速接口转换电路及方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102999467A (zh) |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104184451A (zh) * | 2013-05-21 | 2014-12-03 | 联发科技股份有限公司 | 可重组电路区块以及将电路区块进行组态的方法 |
CN104503939A (zh) * | 2014-11-18 | 2015-04-08 | 中国运载火箭技术研究院 | 一种基于板级高速总线的综合信息集成处理*** |
CN104503936A (zh) * | 2014-12-22 | 2015-04-08 | 浪潮集团有限公司 | 一种基于fpga实现的rs232-i2c转换适配器的方法 |
CN104881388A (zh) * | 2015-06-12 | 2015-09-02 | 哈尔滨工业大学 | 基于fpga的usb 3.0接口模块 |
CN105007151A (zh) * | 2015-07-23 | 2015-10-28 | 株洲南车时代电气股份有限公司 | 一种高低速总线通讯方法及装置 |
CN105259840A (zh) * | 2015-11-02 | 2016-01-20 | 日立永济电气设备(西安)有限公司 | 两电路板并行通信***和方法 |
CN105718410A (zh) * | 2016-01-19 | 2016-06-29 | 山东超越数控电子有限公司 | 一种基于fpga的lpc与spi及i2c转换适配器及其实现方法 |
WO2017173608A1 (zh) * | 2016-04-07 | 2017-10-12 | 武汉芯泰科技有限公司 | 数据传输方式转换装置 |
CN107451096A (zh) * | 2017-06-21 | 2017-12-08 | 电信科学技术第五研究所有限公司 | 高吞吐率fft/ifft的fpga信号处理方法 |
CN107741919A (zh) * | 2017-09-26 | 2018-02-27 | 深圳市亿维自动化技术有限公司 | 应用在控制***中的数据通信装置 |
CN109582619A (zh) * | 2018-12-04 | 2019-04-05 | 中国航空工业集团公司西安航空计算技术研究所 | 一种高速串行总线与低速串行总线数据传输和转换方法 |
CN110196824A (zh) * | 2018-05-31 | 2019-09-03 | 腾讯科技(深圳)有限公司 | 实现数据传输的方法及装置、电子设备 |
CN111858436A (zh) * | 2020-07-30 | 2020-10-30 | 南京英锐创电子科技有限公司 | 高速总线读写低速总线的转接电路及数据读写设备 |
CN114138693A (zh) * | 2021-11-25 | 2022-03-04 | 中国电子科技集团公司第五十四研究所 | 一种基于sram的等效双端口ram装置 |
CN115189711A (zh) * | 2022-07-11 | 2022-10-14 | 天津津航计算技术研究所 | 一种通信设备和传输控制方法 |
WO2024124729A1 (zh) * | 2022-12-16 | 2024-06-20 | 无锡中微亿芯有限公司 | 一种通过内置边缘模块实现数据传送的fpga |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57111733A (en) * | 1980-12-29 | 1982-07-12 | Panafacom Ltd | Bus conversion system |
JPH09218846A (ja) * | 1996-02-08 | 1997-08-19 | Mitsubishi Electric Corp | バス変換装置 |
CN2869992Y (zh) * | 2005-11-09 | 2007-02-14 | 兆日科技(深圳)有限公司 | 一种高速接口到低速接口的转接电路 |
CN101510185A (zh) * | 2009-04-01 | 2009-08-19 | 北京中星微电子有限公司 | 一种高速总线向低速总线写入、读取数据的方法和装置 |
CN101833431A (zh) * | 2009-03-11 | 2010-09-15 | 中国科学院半导体研究所 | 基于fpga实现的双向高速fifo存储器 |
-
2012
- 2012-12-24 CN CN2012105667224A patent/CN102999467A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57111733A (en) * | 1980-12-29 | 1982-07-12 | Panafacom Ltd | Bus conversion system |
JPH09218846A (ja) * | 1996-02-08 | 1997-08-19 | Mitsubishi Electric Corp | バス変換装置 |
CN2869992Y (zh) * | 2005-11-09 | 2007-02-14 | 兆日科技(深圳)有限公司 | 一种高速接口到低速接口的转接电路 |
CN101833431A (zh) * | 2009-03-11 | 2010-09-15 | 中国科学院半导体研究所 | 基于fpga实现的双向高速fifo存储器 |
CN101510185A (zh) * | 2009-04-01 | 2009-08-19 | 北京中星微电子有限公司 | 一种高速总线向低速总线写入、读取数据的方法和装置 |
Non-Patent Citations (1)
Title |
---|
郑争兵: "基于FPGA的高速采样缓存***的设计与实现", 《计算机应用》 * |
Cited By (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104184451A (zh) * | 2013-05-21 | 2014-12-03 | 联发科技股份有限公司 | 可重组电路区块以及将电路区块进行组态的方法 |
CN104184451B (zh) * | 2013-05-21 | 2017-01-18 | 联发科技股份有限公司 | 可重组电路区块以及将电路区块进行组态的方法 |
CN104503939B (zh) * | 2014-11-18 | 2017-09-22 | 中国运载火箭技术研究院 | 一种基于板级高速总线的综合信息集成处理*** |
CN104503939A (zh) * | 2014-11-18 | 2015-04-08 | 中国运载火箭技术研究院 | 一种基于板级高速总线的综合信息集成处理*** |
CN104503936A (zh) * | 2014-12-22 | 2015-04-08 | 浪潮集团有限公司 | 一种基于fpga实现的rs232-i2c转换适配器的方法 |
CN104881388A (zh) * | 2015-06-12 | 2015-09-02 | 哈尔滨工业大学 | 基于fpga的usb 3.0接口模块 |
CN105007151A (zh) * | 2015-07-23 | 2015-10-28 | 株洲南车时代电气股份有限公司 | 一种高低速总线通讯方法及装置 |
CN105259840A (zh) * | 2015-11-02 | 2016-01-20 | 日立永济电气设备(西安)有限公司 | 两电路板并行通信***和方法 |
CN105718410B (zh) * | 2016-01-19 | 2018-05-18 | 山东超越数控电子有限公司 | 一种基于fpga的lpc与spi及i2c转换适配器及其实现方法 |
CN105718410A (zh) * | 2016-01-19 | 2016-06-29 | 山东超越数控电子有限公司 | 一种基于fpga的lpc与spi及i2c转换适配器及其实现方法 |
WO2017173608A1 (zh) * | 2016-04-07 | 2017-10-12 | 武汉芯泰科技有限公司 | 数据传输方式转换装置 |
CN107451096A (zh) * | 2017-06-21 | 2017-12-08 | 电信科学技术第五研究所有限公司 | 高吞吐率fft/ifft的fpga信号处理方法 |
CN107451096B (zh) * | 2017-06-21 | 2020-09-01 | 电信科学技术第五研究所有限公司 | 高吞吐率fft/ifft的fpga信号处理方法 |
CN107741919A (zh) * | 2017-09-26 | 2018-02-27 | 深圳市亿维自动化技术有限公司 | 应用在控制***中的数据通信装置 |
CN107741919B (zh) * | 2017-09-26 | 2019-12-17 | 深圳市亿维自动化技术有限公司 | 应用在控制***中的数据通信装置 |
US11481346B2 (en) | 2018-05-31 | 2022-10-25 | Tencent Technology (Shenzhen) Company Limited | Method and apparatus for implementing data transmission, electronic device, and computer-readable storage medium |
CN110196824A (zh) * | 2018-05-31 | 2019-09-03 | 腾讯科技(深圳)有限公司 | 实现数据传输的方法及装置、电子设备 |
CN109582619A (zh) * | 2018-12-04 | 2019-04-05 | 中国航空工业集团公司西安航空计算技术研究所 | 一种高速串行总线与低速串行总线数据传输和转换方法 |
CN109582619B (zh) * | 2018-12-04 | 2023-08-18 | 中国航空工业集团公司西安航空计算技术研究所 | 一种高速串行总线与低速串行总线数据传输和转换方法 |
CN111858436B (zh) * | 2020-07-30 | 2021-10-26 | 南京英锐创电子科技有限公司 | 高速总线读写低速总线的转接电路及数据读写设备 |
CN111858436A (zh) * | 2020-07-30 | 2020-10-30 | 南京英锐创电子科技有限公司 | 高速总线读写低速总线的转接电路及数据读写设备 |
CN114138693A (zh) * | 2021-11-25 | 2022-03-04 | 中国电子科技集团公司第五十四研究所 | 一种基于sram的等效双端口ram装置 |
CN114138693B (zh) * | 2021-11-25 | 2024-06-21 | 中国电子科技集团公司第五十四研究所 | 一种基于sram的等效双端口ram装置 |
CN115189711A (zh) * | 2022-07-11 | 2022-10-14 | 天津津航计算技术研究所 | 一种通信设备和传输控制方法 |
WO2024124729A1 (zh) * | 2022-12-16 | 2024-06-20 | 无锡中微亿芯有限公司 | 一种通过内置边缘模块实现数据传送的fpga |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102999467A (zh) | 基于fpga实现的高速接口与低速接口转换电路及方法 | |
CN104954096B (zh) | 一种一主多从的高速同步串行通信数据传输方法 | |
CN104915303B (zh) | 基于PXIe总线的高速数字I/O*** | |
CN102841372B (zh) | 用于地震勘探的级联采集站高效流水线数传***及方法 | |
CN201418086Y (zh) | 星载设备用的数据通信协议控制器 | |
CN102243619A (zh) | 一种基于fpga实现多路i2c总线端口扩展的方法 | |
CN105208034A (zh) | 一种spi总线与can总线协议转换电路及方法 | |
CN104022775A (zh) | 一种面向SerDes技术中基于FIFO协议的数字接口电路 | |
CN102751984B (zh) | 一种高速时钟数据恢复***实现方法及使用该方法的结构 | |
CN110837486A (zh) | 一种基于FPGA的FlexRay-CPCIe通信模块 | |
CN102752180A (zh) | Can总线网络节点的实现方法 | |
CN103592598A (zh) | 针对逻辑分析仪定时分析的采样装置 | |
CN201378851Y (zh) | 一种ccd图像数据采集装置 | |
CN101964657B (zh) | 低功耗usb电路 | |
CN202713274U (zh) | 一种高速时钟数据恢复***的结构 | |
CN103412847B (zh) | 基于fpga的usb转多路链路接口电路 | |
Li et al. | UART Controller with FIFO Buffer Function Based on APB Bus | |
CN103279442A (zh) | 一种高速互联总线的报文过滤***及方法 | |
CN201804327U (zh) | 一种通用串行接口电路 | |
CN103902229A (zh) | 刀片存储装置 | |
CN103034610A (zh) | 在分体模块间进行axi总线信号发送接收的方法及装置 | |
CN103247323B (zh) | 一种串行接口快闪存储器 | |
Cao et al. | Working principle and application analysis of UART | |
CN114500146A (zh) | 一种基于模型设计的测试验证环境搭建***及验证方法 | |
CN203071936U (zh) | 用于数据记录与回放的装置及*** |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20130327 |