CN202713274U - 一种高速时钟数据恢复***的结构 - Google Patents

Abstract

本实用新型提供了一种高速时钟数据恢复***的结构，其根据信号的特点使各模块工作在不同的时钟频率下，使得插值控制器，相位控制器的工作频率降低，大大减轻了负担，从而可以提高整个***的工作频率。其包括相位探测器、上\下信号滤波器、插值控制器、相位控制器、相位选择器、相位插值器、锁相环，时钟CLKI分别连接上\下信号滤波器及其之前的模块，其特征在于：时钟CLKI的一端安装有二分频器电路，所述二分频器电路输出时钟CLKⅡ，时钟CLKⅡ的频率为时钟CLKI的频率的一半。

Description

一种高速时钟数据恢复***的结构

技术领域

    本实用新型涉及高速时钟数据恢复的技术领域，具体为一种高速时钟数据恢复***的结构。

背景技术

当今社会信息量膨胀爆发，信息处理器的功能异常强大，而两点间的信息传输效率成为瓶颈，为了使传输***高速，简单，有效，常在发射端把信号变成串行，通过载体如光纤进行传输。由于传输中存在各种干扰，信号发生畸变，接收端的时钟数据恢复***则要负责把收到的串行数据进行时钟数据恢复，从中提取出时钟和数据。为了更高的数据传输效率，则要求更高的传输速率，即时钟数据恢复***工作在更高的时钟频率下，如几个GHz。CMOS工艺发展突飞猛进，以其低廉的价格，低功耗，高集成度成为当今最重要的芯片生产工艺。基于CMOS工艺的各种时钟数据恢复***产品层出不穷。

传统的时钟数据恢复***如图1所示。该***由相位探测器、上\下信号滤波器、插值控制器、相位控制器、相位选择器、相位插值器及锁相环构成。由于数据在传输的过程中发生了畸变，***的任务是把发射端发射的串行数据，进行处理，从中恢复出时钟、数据，供接收端使用，整个***工作在统一的时钟CLKI下。***中插值控制器和相位控制器的逻辑最为复杂，信号处理的时间最长，所以这两个模块的工作速度决定了***的工作速度，也决定了传输的效率，成为***速度的瓶颈。为了使***工作在更高的时钟速率下，则要想办法使这两个模块能工作在更高的速度下。

目前为了解决上述矛盾，主要采用以下的方法：

1）              采用更改进生产工艺，用更小的工艺尺寸器件，从而使各模块的逻辑电路可以工作在更高的时钟速率下。从而提高传输的速度。但更先进的生产工艺费用更贵。

2）              改进更复杂的架构，如半率时钟架构，四分之一率架构。架构更复杂，实现更困难，成本更高。

3）              采用特殊工艺，如双极型，GeSi工艺等，使用速度更快的工艺器件。特殊的生产工艺费用更贵。

4）              多通道的传输，增加传输量。但多通道使传输的成本更高。

发明内容

针对上述问题，本实用新型提供了一种高速时钟数据恢复***的结构，其根据信号的特点使各模块工作在不同的时钟频率下，使得插值控制器，相位控制器的工作频率降低，大大减轻了负担，从而可以提高整个***的工作频率。

一种高速时钟数据恢复***实现方法，其技术方案是这样的：其包括相位探测器、上\下信号滤波器、插值控制器、相位控制器、相位选择器、相位插值器、锁相环，所述上\下信号滤波器及其之前的模块工作在时钟CLKI的频率下，其特征在于：所述上\下信号滤波器后面的插值控制器、相位控制器工作在时钟CLKⅡ的频率下，且时钟CLKⅡ的频率为时钟CLKI的频率的一半。

其进一步特征在于：所述上\下信号滤波器和所述插值控制器之间设置有逻辑模块，其使得使时钟CLKI的生成信号可以多保持一个周期给时钟CLKⅡ用。

一种高速时钟数据恢复***的结构，其技术方案是这样的：其包括相位探测器、上\下信号滤波器、插值控制器、相位控制器、相位选择器、相位插值器、锁相环，时钟CLKI分别连接上\下信号滤波器及其之前的模块，其特征在于：时钟CLKI的一端安装有二分频器电路，所述二分频器电路输出时钟CLKⅡ，时钟CLKⅡ的频率为时钟CLKI的频率的一半，时钟CLKⅡ分别连接所述上\下信号滤波器之后的所述插值控制器、相位控制器，所述上\下信号滤波器和所述插值控制器之间设置有逻辑模块，所述逻辑模块具体包括一个或逻辑门、两个D触发器，两个所述的D触发器顺次排列，其中第一个D触发器连接时钟CLKI、第二个D触发器连接时钟CLKⅡ，所述上\下信号滤波器的输出数据分别连接或逻辑门的输入端、第一个D触发器的输入端D，第一个D触发器的输出端Q连接所述或逻辑门的另一输出端，所述或逻辑门的输出端连接第二个D触发器的输入端D，第二个D触发器的输出端Q连接所述插值控制器的输入端。

其进一步特征在于：所述二分频器电路包括一个D触发器，时钟CLKI连接所述D触发器的时钟输入端CLK，所述D触发器的D端、QB端相互连通，所述D触发器的的输出端Q输出时钟CLKⅡ。

采用本实用新型的结构后，上\下信号滤波器后面的插值控制器、相位控制器工作在时钟CLKⅡ的频率下，且时钟CLKⅡ的频率为时钟CLKI的频率的一半，充分利用各模块的特点，使各模块工作在不同的时钟速率下，使得插值控制器，相位控制器的工作频率降低，大大减轻了负担，从而可以提高整个***的工作频率；进而使得时钟数据恢复***可以在相同的生产工艺下，工作在更高的传输速率，提高传输的效率。

附图说明

图1是现有的时钟数据恢复***框架示意图；

图2是上\下信号滤波器输入输出波形示意图；

图3是本实用新型的框架示意图；

图4是本实用新型的逻辑模块电路图及波形图；

图5是本实用新型的二分频电路及波形图。

具体实施方式

一种高速时钟数据恢复***实现方法，见图3，其包括相位探测器、上\下信号滤波器、插值控制器、相位控制器、相位选择器、相位插值器、锁相环，上\下信号滤波器及其之前的模块工作在时钟CLKI的频率下，其特征在于：上\下信号滤波器后面的插值控制器、相位控制器工作在时钟CLKⅡ的频率下，且时钟CLKⅡ的频率为时钟CLKI的频率的一半。

上\下信号滤波器和插值控制器之间设置有逻辑模块，其使得使时钟CLKI的生成信号可以多保持一个周期给时钟CLKⅡ用。

其实用新型的原理如下：在现有的时钟数据恢复***（见图1）电路实现中，各模块无论复杂程度如何，都工作在统一的***时钟下。而本实用新型加入逻辑模块，改进了原***方案，根据信号的特点使各模块工作在不同的时钟频率下。相位探测器的输出信号：UP0、DN0，经过上\下信号滤波器后生成信号UP1、DN1送往后面的逻辑模块。滤波器的基本工作原理是连续两次探测UP0(DN0)为高电平如图2(a)，则输出1个高电平，如图2(b)；考虑一种最极端情况，UP0(DN0)持续为高电平，如图2(c)，这种情况下滤波器的输出波形UP1(DN1)如图2(d)，仔细观察其波形，发现其输出信号频率最快也只是为时钟频率CLKI的一半。由此可见后面的逻辑没必要工作在CLKI的频率下，完全可以工作在CLKI的一半频率下。通过上面阐述，***最复杂的模块插值控制器和相位控制器完全没必要工作在***时钟速率CLKI下，而是可以工作在CLKI一半的频率下，使之不再成为***速度的瓶颈，***的工作速率可以大幅提高。

一种高速时钟数据恢复***的结构，见图3、图4、图5，其包括相位探测器、上\下信号滤波器、插值控制器、相位控制器、相位选择器、相位插值器、锁相环，时钟CLKI分别连接上\下信号滤波器及其之前的模块，时钟CLKI的一端安装有二分频器电路，二分频器电路输出时钟CLKⅡ，时钟CLKⅡ的频率为时钟CLKI的频率的一半，时钟CLKⅡ分别连接上\下信号滤波器之后的插值控制器、相位控制器，上\下信号滤波器和插值控制器之间设置有逻辑模块，逻辑模块具体包括一个或逻辑门、两个D触发器，两个的D触发器顺次排列，其中第一个D触发器连接时钟CLKI、第二个D触发器连接时钟CLKⅡ，上\下信号滤波器的输出数据分别连接或逻辑门的输入端、第一个D触发器的输入端D，第一个D触发器的输出端Q连接或逻辑门的另一输出端，或逻辑门的输出端连接第二个D触发器的输入端D，第二个D触发器的输出端Q连接插值控制器的输入端。

二分频器电路包括一个D触发器，时钟CLKI连接D触发器的时钟输入端CLK，D触发器的D端、QB端相互连通，D触发器的的输出端Q输出时钟CLKⅡ。

逻辑模块的工作原理如下：第一个D触发器的时钟是CLKI，第二个D触发器时钟是CLKII，CLKII的频率是CLKI的一半，第一个D触发器和或逻辑门的作用是使高速时钟的生成信号如图4（b）的信号Data In，可以多保持一个周期，如图4(d)的信号Data OR；第二个D触发器把信号Data OR用半率时钟CLKII重新采样，如图4(e)信号Data Out，供后面工作在半率时钟CLKII的模块使用，可以说新增加的逻辑是前后两种工作频率的接口。前面的模块工作在时钟CLKI下，后面的逻辑工作在时钟CLKII下。

Claims (2)

1.一种高速时钟数据恢复***的结构，其包括相位探测器、上\下信号滤波器、插值控制器、相位控制器、相位选择器、相位插值器、锁相环，时钟CLKI分别连接上\下信号滤波器及其之前的模块，其特征在于：时钟CLKI的一端安装有二分频器电路，所述二分频器电路输出时钟CLKⅡ，时钟CLKⅡ的频率为时钟CLKI的频率的一半，时钟CLKⅡ分别连接所述上\下信号滤波器之后的所述插值控制器、相位控制器，所述上\下信号滤波器和所述插值控制器之间设置有逻辑模块，所述逻辑模块具体包括一个或逻辑门、两个D触发器，两个所述的D触发器顺次排列，其中第一个D触发器连接时钟CLKI、第二个D触发器连接时钟CLKⅡ，所述上\下信号滤波器的输出数据分别连接或逻辑门的输入端、第一个D触发器的输入端D，第一个D触发器的输出端Q连接所述或逻辑门的另一输出端，所述或逻辑门的输出端连接第二个D触发器的输入端D，第二个D触发器的输出端Q连接所述插值控制器的输入端。

2.根据权利要求1所述的一种高速时钟数据恢复***的结构，其特征在于：所述二分频器电路包括一个D触发器，时钟CLKI连接所述D触发器的时钟输入端CLK，所述D触发器的D端、QB端相互连通，所述D触发器的的输出端Q输出时钟CLKⅡ。

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