CN104503939A - 一种基于板级高速总线的综合信息集成处理*** - Google Patents

一种基于板级高速总线的综合信息集成处理*** Download PDF

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Abstract

一种基于板级高速总线的综合信息集成处理***，采用VPX总线架构，由一体化机箱、互联模块、电源模块、接口模块、主控模块和功能模块组成。该综合信息集成处理***根据任务目标不同，安装不同类型的主控模块和功能模块，实现任务执行前的基于VPX架构的硬件快速重构。

Description

一种基于板级高速总线的综合信息集成处理***
技术领域
本发明涉及一种基于板级高速总线的综合信息集成处理***，属于信息技术领域。
背景技术
传统的综合信息集成处理***多采用CPCI总线与FPGA+DSP芯片组成并行处理***，通常需要结合实际需求和性能指标自主设计一套集CPCI总线与FPGA、DSP等高速芯片于一体的专用***，模块化和通用化水平较低，对外接口的标准不统一。CPCI并行处理***在各个应用***中体系结构不同，处理速率比较低(仅支持33MHz/66MHz的工作频率和32bit/64bit的数据位宽)，环境适应性差，一般用于地面处理***，在环境条件比较严苛(例如冲击较大)时易发生各种问题。
目前，航空、航天、电子信息等领域的发展需要设计信号处理、图像处理、对外通信等多功能一体化的信息集成***，需要信息集成***具备统一的体系结构和较高的处理速度，具备模块化、通用化和功能可重构的能力，需要适应比较严苛的环境条件。
目前国内还没有直接利用VPX架构设计严苛环境下综合信息集成处理***的报道，相关的高速综合信息处理平台及其***设计主要是针对地面和机载设备，其环境条件并不严苛，如《VPX架构及其模块在通信***中的应用》一文，采用了VPX架构设计某通信设备，实现了某种通信算法和数据的处理，但该文并未提及设计信号处理、图像处理等多功能一体化信息集成***，也不具备功能可重构的能力，并且其针对的应用对象是地面通信设备。
发明内容
本发明的技术解决问题：克服现有技术的不足，提供了一种基于板级高速总线的综合信息集成处理***，可以满足严苛环境下信号处理、图像处理、对外通信等多功能一体化的信息集成需求。
本发明的技术解决方案：
一种基于板级高速总线的综合信息集成处理***，包括：VPX机箱、电源模块、互联模块、接口模块、主控模块、基带信号处理模块、图像处理模块、导航处理模块、射频模块和天线。
VPX机箱为符合VPX架构的金属导热方式的标准3U板卡7槽机箱，电源模块、互联模块、接口模块、主控模块、基带信号处理模块、图像处理模块、导航处理模块和射频模块装在VPX机箱内部，电源模块用于实现对外部输入+DC28V到VPX机箱内部所需直流电源的转换，并为其它各模块提供工作电源及过流、过压、欠压保护。
接口模块、主控模块、基带信号处理模块、图像处理模块和导航处理模块通过插槽与互联模块连接，互联模块用于实现接口模块、主控模块、基带信号处理模块、图像处理模块和导航处理模块之间的信息交互；射频模块也通过插槽与互联模块连接，电源模块为射频模块供电，射频模块与其它模块之间有金属板隔离，防止电磁干扰。
接口模块用于实现信息交互，基带信号处理模块完成基带信号的扩频调制和扩频信号的接收解调，图像处理模块完成图像的压缩，导航处理模块将接收到的导航信号进行解算得到数字导航信息。
当执行前向指令信息传输功能时，远端外部***向综合信息集成处理***发送的前向指令信息经过天线和射频模块接收，再通过接口模块将信息经互联模块送到主控模块，主控模块对数据进行解密处理后再经过互联模块将数据发送到基带信号处理模块和导航处理模块，基带信号处理模块和导航处理模块将进行相应处理后的信号再通过接口模块传输至本地外部***。
当执行返向信息传输功能时，本地外部***的数据经接口模块进入到综合信息集成处理***，接口模块接收到数据后，经互联模块送至基带信号处理模块和图像处理模块，基带信号处理模块和图像处理模块处理完后的数据再送到主控模块进行加密和组帧处理，最后经接口模块将返向数据通过射频模块和天线发送至远端外部***。
所述互联模块上包括7个提供VPX接口的槽位，第一槽位至第六槽位的结构相同，均包括P0、P1和P2三部分，第七槽位仅包括P0，第一槽位用于连接接口模块，第二槽位用于连接主控模块，第三槽位至第五槽位依次连接基带信号处理模块、图像处理模块和导航处理模块，第六槽位为扩展槽位，第七槽位连接射频模块；P0为各模块提供电源，各槽位上的P1部分采用SRapidIO总线协议或I2C总线协议，各槽位上的P2部分采用以太网通信协议。
所述接口模块包括RS422接口、LVDS接口、1553B接口、以太网口，图像信息通过LVDS接口传输。
所述主控模块包括FPGA、CPU、FLASH、DDR3、电源单元、P0接口、P1接口和P2接口。
电源单元与P0接口连接，为FPGA、CPU、FLASH和DDR3供电，当主控模块处于前向指令信息传输状态时，指令信息从P2接口接收，经过FPGA进行数据帧头和帧长度判断，将数据从数据帧中提取，再将提取出的数据送到CPU进行解密处理，解密处理时取出存放在FLASH中的预存密钥，解密解算过程产生的数据通过DDR3进行缓存。解密完成后将数据通过SRapidIO总线送到P1接口。
当主控模块处于返向信息传输状态时，基带信号处理模块和图像处理模块处理完后的数据从P1接口接收，经过CPU进行加密处理，加密处理时取出存放在FLASH中的预存密钥，加密解算过程产生的数据通过DDR3进行缓存。加密完成后将数据送到FPGA，对数据进行组帧，再将形成数据帧的数据送到P2接口。
所述CPU采用PowerPC实现。
本发明与现有技术相比具有的有益效果是：
(1)本发明采用模块化设计实现***的灵活配置，采用总线方式实现了即插即用及***的一体化设计，基于本设计方法开发的***具有可扩展性，具有多种应用模式，对外接口包括RS422接口、LVDS接口、1553B接口、以太网口和预留可扩展接口，与外***接口类型丰富，可以用于航空、航天、电子信息等领域的综合信息集成处理；
(2)本发明基于VPX总线架构，可以适应严苛的使用环境，同时，大幅降低了***连接关系的复杂度，具备良好的可靠性、通用性和可扩展性；
(3)本发明采用面向任务的硬件快速重构设计方法，可根据任务需求的不同快速完成主控模块和功能模块的配置安装，进而实现快速的硬件重构能力；
(4)各模块通过I2C总线实时上报本模块温度、资源占用率等工作状态数据，主控模块根据上述工作状态数据对各功能模块进行监测、管理，确保***正常工作，提高了***的可靠性；
(5)所设计的主控模块，使得综合信息集成处理***具有层次性和可管理性，使得各模块的数据源、数据处理结果以及状态信息具有统一的管理者，解决了传统综合信息集成处理***中数据流向不清晰的问题。
附图说明
图1为本发明基于板级高速总线的综合信息集成处理***组成示意图；
图2为本发明符合VPX VITA46标准协议的信号拓扑结构；
图3为本发明综合信息集成处理***的前向指令信息流程图；
图4为本发明综合信息集成处理***的返向数据信息流程图；
图5为本发明主控模块组成框图。
具体实施方式
如图1所示，本发明提供了一种基于板级高速总线的综合信息集成处理***，包括：VPX机箱、电源模块、互联模块、接口模块、主控模块、基带信号处理模块、图像处理模块、导航处理模块、射频模块和天线。综合信息集成处理***能够根据任务不同，安装面向任务需求的功能扩展模块，实现功能扩展或主要功能备份，在任务执行前实现基于VPX架构的硬件快速重构能力。
一种基于板级高速总线的综合信息集成处理***采用符合VPX VITA46标准协议，同时结合本发明的具体需求，制定了符合VPX标准要求的信号拓扑。VPX(Versatile Protocol Switch多协议交换)架构是采用VITA(VME busInternational Trade Association)组织制定的用以满足恶劣环境下高可靠性、高带宽要求的高级计算平台标准，能够实现对PCI-Express，Gigabit Ethernet，SerialRapidIO(以下简称SRapidIO)等多种通信协议的兼容，理论合计带宽为10Gbps。
VPX机箱为符合VPX架构的金属导热方式的标准3U板卡7槽机箱，用于实现各模块的固定、安装、防护以及接线等，其内部所用的连接器及板卡设计满足严苛环境下的散热、冲击、震动等要求。电源模块、互联模块、接口模块、主控模块、基带信号处理模块、图像处理模块、导航处理模块和射频模块装在VPX机箱内部。
电源模块通过DC-DC转换实现对外部输入+DC28V到VPX机箱内部所需直流电源的转换，并为其它各模块提供工作电源及过流、过压、欠压保护。
接口模块、主控模块、基带信号处理模块、图像处理模块和导航处理模块通过插槽与互联模块连接，使用RT2接插件。互联模块用于实现接口模块、主控模块、基带信号处理模块、图像处理模块和导航处理模块之间的信息交互。射频模块也通过插槽与互联模块连接，电源模块为射频模块供电，射频模块与其它模块之间有金属板隔离，防止电磁干扰。
接口模块用于实现综合信息集成处理***和外部***之间的信息交互，主要包括RS422接口、LVDS接口、1553B接口、以太网接口以及预留可扩展接口。
所述主控模块是综合信息集成处理***的信息调度控制模块，负责各功能模块的状态监控、***工作策略制定、***数据流控制和***工作时序制定等功能，主要由PowerPC、FPGA、Flash等构成。
基带信号处理模块、图像处理模块、导航处理模块、功能扩展模块用于实现针对不同任务而完成的信号处理、图像处理、导航处理等功能。基带信号处理模块完成基带信号的扩频调制和扩频信号的接收解调。图像处理模块完成图像的压缩。导航处理模块将接收到的导航信号进行解算得到数字导航信息。功能扩展模块提供综合信息集成处理***的功能扩展或者主要功能模块的功能备份。基带信号处理模块、图像处理模块、导航处理模块、功能扩展模块由PowerPC、FPGA、DSP、CPLD、SDRAM等构成。
如图3所示，当执行前向指令信息传输功能时，远端外部***(例如地面指控***)向综合信息集成处理***发送的前向指令信息经过天线和射频模块接收，再通过接口模块将信息经互联模块送到主控模块，主控模块对数据进行解密处理后再经过互联模块将数据发送到基带信号处理模块和导航处理模块，基带信号处理模块和导航处理模块将进行相应处理后的信号再通过接口模块传输至本地外部***。
如图4所示，当执行返向信息传输功能时，本地外部***(例如飞机等飞行器)的数据经接口模块进入到综合信息集成处理***，接口模块接收到数据后，经互联模块送至基带信号处理模块和图像处理模块，基带信号处理模块和图像处理模块处理完后的数据再送到主控模块进行加密和组帧处理，最后经接口模块将返向数据通过射频模块和天线发送至远端外部***。
如图2所示，互联模块上包括7个提供VPX接口的槽位，第一槽位至第六槽位的结构相同，均包括P0、P1和P2三部分，第七槽位仅包括P0，第一槽位用于连接接口模块，第二槽位用于连接主控模块，第三槽位至第五槽位依次连接基带信号处理模块、图像处理模块和导航处理模块，第六槽位为扩展槽位，第七槽位连接射频模块；P0为各模块提供电源，各槽位上的P1部分采用SRapidIO总线协议或I2C总线协议，各槽位上的P2部分采用以太网通信协议。互联模块的信号拓扑结构使得主控模块与其它模块间形成流水链路及环形通路，实现主控模块对其它模块的数据进行管理和分发。SRapidIO总线用于实现各模块间的大数据量高速信号传输，传输速率可达到3.125Gbps。I2C总线主要完成功能模块向主控模块工作状态数据上报和主控模块对功能模块的控制数据传输。以太网通信协议用于完成各模块间的各种控制信号和低速数据交互。
所述接口模块包括RS422接口、LVDS接口、1553B接口、以太网口，图像信息通过LVDS接口传输。
如图5所示，主控模块包括FPGA、CPU、FLASH、DDR3、电源单元、P0接口、P1接口和P2接口。主控模块是综合信息集成处理***的控制核心，该模块主要完成各模块间的数据调度管理，通过数据总线实现对各模块的参数配置及数据流控制。
电源单元与P0接口连接，为FPGA、CPU、FLASH和DDR3供电。所述CPU采用PowerPC实现，负责加解密处理和对I2C总线的管理。FPGA负责数据组帧和接口管理。
当主控模块处于前向指令信息传输状态时，指令信息从P2接口接收，经过FPGA进行数据帧头和帧长度判断，将数据从数据帧中提取，再将提取出的数据送到CPU进行解密处理，解密处理时取出存放在FLASH中的预存密钥，解密解算过程产生的数据通过DDR3进行缓存。解密完成后将数据通过SRapidIO总线送到P1接口。
当主控模块处于返向信息传输状态时，基带信号处理模块和图像处理模块处理完后的数据从P1接口接收，经过CPU进行加密处理，加密处理时取出存放在FLASH中的预存密钥，加密解算过程产生的数据通过DDR3进行缓存。加密完成后将数据送到FPGA，对数据进行组帧，再将形成数据帧的数据送到P2接口。
本发明的基于VPX架构的互联模块可以支持PCI-Express，Gigabit Ethernet，Serial RapidIO等多种通信协议。
以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
本发明说明书未作详细描述的内容属于本领域专业技术人员公知技术。

Claims (5)

1.一种基于板级高速总线的综合信息集成处理***，其特征在于包括：VPX机箱、电源模块、互联模块、接口模块、主控模块、基带信号处理模块、图像处理模块、导航处理模块、射频模块和天线；
VPX机箱为符合VPX架构的金属导热方式的标准3U板卡7槽机箱，电源模块、互联模块、接口模块、主控模块、基带信号处理模块、图像处理模块、导航处理模块和射频模块装在VPX机箱内部，电源模块用于实现对外部输入+DC28V到VPX机箱内部所需直流电源的转换，并为其它各模块提供工作电源及过流、过压、欠压保护；
接口模块、主控模块、基带信号处理模块、图像处理模块和导航处理模块通过插槽与互联模块连接，互联模块用于实现接口模块、主控模块、基带信号处理模块、图像处理模块和导航处理模块之间的信息交互；射频模块也通过插槽与互联模块连接，电源模块为射频模块供电，射频模块与其它模块之间有金属板隔离，防止电磁干扰；
接口模块用于实现信息交互，基带信号处理模块完成基带信号的扩频调制和扩频信号的接收解调，图像处理模块完成图像的压缩，导航处理模块将接收到的导航信号进行解算得到数字导航信息；
当执行前向指令信息传输功能时，远端外部***向综合信息集成处理***发送的前向指令信息经过天线和射频模块接收，再通过接口模块将信息经互联模块送到主控模块，主控模块对数据进行解密处理后再经过互联模块将数据发送到基带信号处理模块和导航处理模块，基带信号处理模块和导航处理模块将进行相应处理后的信号再通过接口模块传输至本地外部***；
当执行返向信息传输功能时，本地外部***的数据经接口模块进入到综合信息集成处理***，接口模块接收到数据后，经互联模块送至基带信号处理模块和图像处理模块，基带信号处理模块和图像处理模块处理完后的数据再送到主控模块进行加密和组帧处理，最后经接口模块将返向数据通过射频模块和天线发送至远端外部***。
2.根据权利要求1所述的一种基于板级高速总线的综合信息集成处理***，其特征在于：所述互联模块上包括7个提供VPX接口的槽位，第一槽位至第六槽位的结构相同，均包括P0、P1和P2三部分，第七槽位仅包括P0，第一槽位用于连接接口模块，第二槽位用于连接主控模块，第三槽位至第五槽位依次连接基带信号处理模块、图像处理模块和导航处理模块，第六槽位为扩展槽位，第七槽位连接射频模块；P0为各模块提供电源，各槽位上的P1部分采用SRapidIO总线协议或I2C总线协议，各槽位上的P2部分采用以太网通信协议。
3.根据权利要求1所述的一种基于板级高速总线的综合信息集成处理***，其特征在于：所述接口模块包括RS422接口、LVDS接口、1553B接口、以太网口，图像信息通过LVDS接口传输。
4.根据权利要求1所述的一种基于板级高速总线的综合信息集成处理***，其特征在于：所述主控模块包括FPGA、CPU、FLASH、DDR3、电源单元、P0接口、P1接口和P2接口；
电源单元与P0接口连接，为FPGA、CPU、FLASH和DDR3供电，当主控模块处于前向指令信息传输状态时，指令信息从P2接口接收，经过FPGA进行数据帧头和帧长度判断，将数据从数据帧中提取，再将提取出的数据送到CPU进行解密处理，解密处理时取出存放在FLASH中的预存密钥，解密解算过程产生的数据通过DDR3进行缓存。解密完成后将数据通过SRapidIO总线送到P1接口；
当主控模块处于返向信息传输状态时，基带信号处理模块和图像处理模块处理完后的数据从P1接口接收，经过CPU进行加密处理，加密处理时取出存放在FLASH中的预存密钥，加密解算过程产生的数据通过DDR3进行缓存。加密完成后将数据送到FPGA，对数据进行组帧，再将形成数据帧的数据送到P2接口。
5.根据权利要求4所述的一种基于板级高速总线的综合信息集成处理***，其特征在于：所述CPU采用PowerPC实现。
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