CN102957417B - 输出驱动电路和晶体管输出电路 - Google Patents
输出驱动电路和晶体管输出电路 Download PDFInfo
- Publication number
- CN102957417B CN102957417B CN201210283414.0A CN201210283414A CN102957417B CN 102957417 B CN102957417 B CN 102957417B CN 201210283414 A CN201210283414 A CN 201210283414A CN 102957417 B CN102957417 B CN 102957417B
- Authority
- CN
- China
- Prior art keywords
- transistor
- output
- voltage
- channel
- gate voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000000295 complement effect Effects 0.000 claims description 3
- 101150110971 CIN7 gene Proteins 0.000 description 7
- 101150110298 INV1 gene Proteins 0.000 description 7
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 4
- 229910052736 halogen Inorganic materials 0.000 description 4
- 150000002367 halogens Chemical class 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
Abstract
本发明公开了输出驱动电路和晶体管输出电路。该输出驱动电路包括：产生基准电压的基准电压产生单元；电平移位单元，包括晶体管锁存器并使驱动电路的第一晶体管截止或驱动第一晶体管；驱动电路单元，包括被驱动以将功率施加到输出晶体管的栅极的第一晶体管，以及与第一晶体管互补地被驱动以降低输出晶体管的栅电压并驱动输出晶体管的第二晶体管；以及耐受电压保护单元，通过接收基准电压被驱动，并包括用于保护晶体管锁存器的晶体管和第一晶体管用于稳定操作的第一耐受电压保护单元，以及保护输出晶体管用于稳定操作的第二耐受电压保护单元。
Description
相关申请的交叉引用
本申请要求于2011年8月9日提交的题为“输出驱动电路和晶体管输出电路”的韩国专利申请序列号10-2011-0079171的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及输出驱动电路和晶体管输出电路，更具体地，涉及当小于源漏击穿电压并大于栅源击穿电压的高电压被施加到输出晶体管的栅极时能稳定地操作的输出驱动电路和晶体管输出电路。
背景技术
P沟道晶体管（例如P沟道LDMOS）的操作电压根据源漏击穿电压BVsd、源栅击穿电压BVsg以及栅漏击穿电压BVgd而确定。在这些击穿电压中，源栅击穿电压BVsg是最低的。源栅击穿电压BVsg根据栅氧化物的厚度而确定。这是因为，由于晶体管的阀值电压Vth、源漏电流Isd、导通电阻Ron等根据氧化物的厚度而确定，栅极氧化物可能未被形成为具有过大的厚度。如果电源电压低于源漏击穿电压BVsd并高于源栅击穿电压BVsg，则当该电源电压施加到源极端子并且低电压（接地等）连接至源极端子时，则没有此问题出现。然而，如果为了操作晶体管，电源电压和低电压（接地）被施加到栅极端子，则电源电压被施加到源栅电压Vsg，在这种情况下，由于该电源电压大于源栅击穿电压BVsg，所以晶体管器件可能击穿。
图5是常规输出驱动电路的示意性电路图。
参考图5，当开关SW1闭合以使输出晶体管T1导通时，如果电流I流过电源电压VDD、连接至输出晶体管T1的栅极的电阻R以及齐纳二极管Z1，则通过与源栅击穿电压BVsg相比降低输出晶体管T1的源栅电压，以及与阀值电压相比使用齐纳二极管Z1增加源栅电压，来驱动输出晶体管T1。另一方面，通过使开关SW1接通并使用连接至电源电压VDD和输出晶体管T1的栅极的电阻R使输出晶体管T1的栅极电压增加到多达电源电压VDD，使输出晶体管T1截止。
与图5中不一样，为了以相对高的频率操作输出晶体管T1，可以使用电流镜像代替电阻R使输出晶体管T1截止。
发明内容
参考图5，通常，由于输出晶体管T1的栅源电容器通过使用电阻器R被充电，并且通过电流源被放电，所以很难以相对高的频率操作输出晶体管T1。此外，因为为了维持输出晶体管T1的导通，电流I持续流过电阻器R和齐纳二极管Z1，所以所消耗的电流量较高。
与图5一样，为了以相对较高的频率操作输出晶体管T1，当电流镜像被用于使输出晶体管T1截止时，需要较高的电流镜像率（high currentmirror rate）以高速对输出晶体管T1的栅源电容进行充电，并需要高电流I以高速对输出晶体管T1的栅源电容进行放电。此外，在这种情况下，与图5中一样，由于为了维持输出晶体管T1的导通，高电流I持续流过齐纳二极管Z1，所以所消耗的电流量较高。
为了克服这个问题，本发明的目的是提供一种输出驱动电路和晶体管输出电路，它们可包括电平移位单元，并且当施加到输出晶体管的栅电压小于源漏击穿电压并大于栅源击穿电压的高电压时可稳定地操作。
本发明的另一个目的是提供一种输出驱动电路和晶体管输出电路，它们可包括以高的频率稳定地操作输出晶体管并以低的电流消耗量稳定地操作输出晶体管的电平移位单元。
根据本发明的示例性实施方式，提供了一种输出驱动电路，包括：基准电压产生单元，用于产生相对于高压电源具有预定电压差的基准电压；电平移位单元，包括晶体管锁存器，并根据输入端子的输入，通过将高压电源施加至驱动电路的第一晶体管使该晶体管截止，或根据输入端子的输入通过降低第一晶体管的栅电压来驱动第一晶体管；驱动电路单元，包括根据电平移位单元控制将高压电源施加到输出晶体管的栅极被驱动的第一晶体管，以及与第一晶体管互补地被驱动以降低输出晶体管的栅电压并驱动输出晶体管的第二晶体管；以及耐受电压保护单元，通过接收来自基准电压产生单元产生的基准电压被驱动，并包括保护晶体管锁存器的晶体管和第一晶体管用于它们的稳定操作的第一耐受电压保护单元，以及保护输出晶体管用于稳定操作的第二耐受电压保护单元。
电平移位单元可包括：使输入端子的输入反相的第一反相器；晶体管锁存器，包括均为P沟道晶体管的各自具有连接至高压电源的源电极的第三晶体管和第四晶体管；第四晶体管的栅极连接至第三晶体管的漏电极并且第三晶体管的栅极连接至第四晶体管的漏极和第一晶体管的栅极；N沟道的第五晶体管，根据输入端子的输入被驱动并降低第四晶体管的栅电压；以及N沟道的第六晶体管，根据对应于第一反相器的反相输出被驱动并通过降低第一晶体管的栅电压来驱动第一晶体管。
驱动电路单元可包括：第二反相器，用于接收第一反相器的输出并使第一反相器的输出反相；P沟道的第一晶体管，根据驱动第六晶体管通过降低栅电压被驱动，并将连接至源电极的高压电源施加到输出晶体管的栅极使输出晶体管截止。以及N沟道的第二晶体管，通过接收第二反相器的输出与第一晶体管互补地被驱动，并将输出晶体管的栅电压下拉到低压电源以降低输出晶体管的栅电压。
第一耐受电压保护单元可包括：P沟道的第七晶体管，通过接收基准电压被驱动，并将连接至源电极的第四晶体管的栅电压下拉到连接至漏电极的第五晶体管，以降低第四晶体管的栅电压。以及P沟道的第八晶体管，通过接收基准电压被驱动，并将连接至源电极的第一晶体管和第三晶体管的栅电压下拉到连接至漏电极的第六晶体管，以降低第一晶体管和第三晶体管的栅电压。另外，第二耐受电压保护单元可包括：P沟道的第九晶体管，通过接收基准电压被驱动，并可将连接至源电极的输出晶体管的栅电压下拉到连接至漏电极的第二晶体管，以降低输出晶体管的栅电压。
基准电压产生单元可包括连接至高压电源的齐纳二极管。
基准电压产生单元可包括串联连接至高压电源的多个P沟道MOSFET。
基准电压产生单元可包括串联连接至高压电源的多个N沟道MOSFET。
输出晶体管可以为通过驱动电路单元的第二晶体管的驱动而被驱动以输出高压功率的P沟道MOSFET或P沟道LDMOS晶体管。
根据本发明的另一示例性实施方式，提供了一种晶体管输出电路，包括：P沟道输出晶体管，具有连接至高压电源的源电极并且经由漏电极输出高压功率；N沟道输出晶体管，与P沟道输出晶体管互补地操作,并将来自连接至P沟道输出晶体管的漏电极的漏电极的功率下拉到连接至源电极的低压电源；以及如上述的输出驱动电路，用于根据互补开关操作来驱动P沟道和N沟道输出晶体管中的每一个。
P沟道输出晶体管可通过第二晶体管的驱动被驱动，而N沟道输出晶体管可根据与用于驱动第二晶体管的输入端子的输入互补的输入被驱动。
附图说明
图1是根据本发明实施方式的输出驱动电路的示意性框图；
图2A至图2C是根据本发明实施方式的包括输出驱动电路的晶体管输出电路的电路图；
图3是示出了根据本发明实施方式的输出驱动电路的模拟结果的曲线图；
图4是示出了根据本发明另一个实施方式的输出驱动电路的模拟结果的曲线图；以及
图5是常规输出驱动电路的示意性电路图。
具体实施方式
将参考附图描述用于实现上面提到的目的的本发明的示例性实施方式。在描述本发明的示例性实施方式中，相同的参考标号被用以描述相同的部件，而将省略重叠或允许本发明的含义被限制性地解释的额外描述。
应理解，在本发明中，当元件简单地被称作“连接至”或“耦接到”另一个元件而不是“直接连接至”或“直接耦接到”另一元件时，它可以是“直接连接至”或“直接耦接到”另一元件或者连接至或耦接到另一个元件，同时在它们之间具有其它元件。
尽管本描述中使用了单数形式，但只要它与本发明的概念相反并由解释来看是不矛盾的，或明确用作不同的含义，则本发明可包括复数形式。
应理解，在本描述中使用的“包括”、“具有”、“包含”、“被配置为包括”等，不排除存在或增加一个或多个其它特性、部件、或它们的组合。
下文中，将参考附图关于本发明的示例性实施方式描述输出驱动电路。
图1是根据本发明实施方式的输出驱动电路的示意性框图。图2A至图2C是根据本发明实施方式的包括输出驱动电路10的晶体管输出电路的电路图。图3是示出了根据本发明实施方式的输出驱动电路的模拟结果的曲线图。图4是示出了根据本发明另一实施方式的输出驱动电路的模拟结果的曲线图。
将参考图1、图2A、图2B、和/或图2C描述输出驱动电路10。参考图1、图2A、图2B、和/或图2C，输出驱动电路10包括基准电压产生单元110、电平移位单元（level shift unit）130、驱动电路单元150、以及耐受电压保护单元170。
详细地，基准电压产生单元110产生相对于高压电源VDD具有预定电压差的基准电压VRF。根据本发明的实施方式，基准电压VRF是用于驱动电平移位单元130、驱动电路单元150、以及用于保护输出晶体管中的晶体管的耐受电压保护单元170并低于高压电源VDD的驱动电压。
作为示例，参考图2A、图2B和/或图2C，高压电源VDD和基准电压VRF之间的差小于包括在电平移位单元130的晶体管锁存器中的P沟道晶体管（例如，第三晶体管PM4 134、第四晶体管PM5 135）、驱动电路单元150的第一P沟道晶体管PM6 155、以及P沟道输出晶体管T1 30的源栅击穿电压BVsg，并且它们落入这些P沟道晶体管（例如，PMOS晶体管）的推荐源栅操作电压范围内。
参考图2A，根据本发明的实施方式，基准电压产生单元110包括连接至高压电源VDD的齐纳二极管Z1。高压电源VDD和基准电压VRF之间的电压通过齐纳二极管Z1 111而维持为常量。
参考图2B，根据本发明的另一实施方式，基准电压产生单元110包括串联连接至高压电源的多个P沟道MOSFET 112。参考图2C，根据本发明的另一实施方式，基准电压产生单元110包括串联连接至高压电源的多个N沟道MOSFET 113。在这种情况下，在图2B和图2C中，代替齐纳二极管Z1 111所使用的PMOS晶体管或NMOS晶体管的源极和栅极可连接至高压电源，并且二极管可连接在源电极和漏电极之间。
将参考图1、图2A、图2B、和/或图2C描述电平移位单元130。电平移位单元130包括晶体管锁存器130a。参考图2A、图2B、和/或图2C，电平移位单元130将第一P沟道晶体管PM6 155的接地基准的输入信号转换为高压电源VDD和基准电压VRF的基准的控制信号。根据电平移位单元130的输入端子的输入，电平移位单元130通过将高压电源VDD应用于驱动电路单元150的第一P沟道晶体管PM6 155可使第一P沟道晶体管PM6 155截止，或通过降低第一P沟道晶体管PM6 155的栅极电压，可使第一P沟道晶体管PM6 155导通。例如，电平移位单元130根据输入端子的任何一个输入，通过将高压电源VDD应用于驱动电路单元150的第一P沟道晶体管PM6 155，可使第一P沟道晶体管PM6 155截止，并且根据另一互补输入，通过降低第一P沟道晶体管PM6 155的栅极电压可使第一P沟道晶体管PM6 155导通。
将参考图2A、图2B和/或图2C更详细地描述电平移位单元130。根据本发明实施方式，电平移位单元130可包括第一反相器INV1 131、晶体管锁存器130a、第五晶体管NM1 132和第六晶体管NM2 133。在这种情况下，第一反相器INV1 131使其输入端子的输入反相。晶体管锁存器130a包括第三晶体管PM4 134和第四晶体管PM5 135。在这种情况下，第三晶体管PM4 134和第四晶体管PM5 135均为具有连接至高压电源VDD的源电极的P沟道晶体管。第四晶体管PM5 135的栅极连接至第三晶体管PM4 134的漏极，第三晶体管PM4134的栅极连接至第四晶体管PM5 135的漏极和第一P沟道晶体管PM6 155的栅极以构成锁存器结构。此外，第五晶体管NM1 132为N沟道晶体管，并根据其输入端子的输入来驱动。第四晶体管PM5 135的栅电压通过驱动第五晶体管NM1 132来降低。第六晶体管NM2 133为N沟道晶体管，并根据对应于第一反相器INV1 131的反相输出的输入来驱动。第一P沟道晶体管PM6 155的栅电压通过驱动第六晶体管NM2 133来降低。另外，作为P沟道晶体管的第三晶体管PM4134的栅电压通过驱动第六晶体管NM2 133来降低，以驱动第三晶体管PM4 134。
将参考图1、图2A、图2B和/或图2C更详细地描述驱动电路单元150。驱动电路单元150包括第一P沟道晶体管PM6 155和第二晶体管NM3153。第二晶体管NM3 153与第一P沟道晶体管PM6 155互补地被驱动。通过与第一P沟道晶体管PM6 155互补地驱动第二晶体管NM3 153降低输出晶体管的栅电压，来驱动输出晶体管。在这种情况下，作为示例，输出晶体管可以为P沟道输出晶体管T1 30。此外，作为详细的示例，输出晶体管可以为P沟道MOSFET或P沟道横向双扩散金属氧化物半导体（LDMOS）晶体管。在这种情况下，P沟道输出晶体管T1 30由驱动电路单元150的第二晶体管NM3 153的驱动来驱动以输出高压功率。
将参考图2A、图2B和/或图2C更详细地描述驱动电路单元150。
根据本发明的另一实施方式，驱动电路单元150包括第二反相器INV2 151、第一P沟道晶体管PM6 155以及第二晶体管NM3 153。在这种情况下，第二反相器INV2 151接收电平移位单元130的第一反相器INV1 131的输出并使电平移位单元130的第一反相器INV1 131的输出反相。此外，第一P沟道晶体管PM6 155为P沟道晶体管，并通过驱动电平移位单元130的第六晶体管NM2 133以降低第一P沟道晶体管PM6 155的栅电压来驱动。通过驱动第一P沟道晶体管PM6 155，第一P沟道晶体管PM6 155将连接至源电极的高压电源施加至输出晶体管的栅极，以使输出晶体管截止。第一P沟道晶体管PM6 155根据电平移位单元130控制将高压电源施加至输出晶体管的栅极来驱动。也就是，第一P沟道晶体管PM6 155接收电平移位单元130的输出，并连接至P沟道输出晶体管T1 30的栅极以使P沟道输出晶体管T1 30截止。第二晶体管NM3 153为N沟道晶体管并且其接收第二反相器INV2 151的输出，使得与第一P沟道晶体管PM6 155互补地被驱动。在这种情况下，通过驱动第二晶体管NM3153，第二晶体管NM3 153将输出晶体管的栅电压下拉到低压电源，以降低栅电压。也就是说，作为N沟道晶体管的第二晶体管NM3 153提供用于使P沟道输出晶体管T1 30的源栅电容放电至低电压功率VSS的路径，并使P沟道输出晶体管T1 30导通。
将参考图1、图2A、图2B和/或图2C更详细地描述耐受电压保护单元170。耐受电压保护单元170包括第一耐受电压保护单元171和第二耐受电压保护单元173。第一耐受电压保护单元171通过接收从基准电压产生单元110所产生的基准电压来驱动。在这种情况下，第一耐受电压保护单元171保护晶体管锁存器130a的晶体管和第一P沟道晶体管PM6 155用于其稳定的操作。作为示例，第一耐受电压保护单元171包括P沟道晶体管，例如，用于保护连接至高压电源VDD的PMOS晶体管的源栅击穿电压BVsg的PMOS晶体管，例如，第三晶体管PM4 134和第四晶体管PM5 135、以及第一P沟道晶体管PM6 155，并且其连接在电平移位单元130的晶体管锁存器130a的P沟道晶体管与均为N沟道晶体管的第五晶体管NM1 132和第六晶体管NM2 133之间。第二耐受电压保护单元173连接在P沟道输出晶体管T1 30的栅极与作为N沟道晶体管的第二晶体管NM3 153（例如，用于导通输出晶体管T1 30的NMOS晶体管）的漏电极之间，以保护输出晶体管T1 30的源栅击穿电压BVsg。
详细地，参考图2A、图2B和/或图2C，根据本发明的实施方式，第一耐受电压保护单元171包括第七晶体管PM1 171a和第八晶体管PM2171b。在这种情况下，第七晶体管PM1 171a为P沟道晶体管。第七晶体管PM1 171a通过接收基准电压来驱动，以将电流下拉到连接至漏电极的第五晶体管NM1 132，使得降低连接至源电极的第四晶体管PM5 135的栅电压。此外，第八晶体管PM2 171b为P沟道晶体管。第八晶体管PM2171b通过接收基准电压来驱动，以将电流下拉到连接至漏电极的第六晶体管NM2 133，使得降低连接至源电极的第一晶体管和第三晶体管的栅电压。
将描述第二耐受电压保护单元173。第二耐受电压保护单元173保护第一P沟道晶体管PM6 155和输出晶体管稳定地操作。
详细地，参考图2A、图2B、和/或图2C，根据本发明实施方式，第二耐受电压保护单元173包括第九P沟道晶体管173。第九P沟道晶体管173通过接收基准电压来驱动。此外，第九P沟道晶体管173将电流下拉到连接至漏电极的第二晶体管NM3 153，使得降低连接至源电极的输出晶体管的栅电压。
将参考图2A、图2B、和/或图2C更详细地描述根据本发明实施方式的电路操作。
首先，输入端子的输入信号IN具有满足“低=0V，高=5V”的信号值。在IN=0V时，第五晶体管NM1 132被截止并且第一反相器INV1131的输出值为5V，以使第六晶体管NM2 133导通。在第六晶体管NM2133被导通时，第三晶体管PM4 134的栅电压被降低使得第三晶体管PM4134被导通，并且第四晶体管PM5 135的栅电压增加使得第四晶体管PM5135被截止。此外，在第六晶体管NM2 133被导通时，驱动电路单元150的第一P沟道晶体管PM6 155的栅电压降低使得第一P沟道晶体管PM6155被导通。在这种情况下，第一P沟道晶体管PM6 155将输出晶体管T130的栅电压增加到高达高压电源VDD，以使输出晶体管T1 30截止。
另一方面，在输入端子的输入信号IN满足IN=5V时，由于第五晶体管NM1 132被导通，并且第一反相器INV1 131的输出为0V，所以第六晶体管NM2 133被截止。在第五晶体管NM1 132被导通时，第四晶体管PM5 135的栅电压被降低使得第四晶体管PM5 135被导通，而第三晶体管PM4 134的栅电压和驱动电路单元150的第一P沟道晶体管PM6 155的栅电压增加到高达高压电源VDD，使得第三晶体管PM4 134和第一P沟道晶体管PM6 155被截止。在这种情况下，由于第一反相器INV1 131的输出为0V，驱动电路单元150的第二反相器INV2 151的输出为5V，所以驱动电路单元150的第二晶体管NM3 153被导通。在第二晶体管NM3153被导通时，P沟道输出晶体管T1 30的栅电压降低使得P沟道输出晶体管T1 30被导通，以将高压电源VDD的电源传送至输出端子OUT。在这种情况下，在图2A、图2B和/或图2C中，N沟道输出晶体管T2 40经由多电平反相器，关于输入信号对P沟道输出晶体管T1 30实施相反操作。也就是，当P沟道输出晶体管T1 30被截止时，N沟道输出晶体管T2 40被导通。当P沟道输出晶体管T1 30被导通时，N沟输出晶体管T2 40被截止。
在这种情况下，包括在耐受电压保护单元170中的第七晶体管至第九晶体管PM1 171a、PM2 171b和PM3 173可保护连接至高压电源VDD的晶体管锁存器130a的第三晶体管PM4 134和第四晶体管PM5 135、驱动电路单元150的第一P沟道晶体管PM6 155、以及在稳定的源栅电压范围内稳定操作的P沟道输出晶体管T1 30。在这种情况下，晶体管锁存器130a的第三晶体管PM4 134和第四晶体管PM5 135、驱动电路单元150的第一P沟道晶体管PM6 155、以及P沟道输出晶体管T1 30可各自具有如下最大的源栅电压。
Vsg,pm4=VDD-VRF-Vth,pm2
Vsg,pm5=VDD-VRF-Vth,pm1
Vsg,pm6=VDD-VRF-Vth,pm2
Vsg,T1=VDD-VRF-Vth,pm3
Vsg,pm4为第三晶体管PM4 134的源栅电压，Vsg,pm5为第四晶体管PM5 135的源栅电压，Vsg,pm6为第一P沟道晶体管PM6 155的源栅电压，Vsg,T1为P沟道输出晶体管T1 30的源栅电压，VDD为高压电源的电压，VRF为基准电压，Vth,pm2为第八晶体管PM2 171b的阈值电压，Vth,pm1为第七晶体管PM1 171a的阈值电压，Vth,pm2为第八晶体管PM2 171b的阈值电压，以及Vth,pm3为第九P沟道晶体管PM3 173的阈值电压。
这些最大的源栅电压的每一个均比“VDD–VRF”小Vth。“VDD–VRF”被设置为小于第三晶体管PM4 134和第四晶体管PM5 135、第一P沟道晶体管PM6 155、以及P沟道输出晶体管T1 30（它们为PMOS晶体管）的源栅击穿电压BVsg，并被设置为落入推荐的工作源栅电压范围之内。因此，第三晶体管PM4 134和第四晶体管PM5 135、第一P沟道晶体管PM6 155、以及P沟道输出晶体管T1 30（它们为PMOS晶体管）执行开关操作时，可获得稳定的操作而不至于发生源极和栅极之间的应力。
在这种情况下，在第一P沟道晶体管PM6 155和驱动电路单元150的第二晶体管NM3 153操作时，由于P沟道输出晶体管T1 30通过大的饱和电流而被导通/截止，第一P沟道晶体管PM6 155和驱动电路单元150的第二晶体管NM3 153可以容易地以高频率进行操作。在P沟道输出晶体管T1 30执行开关操作时，如果P沟道输出晶体管T1 30维持在导通或截止状态，除用于P沟道输出晶体管T1 30的栅源电容的充电和放电的电流以外所消耗的电流量没有流动，从而容易执行低功耗设计。
将参考图3描述根据本发明实施方式的模拟结果。
图3示出了根据本发明实施方式的图2的电路的模拟结果的波形。
在一电路上执行模拟，该电路被施加高压电源VDD=20V并被配置为使得PMOS晶体管（也就是，第三晶体管PM4 134和第四晶体管PM5135、以及第一P沟道晶体管PM6 155）的推荐操作电压满足源栅电压Vsg≤12V、以及源漏电压Vsd≤8V、并且P沟道LDMOS（也就是，P沟道输出晶体管T1 30）的推荐操作电压满足源栅电压Vsg≤5V，以及源漏电压Vsd≤50V。
波形/VDD表示高压电源波形，波形/VRF1表示基准电压波形，波形/IN为输入信号，波形/vg4_vg6为第三晶体管PM4 134的栅电压以及第一P沟道晶体管PM6的栅电压155的波形，并且波形/vg5表示第四晶体管PM5 135的栅电压的波形，波形/vg_T1表示P沟道输出晶体管T1 30的栅电压。
参考图3，可确认，连接至高压电源VDD的第三晶体管PM4 134和第四晶体管PM5 135、第一P沟道晶体管PM6 155、以及P沟道输出晶体管T1 30的推荐操作源栅电压小于高压电源VDD=20V。
另外，在基准电压VRF=14.17V时，高压电源VDD和基准电压VRF之间的差为“VDD–VRF”=5.83V。第三晶体管PM4 134和第四晶体管PM5 135、第一P沟道晶体管PM6 155、以及P沟道输出晶体管T1 30的模拟结果可具有如下最大源栅电压。
Vsg,pm4=vg4_vg6=5.38V
Vsg,pm5=vg5=5.64V
Vsg,pm6=vg4_vg6=5.38V
Vsg,T1=vg_T1=4.91V
可确认，由于最大源栅电压满足每个PMOS晶体管的推荐操作电压的范围，所以PMOS晶体管可稳定地操作而无任何电压应力。
将参考图4描述根据本发明另一实施方式的模拟结果。图4示出了使用代替图3中所使用的器件的其它装置作为图2的电路的第三晶体管PM4134和第四晶体管PM5 135、第一P沟道晶体管PM6 155、以及P沟道输出晶体管T1 30所获得的示例。在被配置为使得PMOS晶体管（也就是，第三晶体管PM4 134和第四晶体管PM5 135、第一P沟道晶体管PM6 155、以及P沟道输出晶体管T1 30）的推荐操作电压满足源栅电压Vsg≤12V，并且源漏电压Vsd≤50V的电路上执行该模拟。
在这种情况下，在基准电压VRF=8.676V时，高压电源VDD和基准电压VRF之间的差为“VDD–VRF”=11.32V。第三晶体管PM4 134和第四晶体管PM5 135、第一P沟道晶体管PM6 155、以及P沟道输出晶体管T1 30的模拟结果可具有如下最大源栅电压。
Vsg,pm4=vg4_vg6=10.75V
Vsg,pm5=vg5=10.79V
Vsg,pm6=vg4_vg6=10.75V
Vsg,T1=vg_T1=10.31V
可确认，由于最大源栅电压满足每个PMOS晶体管的推荐操作电压的范围，所以PMOS晶体管可稳定地操作而无任何电压应力。
当施加高压电VDD=20V时，获得图3和图4的模拟结果。然而，尽管由于P沟道输出晶体管T130的源漏电压Vsd以及源漏击穿电压BVsd的推荐操作电压而施加了高电压，但晶体管可操作。
将参考图表描述根据本发明另一实施方式的晶体管输出电路。
图2A、图2B和/或图2C是根据本发明实施方式的晶体管输出电路的电路图。
根据本实施方式的晶体管输出电路包括P沟道输出晶体管T1 30、N沟输出晶体管T2 40、以及输出驱动电路10。在这种情况下，输出驱动电路10对应于根据上述实施方式的输出驱动电路10。因此，根据本实施方式的输出驱动电路10指的是输出驱动电路10的上述细节，因此，在这里将不重复其中的详细信息。
参考图2A、图2B和/或图2C，P沟道输出晶体管T1 30具有连接至高压电源VDD的源电极并根据P沟道输出晶体管T1 30的驱动经由漏电极而输出高压功率VDD。在这种情况下，根据上述实施方式的输出驱动电路10驱动P沟道输出晶体管T1 30。
N沟道输出晶体管T2 40与P沟道输出晶体管T1 30互补地操作。N沟道输出晶体管T2 40根据N沟道输出晶体管T2 40的驱动将来自其漏电极（其连接至P沟道输出晶体管T1 30的漏电极）的功率输出施加至连接至源电极的低电压电源端子。在这种情况下，N沟道输出晶体管T2 40与驱动P沟道输出晶体管T1 30的根据上述实施方式的输出驱动电路10互补地被驱动。
根据本发明的实施方式，P沟道输出晶体管T1 30通过输出驱动电路10的驱动电路单元150的第二晶体管NM3 153的驱动来驱动，而N沟道输出晶体管T2 40根据与用于驱动第二晶体管NM3 153的输入端子的输入互补的输入来驱动。
根据本发明的实施方式，输出驱动电路和晶体管输出电路可包括电平移位单元，并当小于源漏击穿电压大于栅源击穿电压的高电压被施加到输出晶体管的栅极时可稳定地操作。
另外，根据本发明的实施方式，输出驱动电路和晶体管输出电路可包括用于以高频率稳定地操作输出晶体管和用于以低消耗的电流量稳定地操作输出晶体管的电平移位单元。
显然，根据本发明示例性实施方式直接陈述的各种效果可由本领域的熟练技术人员从根据本发明示例性实施方式的各种构造中获得。
为了帮助获得本发明的本领域技术人员的理解，已说明性地提供了附图和上面提到的示例性实施方式。另外，根据上述的详细解释，本领域的熟练技术人员可以显而易见地实施根据上述构造的各种组合的示例性实施方式。因此，在没有背离本发明的本质特征的情况下，可以改进的形式实施本发明的各种示例性实施方式。此外，本发明的范围应当根据权利要求来进行解释，并包括本领域技术人员做出的各种修改、改变和等同物。
Claims (16)
1.一种输出驱动电路，包括：
基准电压产生单元，用于产生相对于高压电源具有预定电压差的基准电压；
电平移位单元，包括晶体管锁存器，并根据输入端子的输入通过将所述高压电源应用于驱动电路的第一晶体管使所述第一晶体管截止，或根据输入端子的输入通过降低所述第一晶体管的栅电压来驱动所述第一晶体管；
驱动电路单元，包括根据所述电平移位单元对将所述高压电源施加至输出晶体管的栅极的控制而被驱动的所述第一晶体管，和与所述第一晶体管互补地被驱动以降低所述输出晶体管的栅电压并驱动所述输出晶体管的第二晶体管；以及
耐受电压保护单元，通过接收从所述基准电压产生单元产生的所述基准电压来驱动，并包括保护所述晶体管锁存器的晶体管和所述第一晶体管使其稳定操作的第一耐受电压保护单元以及保护所述输出晶体管使其稳定操作的第二耐受电压保护单元。
2.根据权利要求1所述的输出驱动电路，其中，所述电平移位单元包括：
第一反相器，用于使输入端子的所述输入反相；
所述晶体管锁存器，包括均为P沟道晶体管且各自具有连接至所述高压电源的源电极的第三晶体管和第四晶体管，所述第四晶体管的栅极连接至所述第三晶体管的漏极并且所述第三晶体管的栅极连接至所述第四晶体管的漏极和所述第一晶体管的栅极；
N沟道的第五晶体管，根据所述输入端子的所述输入被驱动，并降低所述第四晶体管的栅电压；以及
N沟道的第六晶体管，根据与所述第一反相器的反相输出对应的输入被驱动，并通过降低所述第一晶体管的所述栅电压来驱动所述第一晶体管。
3.根据权利要求2所述的输出驱动电路，其中，所述驱动电路单元包括：
第二反相器，用于接收所述第一反相器的输出并使所述第一反相器的所述输出反相；
所述第一晶体管，通过根据所述第六晶体管的驱动来降低栅电压而被驱动，并通过将连接至源电极的所述高压电源施加到所述输出晶体管的所述栅极使所述输出晶体管截止；以及
所述第二晶体管，通过接收所述第二反相器的输出而与所述第一晶体管互补地被驱动，并将所述输出晶体管的所述栅电压下拉到低压电源以降低所述输出晶体管的所述栅电压，
其中，所述第一晶体管是P沟道晶体管，并且所述第二晶体管是N沟道输出晶体管。
4.根据权利要求2所述的输出驱动电路，其中，所述第一耐受电压保护单元包括：
P沟道的第七晶体管，通过接收所述基准电压而被驱动，并将连接至源电极的所述第四晶体管的栅电压下拉到连接至漏电极的所述第五晶体管以降低所述第四晶体管的所述栅电压；以及
P沟道的第八晶体管，通过接收所述基准电压而被驱动，并将连接至源电极的所述第一晶体管和所述第三晶体管的栅电压下拉到连接至漏电极的所述第六晶体管以降低所述第一晶体管和所述第三晶体管的所述栅电压，以及
其中，所述第二耐受电压保护单元包括P沟道的第九晶体管，所述第九晶体管通过接收所述基准电压而被驱动，并将连接至源电极的所述输出晶体管的所述栅电压下拉到连接至漏电极的所述第二晶体管以降低所述输出晶体管的所述栅电压。
5.根据权利要求1所述的输出驱动电路，其中，所述基准电压产生单元包括连接至所述高压电源的齐纳二极管。
6.根据权利要求1所述的输出驱动电路，其中，所述基准电压产生单元包括串联连接至所述高压电源的多个P沟道MOSFET。
7.根据权利要求1所述的输出驱动电路，其中，所述基准电压产生单元包括串联连接至所述高压电源的多个N沟道MOSFET。
8.根据权利要求1所述的输出驱动电路，其中，所述输出晶体管为通过所述驱动电路单元的所述第二晶体管的驱动被驱动以输出高压功率的P沟道MOSFET或P沟道LDMOS晶体管。
9.根据权利要求2所述的输出驱动电路，其中，所述输出晶体管为通过所述驱动电路单元的所述第二晶体管的驱动被驱动以输出高压功率的P沟道MOSFET或P沟道LDMOS晶体管。
10.根据权利要求3所述的输出驱动电路，其中，所述输出晶体管为通过所述驱动电路单元的所述第二晶体管的驱动被驱动以输出高压功率的P沟道MOSFET或P沟道LDMOS晶体管。
11.根据权利要求4所述的输出驱动电路，其中，所述输出晶体管为通过所述驱动电路单元的所述第二晶体管的驱动被驱动以输出高压功率的P沟道MOSFET或P沟道LDMOS晶体管。
12.一种晶体管输出电路，包括：
根据权利要求1所述的输出晶体管，具有连接至高压电源的源电极并且经由漏电极输出高压功率；
N沟道输出晶体管，与所述输出晶体管互补地操作并将来自连接至所述输出晶体管的所述漏电极的漏电极的功率下拉到连接至源电极的低压电源；以及
根据权利要求1所述的输出驱动电路，用于根据互补开关操作驱动所述输出晶体管和所述N沟道输出晶体管中的每一个，
其中，所述输出晶体管是P沟道输出晶体管。
13.根据权利要求12所述的晶体管输出电路，其中，所述输出驱动电路的所述电平移位单元包括：
第一反相器，用于使所述输入端子的输入反相；
晶体管锁存器，包括均为P沟道晶体管且各自具有连接至所述高压电源的源电极的第三晶体管和第四晶体管；所述第四晶体管的栅极连接至所述第三晶体管的漏极并且所述第三晶体管的栅极连接至所述第四晶体管的漏极和所述第一晶体管的栅极；
N沟道的第五晶体管，根据所述输入端子的所述输入被驱动，并降低所述第四晶体管的栅电压；以及
N沟道的第六晶体管，根据与所述第一反相器的反相输出对应的输入被驱动，并通过降低所述第一晶体管的所述栅电压来驱动所述第一晶体管。
14.根据权利要求13所述的晶体管输出电路，其中，所述输出驱动电路的驱动电路单元包括：
第二反相器，用于接收所述第一反相器的输出并使所述第一反相器的所述输出反相；
P沟道的第一晶体管，通过根据所述第六晶体管的驱动来降低栅电压而被驱动，并通过将连接至源电极的所述高压电源施加到所述输出晶体管的栅极使所述输出晶体管截止；以及
N沟道的第二晶体管，通过接收所述第二反相器的输出而与所述第一晶体管互补地被驱动，并将所述输出晶体管的所述栅电压下拉到低压电源以降低所述输出晶体管的所述栅电压。
15.根据权利要求13所述的晶体管输出电路，其中，所述输出驱动电路的所述第一耐受电压保护单元包括：
P沟道的第七晶体管，通过接收所述基准电压而被驱动，并将连接至源电极的所述第四晶体管的栅电压下拉到连接至漏电极的所述第五晶体管以降低所述第四晶体管的所述栅电压；以及
P沟道的第八晶体管，通过接收所述基准电压而被驱动，并将连接至源电极的所述第一晶体管和所述第三晶体管的栅电压下拉到连接至漏电极的所述第六晶体管以降低所述第一晶体管和所述第三晶体管的所述栅电压，以及
其中，所述第二耐受电压保护单元包括P沟道的第九晶体管，所述第九晶体管通过接收所述基准电压而被驱动，并将连接至源电极的所述输出晶体管的所述栅电压下拉到连接至漏电极的所述第二晶体管以降低所述输出晶体管的所述栅电压。
16.根据权利要求12所述的晶体管输出电路，其中，所述P沟道输出晶体管通过所述第二晶体管的驱动被驱动，而所述N沟道输出晶体管根据与用于驱动所述第二晶体管的所述输入端子的输入互补的输入被驱动。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110079171A KR101343186B1 (ko) | 2011-08-09 | 2011-08-09 | 출력 구동회로 및 트랜지스터 출력회로 |
| KR10-2011-0079171 | 2011-08-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102957417A CN102957417A (zh) | 2013-03-06 |
| CN102957417B true CN102957417B (zh) | 2015-05-27 |
Family
ID=47677164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210283414.0A Expired - Fee Related CN102957417B (zh) | 2011-08-09 | 2012-08-09 | 输出驱动电路和晶体管输出电路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8823425B2 (zh) |
| KR (1) | KR101343186B1 (zh) |
| CN (1) | CN102957417B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6398411B2 (ja) * | 2014-07-17 | 2018-10-03 | 富士電機株式会社 | 半導体装置および電力変換装置 |
| CN104123963B (zh) * | 2014-07-21 | 2018-03-30 | 中国人民解放军国防科学技术大学 | 一种用低压晶体管实现的电平转换器 |
| TWI611185B (zh) * | 2015-12-19 | 2018-01-11 | National Taipei University Of Technology | 檢測裝置 |
| JP6943650B2 (ja) * | 2017-07-07 | 2021-10-06 | ローム株式会社 | ハイサイドトランジスタの駆動回路、それを用いたｄｃ／ｄｃコンバータの制御回路、ｄｃ／ｄｃコンバータ |
| CN109327218B (zh) * | 2017-07-31 | 2020-12-25 | 深圳市中兴微电子技术有限公司 | 一种电平移位电路和集成电路芯片 |
| US10505521B2 (en) * | 2018-01-10 | 2019-12-10 | Ememory Technology Inc. | High voltage driver capable of preventing high voltage stress on transistors |
| CN108616269B (zh) * | 2018-07-27 | 2023-12-29 | 无锡安趋电子有限公司 | 一种低工作电压的下行电平移位电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000353947A (ja) * | 1999-06-10 | 2000-12-19 | Matsushita Electric Ind Co Ltd | レベル変換装置 |
| US20020047740A1 (en) * | 2000-10-24 | 2002-04-25 | Fujitsu Limited | Level shift circuit and semiconductor device |
| CN101179268A (zh) * | 2006-11-09 | 2008-05-14 | 株式会社东芝 | 电平变换电路 |
| CN101346865A (zh) * | 2006-06-06 | 2009-01-14 | 株式会社理光 | 过电压保护电路、保护电路免于过电压的方法以及具有该过电压保护电路的半导体设备 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302610B1 (ko) | 1999-05-21 | 2001-09-26 | 김영환 | 고전압 구동 회로 |
| JP3999460B2 (ja) | 2000-12-22 | 2007-10-31 | 富士通株式会社 | レベルシフト回路及び半導体装置 |
| JP4596839B2 (ja) | 2004-07-14 | 2010-12-15 | 三洋電機株式会社 | 電源回路 |
| US7145364B2 (en) * | 2005-02-25 | 2006-12-05 | Agere Systems Inc. | Self-bypassing voltage level translator circuit |
| JP4536108B2 (ja) * | 2007-12-12 | 2010-09-01 | Ｏｋｉセミコンダクタ株式会社 | 負荷駆動回路 |
| JP2011040982A (ja) | 2009-08-11 | 2011-02-24 | Renesas Electronics Corp | レベルシフト出力回路 |
| JP2012070333A (ja) * | 2010-09-27 | 2012-04-05 | Rohm Co Ltd | レベルシフト回路及びそれを用いたスイッチングレギュレータ |
-
2011
- 2011-08-09 KR KR1020110079171A patent/KR101343186B1/ko not_active IP Right Cessation
-
2012
- 2012-08-07 US US13/569,094 patent/US8823425B2/en not_active Expired - Fee Related
- 2012-08-09 CN CN201210283414.0A patent/CN102957417B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000353947A (ja) * | 1999-06-10 | 2000-12-19 | Matsushita Electric Ind Co Ltd | レベル変換装置 |
| US20020047740A1 (en) * | 2000-10-24 | 2002-04-25 | Fujitsu Limited | Level shift circuit and semiconductor device |
| CN101346865A (zh) * | 2006-06-06 | 2009-01-14 | 株式会社理光 | 过电压保护电路、保护电路免于过电压的方法以及具有该过电压保护电路的半导体设备 |
| CN101179268A (zh) * | 2006-11-09 | 2008-05-14 | 株式会社东芝 | 电平变换电路 |
Non-Patent Citations (1)
| Title |
|---|
| 新型的电平移位电路设计;范涛等;《电子科技大学学报》;20110131;第40卷(第1期);138—141 * |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130038356A1 (en) | 2013-02-14 |
| KR101343186B1 (ko) | 2013-12-19 |
| KR20130016956A (ko) | 2013-02-19 |
| CN102957417A (zh) | 2013-03-06 |
| US8823425B2 (en) | 2014-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102957417B (zh) | 输出驱动电路和晶体管输出电路 | |
| EP3484049B1 (en) | Radio frequency switching circuitry with reduced switching time | |
| CN102931974B (zh) | 输出驱动电路及晶体管输出电路 | |
| US9264022B2 (en) | Level shift circuit | |
| CN109004820B (zh) | 适用于GaN功率器件高速栅驱动的开关自举充电电路 | |
| KR101387266B1 (ko) | 레벨 쉬프트 디바이스 | |
| EP1961118B1 (en) | High voltage power switches using low voltage transistors | |
| JP5733627B2 (ja) | ゲートドライブ回路 | |
| US8710541B2 (en) | Bi-directional switch using series connected N-type MOS devices in parallel with series connected P-type MOS devices | |
| CN103141028A (zh) | 电平移动电路 | |
| CN103001616A (zh) | 半导体装置 | |
| CN103856205A (zh) | 电平转换电路、用于驱动高压器件的驱动电路以及相应的方法 | |
| CN115133629B (zh) | 充电控制电路、控制方法以及锂电池高边驱动电路 | |
| KR101732225B1 (ko) | 가속 요소를 포함하는 회로 | |
| JP2013198125A (ja) | 半導体装置 | |
| EP3373451B1 (en) | A body-control-device for a bi-directional transistor | |
| TWI465016B (zh) | 升壓控制電路及其控制方法 | |
| EP3522374B1 (en) | A switch circuit, corresponding device and method | |
| CN203193605U (zh) | 用于驱动高压器件的驱动电路 | |
| US8928368B2 (en) | Gate driving circuit | |
| CN109194100B (zh) | 一种栅极驱动电路 | |
| CN113433998B (zh) | 一种功率驱动器 | |
| US10659039B2 (en) | Semiconductor device | |
| CN111464159B (zh) | 一种射频开关控制电路和方法 | |
| JP2019057982A (ja) | 半導体素子の駆動回路及び半導体素子の駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150527 Termination date: 20160809 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |