CN109194100B - 一种栅极驱动电路 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路，包括：第一输入端口，所述第一输入端口接收第一控制信号，并控制第一输出端口处的电压，所述第一输出端口与第一晶体管的栅极相连，所述第一晶体管的漏极与电源相连；电压采样端口，所述电压采样端口与所述第一晶体管的源级及负载相连；以及第三晶体管、第四晶体管、第五晶体管及第六晶体管，其中第三晶体管和第四晶体管的漏极分别与所述电源相连，第三晶体管的源级与第一二极管的正极相连，第四晶体管的源级与第二二极管的正极相连，第一二极管的负极与电容的一端、第三二极管的正极相连，第二二极管的负极与第三二极管的负极、所述第一输出端口及第六晶体管的漏极相连，第五和第六晶体管的源极分别接地。

Description

一种栅极驱动电路
技术领域
本发明涉及集成电路技术领域，具体而言，本发明涉及一种新型的栅极驱动电路。
背景技术
在低压驱动应用中，通常使用MOSFET(金属氧化物半导体场效应晶体管)作为功率转换器件。可以使用专用的驱动电路对MOSFET进行驱动。由于MOSFET的栅极-源级之间存在寄生电容，因此MOSFET的开和关的过程是对电容进行充放电的过程。
MOSFET栅极驱动电路的基本要求包括能够向栅极施加明显高于阈值电压的电压，并且具有为寄生电容完全充电的驱动能力。
发明内容
本发明提出了一种新型的栅极驱动电路，通过提高N型功率管栅极与源极之间电压，使功率管良好导通的方法。
根据本发明的一个实施例，提供一种栅极驱动电路，包括：
第一输入端口，所述第一输入端口接收第一控制信号，并控制第一输出端口处的电压，所述第一输出端口与第一晶体管的栅极相连，所述第一晶体管的漏极与电源相连；
电压采样端口，所述电压采样端口与所述第一晶体管的源级及负载相连；以及
第三晶体管、第四晶体管、第五晶体管及第六晶体管，其中第三晶体管和第四晶体管的漏极分别与所述电源相连，第三晶体管的源级与第一二极管的正极相连，第四晶体管的源级与第二二极管的正极相连，第一二极管的负极与电容的一端、第三二极管的正极相连，第二二极管的负极与第三二极管的负极、所述第一输出端口及第六晶体管的漏极相连，第五和第六晶体管的源极分别接地。
在本发明的一个实施例中，该栅极驱动电路还包括第二输入端口，所述第二输入端口接收第二控制信号，并控制第二输出端口处的电压，所述第二输出端口与第二晶体管的栅极相连，所述第二晶体管的源极接地，漏极与所述负载、所述电压采样端口及所述第一晶体管的源级相连。
在本发明的一个实施例中，所述第三晶体管、第四晶体管及第六晶体管的栅极受到第三控制信号的控制，所述第三控制信号是第一控制信号的反相信号。
在本发明的一个实施例中，所述栅极驱动电路还包括第一电阻、第二电阻，所述电容的另一端与第一电阻的一端、第二电阻的一端相连，第一电阻的另一端与所述电压采样端口相连，第二电阻的另一端与第五晶体管的漏极相连。
在本发明的一个实施例中，所述第五晶体管受到第四控制信号的控制，所述第四控制信号是振荡高低电平变化信号。
在本发明的一个实施例中，所述第四控制信号周期性开启第五晶体管，所述第一输出端口与所述电压采样端口之间的电压为：
Vin-VM3-VD2F-Vs*(R2+VM5)/(R1+R2+VM5)-VD4F
其中Vin是电源电压，VM3是第三晶体管的导通压降，VD2F是第一二极管的正向导通压降，Vs是电压采样端口处的电压，R2是第二电阻的阻值，VM5是第五晶体管的导通压降，R1是第一电阻的阻值，VD4F是第三二极管的正向导通压降。
在本发明的一个实施例中，所述第一输出端口与所述电压采样端口之间的电压大于第一晶体管的阈值电压。
在本发明的一个实施例中，所述第一电阻、第二电阻的阻值均可调。
在本发明的一个实施例中，所述第四控制信号为方波信号，对C3电容保持充电。
在本发明的一个实施例中，所述第一晶体管是N型功率管。
在本发明的一个实施例中，所述第三晶体管和第四晶体管是第一类型晶体管，所述第五晶体管和第六晶体管是第二类型晶体管。
在本发明的一个实施例中，所述第三晶体管和第四晶体管是PMOS晶体管，所述第五晶体管和第六晶体管是NMOS晶体管；或，所述第三晶体管和第四晶体管是NMOS晶体管，所述第五晶体管和第六晶体管是PMOS晶体管。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出一种自举栅极驱动电路100的示意图。
图2A示出根据本发明的一个实施例的栅极驱动电路200的示意图。
图2B示出根据本发明的一个实施例的图2A所示控制芯片210内部电路的功能框图。
图2C示出根据本发明的一个实施例的栅极驱动电路的示意图。
图2D示出根据本发明的一个实施例的图2C所示控制芯片内部电路的功能框图。
图3示出根据本发明的一个实施例的功率管M1的驱动电路300的示意图。
图4A示出根据本发明的一个实施例的栅极驱动电路400的示意图。
图4B示出根据本发明的一个实施例的图4A所示控制芯片410内部电路的功能框图。
图4C示出根据本发明的一个实施例的栅极驱动电路的示意图。
图4D示出根据本发明的一个实施例的图4C所示控制芯片内部电路的功能框图。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
图1示出一种自举栅极驱动电路100的示意图。如图1所示，控制芯片110包括多个端口。Vin是外置电源，用于给负载120供电。负载120可以是电阻型，电感型，电容型，或者是几种的混合型。VCC是电源电压，与控制芯片110的端口141相连。GND是接地。电容C1是VCC与GND之间的滤波电容。二极管D1是充电二极管。电容C2是自举电容。控制芯片110的端口HIN是输入端口，控制输出端口HO的电压，进而控制功率管M1的导通。控制芯片110的端口LIN是输入端口，控制输出端口LO的电压，进而控制功率管M2的导通。功率管M1和功率管M2都是N型功率管，功率管M1的漏极接外置电源Vin，功率管M2的源极接GND。功率管M1的源极和功率管M2的漏极与负载120、自举电容C2下极板及Vs相连。Vs是电压采样端口，用于将功率管M1的源极电压引入控制芯片。自举电容C2上极板连接至充电二极管D1的负极和VB端，VB是驱动电源端口。
自举栅极驱动电路100的电路工作原理如下：输入端口HIN和LIN分别控制功率管M1和功率管M2的导通和关断。这里“H”电平是指高电压，“L”电平是指低电压。输入端口HIN为“H”电平，功率管M1导通；输入端口HIN为“L”电平，功率管M1关断；输入端口LIN为“H”电平，功率管M2导通，输入端口LIN为“L”电平，功率管M2关断。电路中严禁出现输入端口HIN和LIN同时为“H”电平的情况出现，允许输入端口HIN和LIN同时为“L”电平。正常工作情况下，输入端口HIN为“H”电平，输入端口LIN为“L”电平，或者输入端口HIN为“L”电平，输入端口LIN为“H”电平，功率管M1和功率管M2交替导通和关断。
因为功率管M2的源极是GND，因此功率管M2不需要自举栅极驱动技术。输出端口LO的电压等于VCC电压，功率管M2就导通；输出端口LO的电压等于GND电压，功率管M2就关闭。
自举栅极驱动技术针对于功率管M1。功率管M1的源极电压是变化的电压，最高电压可以达到Vin电压。当***控制功率管M1导通时，为了实现功率管M1良好导通，减小功率管M1的导通内阻，需要功率管M1工作在线性区。功率管M1工作在线性区的条件是功率管M1栅源两端的压降远远大于功率管M1的阈值电压，即VHO-Vs>>VTH(M1)，VHO其中是HO端口电压，Vs是Vs端口电压，VTH(M1)是功率管M1的阈值电压。因此需要自举栅极驱动技术解决功率管M1工作在线性区的问题。
自举栅极驱动原理：首先，需要给自举电容C2充电。只有Vs电压是GND电压时才能够给C2充电，有两种情况Vs电压是GND电压。一种情况是***在Vcc上电过程中，Vs连接负载，功率管M1和功率管M2都关断，Vs电压是GND电压。另一种情况功率管M2导通，Vs电压也是GND电压。在Vs电压是GND电压时通过D1二极管，Vcc给自举电容C2充电。自举电容C2两端的电压为Vcc-VD1F，其中VD1F是D1二极管正向导通压降，即VB与Vs之间的压降为Vcc-VD1F。当HIN为“L”电平时，VHO＝Vs，功率管M1关断；当HIN为“H”电平时，VHO＝VB，功率管M1栅源两端的压降为VHO-VS＝Vcc-VD1F。***参数设计Vcc-VD1F>>VTH(M1)，因此功率管M1工作在线性区，实现功率管M1良好导通。
图1所示的自举栅极驱动电路100需要额外的充电二极管D1和自举电容C2，***成本比较高。另外，功率管M1不能长时间处于导通状态，由上文所知只有Vs电压是GND电压时才能够给C2充电，当功率管M1导通时Vs电压为Vin电压，功率管M1栅源两端的电压来自于C2正负极板之间的电压。因为***存在漏电，如D1二极管存在反向漏电，C2两端的电压会下降。若功率管M1长时间处于导通状态，C2两端的电压会降为0，M1会被关断。因此采用自举栅极驱动***，不支持功率管M1长时间导通，需要不定时关闭功率管M1，导通功率管M2给C2进行充电。功率管M1栅源两端电压不可调节。由上文所知，功率管M1栅源两端电压为Vcc-VD1F，其中VD1F是常数值，选定Vcc那么功率管M1栅源两端电压就确定下来。若***选取的Vcc过大，超过功率管M1栅源两端的安全电压，会对功率管M1产生很大冲击，更严重会导致功率管M1失效。
为了解决自举栅极驱动存在的缺点，本发明提出一种新型栅极驱动电路，通过提高N型功率管栅极与源极之间电压，使功率管良好导通。
图2A示出根据本发明的一个实施例的栅极驱动电路200的示意图。如图2A所示，栅极驱动电路200减少了充电二极管D1和自举电容C2。电路结构更加简洁，可维护性更高，缩减了***成本。如图2A所示，控制芯片210包括多个端口。Vin是外置电源，用于给负载220供电。负载220可以是电阻型，电感型，电容型，或者是几种的混合型。控制芯片210的端口242与外置电源Vin相连。VCC是电源电压，与控制芯片210的端口241相连。GND是接地。电容C1是VCC与GND之间的滤波电容。控制芯片210的端口HIN是输入端口，控制输出端口HO的电压，进而控制功率管M1的导通。控制芯片210的端口LIN是输入端口，控制输出端口LO的电压，进而控制功率管M2的导通。功率管M1和功率管M2都是N型功率管，功率管M1的漏极接外置电源Vin，功率管M2的源极接GND。功率管M1的源极和功率管M2的漏极与负载220及Vs相连。Vs是电压采样端口，用于将功率管M1的源极电压引入控制芯片。
图2B示出根据本发明的一个实施例的图2A所示控制芯片210内部电路的功能框图。如图2B所示，GND是芯片工作的地电位。端口HIN和LIN接芯片内部输入控制电路211。电源电压VCC连接UVLO(欠压锁定，under voltage lock out)电路模块212，并且给HS(高端，high side)功率管驱动电路213和LS(低端，low side)功率管驱动电路214供电。UVLO电路模块212连接输入控制电路211，当VCC电位低于芯片设定阈值电压时芯片不工作，当VCC电位高于芯片设定阈值电压时芯片正常工作。OTP(过温保护，over temperature protect)电路215也连接输入控制电路，当芯片工作温度高于芯片设定阈值温度时芯片不工作，当芯片工作温度低于芯片设定阈值温度时芯片正常工作。HS功率管驱动电路213通过HO端口驱动高端功率管M1；LS功率管驱动电路214通过LO端口驱动低端功率管M2。Vs反馈输出电压给HS功率管驱动电路213。
图2C示出根据本发明的一个实施例的栅极驱动电路的示意图。图2C所示的栅极驱动电路与图2A所示的电路的区别在于被驱动的功率管集成在驱动地电路230内部。
图2D示出根据本发明的一个实施例的图2C所示控制芯片内部电路的功能框图。图2D所示的栅极驱动电路与图2B所示的电路的区别在于被驱动的功率管集成在驱动地电路230内部。
图3示出根据本发明的一个实施例的功率管M1的驱动电路300的示意图。该功率管M1的驱动电路300可与图2A和2B所示的控制芯片集成在一个芯片内，或者作为分立芯片或器件设置在控制芯片外部。如图3所示，驱动电路300包括多个开关MOS晶体管M3、M4、M5和M6。开关MOS晶体管M3、M4的漏极分别与外置电源Vin相连。开关MOS晶体管M3的源级与二极管D2的正极相连。开关MOS晶体管M4的源级与二极管D3的正极相连。二极管D2的负极与电容C3的一端、二极管D4的正极相连。二极管D3的负极与二极管D4的负极、输出端口HO及开关MOS晶体管M6的漏极相连。电容C3的另一端与电阻R1的一端、电阻R2的一端相连。电阻R1的另一端与电压采样端口Vs相连。电阻R2的另一端与开关MOS晶体管M5的漏极相连。开关MOS晶体管M5、M6的源极分别与GND相连。
开关MOS晶体管M3、M4和M6受PWM信号控制导通或者关断。在图中，开关MOS晶体管M3、M4是NMOS晶体管，开关MOS晶体管M5和M6是PMOS晶体管。或者，在本发明的其他实施例中，开关MOS晶体管M3、M4可以是PMOS晶体管，开关MOS晶体管M5和M6是NMOS晶体管。开关MOS晶体管M5受OSC信号控制。OSC信号是振荡高低电平变化信号，例如，OSC信号是方波、三角波、矩形波等，OSC信号可以周期性开启开关MOS晶体管M5。PWM信号是HIN反向信号。当HIN为“L”电平时，PWM为“H”电平，开关MOS晶体管M3和M4管关断，开关MOS晶体管M6管导通，HO信号被开关MOS晶体管M6管下拉到GND电压，***功率管M1关断，Vs由于连接负载因此Vs电压是GND电压。当HIN为“H”电平时，PWM为“L”电平，开关MOS晶体管M3和M4管导通，开关MOS晶体管M6管关断。通过开关MOS晶体管M4和二极管D3，HO电压被拉升到Vin-VM4-VD3F，其中VD3F是二极管D3正向导通压降，VM4是开关MOS晶体管M4管的导通压降。因为Vin-VM4-VD3F>VTH(M1)，功率管M1导通，Vs点的电压为：
Vs＝Vin-VM4-VD3F-VTH(M1)
在这种情况下，当OSC信号为“H”电平时，开关MOS晶体管M5导通，V1点的电压为Vs*(R2+VM5)/(R1+R2+VM5),其中VM5是开关MOS晶体管M5的导通压降；V2点的电压为Vin-VM3-VD2F，其中VD2F是二极管D2正向导通压降，VM3是开关MOS晶体管M3的导通压降。电容C3两端的压降就是V2和V1两点之间电压差，即
VC3＝Vin-VM3-VD2F-Vs*(R2+VM5)/(R1+R2+VM5)
当OSC信号为“L”电平时，开关MOS晶体管M5关断，V1点的电压为Vs。因为电容C3两端的压降不能突变，V2点的电压是V1点的电压加上电容C3两端的压降，所以V2点的电压为
V2＝V1+VC3＝Vs+Vin-VM3-VD2F-Vs*(R2+VM5)/(R1+R2+VM5)
V2点电压高于VHO点电压，二极管D4正向导通，HO点的电压为
VHO＝V2-VD4F＝Vs+Vin-VM3-VD2F-Vs*(R2+VM5)/(R1+R2+VM5)-VD4F
其中VD4F是二极管D4正向导通压降。
VHO与Vs之间的电压为
VHO-Vs＝Vin-VM3-VD2F-Vs*(R2+VM5)/(R1+R2+VM5)-VD4F
(VHO-Vs)>>VTH(M1)，功率管M1良好导通，Vs电压可以达到Vin电压。
由于OSC方波信号持续存在，对C3电容保持充电。功率管M1可以长时间处于导通状态而不会关断。
通过上面的最后一个公式，可以通过调节R1与R2的比例关系改变VHO与Vs之间的电压。R2/R1越大，VHO与Vs之间的电压越小；R2/R1越小，VHO与Vs之间的电压越大。选择合适的R2/R1比例，既能够实现功率管M1良好导通，又能保证功率管M1栅源两端电压不超过安全电压，保证功率管M1长期安全稳定工作。
本发明公开的驱动电路不仅可以驱动有上下2个功率管的电路，***中只有上功率管本发明公开的驱动电路同样适用。
图4A示出根据本发明的一个实施例的栅极驱动电路400的示意图。如图4A所示，栅极驱动电路400仅驱动一个功率管。控制芯片410包括多个端口。Vin是外置电源，用于给负载420供电。负载420可以是电阻型，电感型，电容型，或者是几种的混合型。控制芯片410的端口442与外置电源Vin相连。VCC是电源电压，与控制芯片410的端口441相连。GND是接地。电容C1是VCC与GND之间的滤波电容。控制芯片410的端口HIN是输入端口，控制输出端口HO的电压，进而控制功率管M1的导通。功率管M1是N型功率管，功率管M1的漏极接外置电源Vin。功率管M1的源极与负载420及Vs相连。Vs是电压采样端口，用于将功率管M1的源极电压引入控制芯片。
图4B示出根据本发明的一个实施例的图4A所示控制芯片410内部电路的功能框图。如图4B所示，GND是芯片工作的地电位。端口HIN接芯片内部输入控制电路411。电源电压VCC连接UVLO(欠压锁定，under voltage lock out)电路模块412，并且给HS(高端，highside)功率管驱动电路413供电。UVLO电路模块412连接输入控制电路411，当VCC电位低于芯片设定阈值电压时芯片不工作，当VCC电位高于芯片设定阈值电压时芯片正常工作。OTP(过温保护，over temperature protect)电路415也连接输入控制电路，当芯片工作温度高于芯片设定阈值温度时芯片不工作，当芯片工作温度低于芯片设定阈值温度时芯片正常工作。HS功率管驱动电路413通过HO端口驱动高端功率管M1。Vs反馈输出电压给HS功率管驱动电路413。
图4C示出根据本发明的一个实施例的栅极驱动电路的示意图。图4C所示的栅极驱动电路与图4A所示的电路的区别在于被驱动的功率管集成在驱动地电路430内部。
图4D示出根据本发明的一个实施例的图4C所示控制芯片内部电路的功能框图。图4D所示的栅极驱动电路与图4B所示的电路的区别在于被驱动的功率管集成在驱动地电路430内部。
本发明仅仅是以示例的方式被应用于功率管驱动方案，但清晰地认识到，本发明在集成电路中具有更广泛的应用范围。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (12)

1.一种栅极驱动电路，包括：
第一输入端口，所述第一输入端口接收第一控制信号，并控制第一输出端口处的电压，所述第一输出端口与第一晶体管的栅极相连，所述第一晶体管的漏极与电源相连；
电压采样端口，所述第一晶体管的源级及负载连接至所述电压采样端口；以及
第三晶体管、第四晶体管、第五晶体管及第六晶体管，其中第三晶体管和第四晶体管的漏极分别与所述电源相连，第三晶体管的源级与第一二极管的正极相连，第四晶体管的源级与第二二极管的正极相连，第一二极管的负极与电容的一端、第三二极管的正极相连，第二二极管的负极与第三二极管的负极、所述第一输出端口及第六晶体管的漏极相连，第五和第六晶体管的源极分别接地，电容的另一端与第五晶体管的漏极电连接，电压采样端口与电容的另一端电连接。
2.如权利要求1所述的栅极驱动电路，其特征在于，还包括第二输入端口，所述第二输入端口接收第二控制信号，并控制第二输出端口处的电压，所述第二输出端口与第二晶体管的栅极相连，所述第二晶体管的源极接地，漏极与所述负载、所述电压采样端口及所述第一晶体管的源级相连。
3.如权利要求1所述的栅极驱动电路，其特征在于，所述第三晶体管、第四晶体管及第六晶体管的栅极受到第三控制信号的控制，所述第三控制信号是第一控制信号的反相信号。
4.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第一电阻、第二电阻，所述电容的另一端与第一电阻的一端、第二电阻的一端相连，第一电阻的另一端与所述电压采样端口相连，第二电阻的另一端与第五晶体管的漏极相连。
5.如权利要求4所述的栅极驱动电路，其特征在于，所述第五晶体管受到第四控制信号的控制，所述第四控制信号是振荡高低电平变化信号。
6.如权利要求5所述的栅极驱动电路，其特征在于，所述第四控制信号周期性开启第五晶体管，所述第一输出端口与所述电压采样端口之间的电压为：
Vin-VM3-VD2F-Vs*(R2+VM5)/(R1+R2+VM5)-VD4F
其中Vin是电源电压，VM3是第三晶体管的导通压降，VD2F是第一二极管的正向导通压降，Vs是电压采样端口处的电压，R2是第二电阻的阻值，VM5是第五晶体管的导通压降，R1是第一电阻的阻值，VD4F是第三二极管的正向导通压降。
7.如权利要求6所述的栅极驱动电路，其特征在于，所述第一输出端口与所述电压采样端口之间的电压大于第一晶体管的阈值电压。
8.如权利要求4所述的栅极驱动电路，其特征在于，所述第一电阻、第二电阻的阻值均可调。
9.如权利要求5所述的栅极驱动电路，其特征在于，所述第四控制信号为方波信号，对电容保持充电。
10.如权利要求1所述的栅极驱动电路，其特征在于，所述第一晶体管是N型功率管。
11.如权利要求1所述的栅极驱动电路，其特征在于，所述第三晶体管和第四晶体管是第一类型晶体管，所述第五晶体管和第六晶体管是第二类型晶体管。
12.如权利要求1所述的栅极驱动电路，其特征在于，所述第三晶体管和第四晶体管是PMOS晶体管，所述第五晶体管和第六晶体管是NMOS晶体管；或，所述第三晶体管和第四晶体管是NMOS晶体管，所述第五晶体管和第六晶体管是PMOS晶体管。
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