CN102931191A - 半导体器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种半导体器件及其制造方法。在一示例中，半导体器件可以包括：衬底；和在衬底上形成的槽栅型金属氧化物半导体场效应晶体管(MOSFET)和垂直型结型场效应晶体管(JFET)。MOSFET可以包括：在衬底中形成的槽型栅区；和在衬底中形成的源区和漏区。JFET可以包括：在衬底中形成的槽填充部底端下方形成的栅区；和在衬底中形成的源区和漏区。JFET的栅区与MOSFET的源区可以在衬底中电接触，JFET的漏区与MOSFET的漏区可以包括衬底的相同部分。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体领域，更具体地，涉及一种半导体器件及其制造方法。
背景技术
当前，存在使集成电路芯片管脚更少的需求，这是因为更少的管脚意味着需要在PCB上设置的外部部件更少。另外，更小的PCB可以降低成本。
响应于这种需求，在一些应用情况下，芯片中除了功率晶体管(例如，MOSFET)的漏之外，不希望再使用外部供电装置对芯片中的其它内部电路进行供电。在这些情况下，芯片中的功率晶体管(例如，MOSFET)不仅充当***的主电源开关，而且还用作内部低压集成电路的供电装置。对于这类芯片的设计，关键挑战在于防止功率晶体管漏处的高压不会到达内部低压电路。
发明内容
本公开的目的至少部分地在于提供一种半导体器件及其制造方法。
根据本公开的一个方面，提供了一种半导体器件，该半导体器件可以包括：衬底；和在衬底上形成的槽栅型金属氧化物半导体场效应晶体管(MOSFET)和垂直型结型场效应晶体管(JFET)。MOSFET可以包括：在衬底中形成的槽型栅区；和在衬底中形成的源区和漏区。JFET可以包括：在衬底中形成的槽填充部底端下方形成的栅区；和在衬底中形成的源区和漏区。JFET的栅区与MOSFET的源区可以在衬底中电接触，JFET的漏区与MOSFET的漏区可以包括衬底的相同部分。
根据本公开的另一方面，提供了一种制造半导体器件的方法，该方法可以包括：在衬底中形成针对结型场效应晶体管(JFET)的沟槽和针对金属氧化物半导体场效应晶体管(MOSFET)的沟槽，并在针对JFET的沟槽下方的衬底中形成JFET的栅区；对JFET的沟槽进行填充，且对MOSFET的沟槽进行填充以形成MOSFET的栅区；在衬底中形成MOSFET的源区和JFET的源区，其中，所述JFET的栅区与所述MOSFET的源区在衬底中电接触，且所述MOSFET和JFET各自的栅区和源区按垂直型配置形成使得它们各自的漏区包括衬底的相同部分。
根据本公开的实施例，与槽栅型MOSFET一起集成了垂直型JFET。MOSFET和JFET共享公共的漏极。这样，可以在单个器件中实现电源开关(MOSFET)和针对内部低压电路的供电装置(JFET)。这种器件既可以通过MOSFET保证较低的电源开关导通电阻，又可以利用JFET的源-漏特性来确保JFET源侧的电压(即，传送至内部低压电路的电压)不会升高到高于内部低压电路的最大额定电压。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1是示意性示出了根据本公开实施例的半导体器件的截面图；
图2是示意性示出了图1所示的半导体器件的等效电路图；
图3A-3F是示意性示出了根据本公开实施例的制造半导体器件的方法中部分阶段的流程图；
图4是示意性示出了根据本公开另一实施例的半导体器件的截面图；以及
图5是示意性示出了根据本公开又一实施例的半导体器件的截面图。
贯穿附图，相同或相似的标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种特征或区域的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状以及相对大小、位置的特征/区域。
在接下来的说明中，一些具体的细节，例如实施例中的具体电路结构、器件结构、工艺步骤以及这些电路、器件和工艺的具体参数，都用于对本公开的实施例提供更好的理解。本技术领域的技术人员可以理解，即使在缺少一些细节或者与其他方法、元件、材料等结合的情况下，本公开的实施例也可以被实现。
在本公开的说明书及权利要求书中，若采用了诸如“左、右、内、外、前、后、上、下、顶、之上、底、之下”等一类的词，均只是为了便于描述，而不表示组件/结构的必然或永久的相对位置。本领域的技术人员应该理解这类词在合适的情况下是可以互换的，例如，以使得本公开的实施例可以在不同于本说明书描绘的方向下仍可以运作。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。此外，“耦接”一词意味着以直接或者间接的电气的或者非电气的方式连接。“一个/这个/那个”并不用于特指单数，而可能涵盖复数形式。“在……内”可能涵盖“在……内/上”。“在一个实施例中/根据本公开的一个实施例”的用法并不用于特指同一个实施例中，当然也可能是同一个实施例中。除非特别指出，“或”可以涵盖“和/或”的意思。若“晶体管”的实施例可以包括“场效应晶体管”或者“双极结型晶体管”，则“栅极/栅区”、“源极/源区”、“漏极/漏区”分别可以包括“基极/基区”、“发射极/发射区”、“集电极/集电区”，反之亦然。本领域技术人员应该理解以上对各用词的说明仅仅提供一些示例性的用法，并不用于限定这些词。
在本说明书中，用“+”和“-”来描述掺杂区的相对浓度，但是这并不限制掺杂区的浓度范围，也不对掺杂区进行其他方面的限制。例如，下面描述为N+或N-的掺杂区，亦可以称为N型掺杂区。
图1是示意性示出了根据本公开实施例的半导体器件100的截面图。如图1所示，半导体器件100可以包括在衬底上形成的MOSFET200和JFET 300。根据本公开的一些示例，MOSFET 200可以是槽栅型MOSFET，而JFET 300可以是垂直型JFET，从而它们可以容易地集成于衬底中。在图1所示的示例中，衬底可以包括第一导电类型且具有较重掺杂浓度的(例如，图1中示出为N+掺杂)的基底1000-1和第一导电类型且具有较轻掺杂浓度(例如，图1中示出为N-掺杂)的外延层1000-2。但是，本公开不限于此。衬底可以包括Si等半导体材料，SiGe等化合物半导体材料，或者绝缘体上硅(SOI)等其他形式的衬底。
这里需要指出的是，在图1的示例中，虚线表示MOSFET 200和JFET 300的大致边界，而并非是它们的确切边界。
MOSFET 200可以包括栅极G1、源极S1和漏极D1。在MOSFET200为槽栅型MOSFET的情况下，栅极G1可以包括在衬底(在该示例中，N-掺杂的外延层1000-2)中形成的槽型栅区。具体地，栅极G1可以包括在沟槽1002-1中形成的栅介质层1004-1和栅导体层1006-1。例如，栅介质层1004-1可以包括SiO2，栅导体层1006-1可以包括多晶硅。与栅极G1横向相邻，在衬底(在该示例中，N-掺杂的外延层1000-2)中可以形成与第一导电类型相反的第二导电类型(例如，图1中示出为P型)的体区1012。源极S1可以包括在体区1012中(特别是在体区1012上部)形成的第一导电类型且具有较重掺杂浓度(例如，图1中示出为N+掺杂)的源区1010-1。N+掺杂的基底1000-1可以用作MOSFET 200的漏区(即，漏极D1)。
JFET 300可以包括栅极G2、源极S2和漏极D2。在JFET 300为垂直型JFET的情况下，栅极G2可以包括相对设置的两部分G2，1和G2，2。在图1所示的示例中，栅极部分G2，1和G2，2形成于衬底中沟槽1002-2的底端下方，包括第二导电类型(例如，图1中示出为P型)的栅区1008。沟槽1002-2中的槽填充部可以具有与MOSFET 200的栅极G1基本上相同的构造，例如，可以包括介质层1004-2(如SiO2)和导体层1006-2(如多晶硅)。这样，沟槽1002-2中的槽填充部可以与MOSFET 200的栅极G1在相同的工艺步骤中形成，有助于MOSFET200和JFET 300的集成。源极S2可以包括在衬底(在该示例中，N-掺杂的外延层1000-2)中，特别是其上部形成的第一导电类型且具有较重掺杂浓度(例如，图1中示出为N+掺杂)的源区1010-2。JFET 300的源区1010-2和MOSFET 200的源区1010-1可以具有基本上类似的构造，从而它们可以在相同的工艺步骤中形成，有助于MOSFET 200和JFET 300的集成。N+掺杂的基底1000-1可以用作JFET 300的漏区(即，漏极D2)。于是，MOSFET 200和JFET 300共享相同的漏极(或者说，它们包括衬底上的公共漏区)。
这里需要指出的是，尽管在图1的截面图中，将JFET 200的栅极G2示出为两个分离的部分G2，1和G2，2，但是它们可以在电气上连通。例如，JFET 300的栅极G2的左侧部分G2，1和右侧部分G2，2可以通过在衬底中形成的槽型连接部件(未示出)电耦接。
在以上示例中，MOSFET 200和JFET 300都按垂直型配置来设置，从而它们可以共享位于衬底下部的相同部分(例如，基底1000-1)作为各自的漏极。
此外，如图1所示，JFET 300的栅极部分G2，1和/或G2，2与MOSFET200的体区1012部分地交迭，从而使得JFET 300的栅极G2与MOSFET200的源极S1在衬底中电接触。
在衬底上，可以形成层间电介质层(IDL)1016。层间电介质层1016可以被构图，以按需在其中形成接触孔。在层间电介质层1016上，可以形成金属层。该金属层可以被构图为相应的MOSFET源极金属1018-1和JFET源极金属1018-2，它们分别通过层间电介质层1016中的相应接触孔电耦接至MOSFET 200的源极和JFET 300的源极。在此，在MOSFET 200的体区1012中，在接触孔下方可以形成第二导电类型且具有较重掺杂浓度(例如，图1中示出为P+掺杂)的体接触区1014，以提供体区1012与源极金属1018-1的更好电接触。
另外，在JFET 300的右侧，还可以进一步形成结构与MOSFET200相同的另一MOSFET 200′(图1中以虚线示出)。在这种情况下，JFET 300的栅极G2的左侧部分G2，1和右侧部分G2，2之间的电连通可以如下实现。具体地，栅极部分G2，1和G2，2可以分别与其相邻的MOSFET 200和200′的体区1012和1012′接触(图1中示意为G2，1与其左侧的MOSFET 200的体区1012接触，G2，2与其右侧的MOSFET200′的体区1012′接触)。而MOSFET 200和200′的源极S1和S1′可以(例如通过源极金属)电耦接在一起，从而G2，1和G2，2均电气耦接至MOSFET 200的源极S1。
图2是示意性示出了图1所示的半导体器件100的等效电路图。如图2所示，该电路具有四个端子。在这四个端子中，端子D1，2(MOSFET 200和JFET 300的公共漏极)可以接收外部电压，端子S2(JFET 300的源极)可以用于向内部低压电路供电，端子S1(MOSFET200的源极)/G2(JFET 100的栅极)可以连接至参考电压(例如，地)，端子G1(MOSFET 200的栅极)可以接收控制信号。在工作状态下，当端子D1，2处的电压上升到一定程度时，JFET 200的栅极部分G2，1和G2，2之间的衬底部分中形成的导电沟道将被夹断，从而导致JFET 200截止，防止将端子D1，2处的高电压传送至内部低压电路。通过(例如，通过调整沟槽1002-2之间的间隔)优化栅极部分G2，1和G2，2之间的间隔以及优化栅极部分G2，1和G2，2的宽度等，可以获得所需的夹断电压(例如，小于等于内部低压电路的最大额定电压)。
这里需要指出的是，在图1的截面图中，并没有示出端子G1(MOSFET 200的栅极)的连接。端子G1例如可以通过衬底中形成的槽型连接部件(未示出)而连接至栅极金属(未示出)。
图3A-3F是示意性示出了根据本公开实施例的制造半导体器件的方法中部分阶段的流程图。
如图3A所示，提供衬底。根据本公开的一个示例性实施例，衬底可以包括第一导电类型且具有较重掺杂浓度(例如，N+掺杂)的基底1000-1和第一导电类型且具有较轻掺杂浓度(例如，N-掺杂)的外延层1000-2。在衬底上可以形成掩模层1020。掩模层1020可以为硬掩模(例如，氮化物)或者软掩模(例如，光刻胶)。按照需要形成的JFET(在图3A的示例中，形成一个JFET；但本公开不限于此)的栅极图案，来对掩模层1020进行构图。然后，以构图后的掩模层1020为掩模，来对衬底进行构图(例如，RIE)，从而在衬底中形成沟槽1002-2。如图3A中的箭头所示，可以通过离子注入，向沟槽1002-2底端下方的衬底中注入第二导电类型(例如，P型)的杂质(如，硼离子)，以形成第二导电类型的离子掺杂区1008′。
接下来，如图3B所示，可以按照需要形成的MOSFET(在图3B的示例中，形成两个MOSFET，但本公开不限于此)的栅极图案，来对掩模层1020进一步构图。然后，以进一步构图后的掩模层1020′为掩模，来对衬底进行构图(例如，RIE)，从而在衬底中形成沟槽1002-1。之后，可以去除掩模层1020′。为了避免以上形成的沟槽1002-2被进一步刻蚀，在该步骤中，掩模层1020′例如可以是去除掩模层1020后另外形成的掩模层，且其相对较厚，从而可以填充覆盖沟槽1002-2。
可选地，可以首先利用如图3B所示的掩模层1020′来在衬底中同时形成沟槽1002-1和1002-2。然后，去除该掩模层1020′，并利用另外的掩模层来遮挡MOSFET区域，以对JFET进行栅区离子注入，形成离子掺杂区1008′。
然后，如图3C所示，对沟槽1002-1和1002-2进行填充。在图3C所示的示例中，沟槽1002-1和1002-2中填充相同的填充物。具体地，例如可以通过沉积和回蚀在沟槽1002-1和1002-2的侧壁上形成介质层1004-1(构成MOSFET的栅介质层)和1004-2。介质层1004-1和1004-2可以包括SiO2。在介质层1004-1和1004-2包括氧化物的情况下，它们例如也可以通过热氧化生长来形成。然后，例如可以通过沉积和平坦化(例如，CMP)，在侧壁形成有介质层的沟槽1002-1和1002-2进一步填充导电材料1006-1(构成MOSFET的栅导体)和1006-2。导电材料1006-1和1006-2例如可以包括多晶硅。多晶硅的顶部可能由于氧化而形成氧化硅，从而如图3C所示，多晶硅1006-1和1006-2被氧化物所包围。衬底的表面通常也会被氧化而生长出薄的氧化层，为简明起见，图3C中未示意。
对于MOSFET而言，沟槽1002-1中形成的栅介质层1004-1和栅导体1006-1构成了其栅极G1。而对于JFET而言，沟槽1002-2主要用于定位其栅极，沟槽1002-2中的填充部(介质层1004-2和导电材料1006-2)可以选择不同于MOSFET的栅极G1的材料。在图3C的示例中，沟槽1002-2中的填充部与MOSFET的栅极G1配置相同，从而它们可以在相同的工艺步骤中同时形成，简化了工艺。
接下来，如图3D所示，可以在JFET的区域上方形成掩模层1022，以遮挡JFET区域，特别是其沟道区。然后在衬底中进行体区离子注入，形成与第一导电类型相反的第二导电类型(例如，P型)的体区离子掺杂层1012′。
随后，如图3E所示，例如通过退火，进行离子推进扩散，使体区离子掺杂层1012′扩散从而在衬底中形成体区1012，并使离子掺杂区1008′扩散从而形成JFET的栅区1008。之后，如图3F所示，进行源注入。例如，通过掩模，向衬底中注入第一导电类型的离子并进行离子推进扩散，从而分别形成MOSFET的源区1010-1和JFET的源区1010-2。
之后，可以形成层间电介质层和金属层，这例如可以按照常规工艺进行，在此不再赘述。在形成层间电介质层且在其中对MOSFET的源极金属接触孔构图之后，可以采用自对准工艺通过源极金属接触孔进行注入，来形成体接触区。
图3A-3F所示的工艺与常规槽栅型MOSFET工艺相比，仅仅增加了如图3A所示的步骤(通过掩模层形成用于JFET的沟槽，并经沟槽进行离子注入)，而其余步骤可以基本上保持不变。因此，可以以简单的工艺实现MOSFET和JFET的集成。
图4是示意性示出了根据本公开另一实施例的半导体器件100′的截面图。图4所示的半导体器件100′与图1所示的半导体器件100基本上相同，区别主要在于JFET 300′的沟槽1002-2中的槽填充物与MOSFET 200的沟槽1002-1中的槽填充物不同。具体地，沟槽1002-2中可以全部填充电介质，例如SiO2。这可以增大JFET 300′的栅源之间的击穿电压。
图4所示的半导体器件100′例如同样可以通过图3A-图3F所示的工艺来制作，除了在图3C中在沟槽中填充介质层后，可以在回蚀介质层的过程中掩蔽沟槽1002-2中的介质层。当然，本领域技术人员可以想到其他工艺。
图5是示意性示出了根据本公开又一实施例的半导体器件100″的截面图。如图5所示，该半导体器件100″包括在衬底上形成的多个MOSFET 200-1、200-2、200-3、200-4以及多个JFET 300-1、300-2。每一MOSFET可以具有与图1所示的MOSFET 200相同的构造，且每一JFET可以具有与图1所示的JFET 100相同的构造。这些MOSFET和JFET彼此电耦接。MOSFET的数目与JFET的数目之比可以根据实际应用来调整。
在以上说明中，并没有对掺杂杂质、掺杂剂量等工艺参数进行详细描述。本领域技术人员可以根据实际应用，自由选择所需掺杂杂质、掺杂剂量等工艺参数。
虽然本说明书中以集成有N沟道槽栅型MOSFET和N沟道垂直型JFET的半导体器件为例进行了示意与描述，但这并不意味着对本公开的限定。本领域的普通技术人员应该理解这里给出的结构及原理同样适用于该半导体器件中集成的半导体晶体管为P沟道MOSFET/JFET、N沟道/P沟道DMOS、BJT等晶体管器件及其它类型的半导体材料及半导体器件的情形。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (12)

1.一种半导体器件，包括：
衬底；和
在衬底上形成的槽栅型金属氧化物半导体场效应晶体管(MOSFET)和垂直型结型场效应晶体管(JFET)，其中
所述MOSFET包括：
在衬底中形成的槽型栅区；和
在衬底中形成的源区和漏区，
所述JFET包括：
在衬底中形成的槽填充部底端下方形成的栅区；和
在衬底中形成的源区和漏区，
其中，所述JFET的栅区与所述MOSFET的源区在衬底中电接触，所述JFET的漏区与所述MOSFET的漏区包括衬底的相同部分。
2.根据权利要求1所述的半导体器件，其中
所述衬底包括第一导电类型相对重掺杂的基底和在基底上形成的第一导电类型相对轻掺杂的外延层，
所述JFET和MOSFET的漏区包括所述基底，
所述JFET的栅区包括在外延层中形成的与第一导电类型相反的第二导电类型掺杂区，且所述JFET的源区包括在外延层上部形成的第一导电类型掺杂区，以及
所述MOSFET包括在外延层中与槽型栅区横向相邻形成的第二导电类型的体区，所述MOSFET的源区包括在体区上部形成的第一导电类型掺杂区，
其中，所述JFET的栅区与所述体区部分地交迭从而与所述MOSFET的源区电接触。
3.根据权利要求1所述的半导体器件，其中，所述JFET的栅区包括两个部分，分别形成于两个相应的槽填充部底端下方，且所述JFET的源区形成于所述槽填充部之间。
4.根据权利要1所述的半导体器件，其中，所述JFET的槽填充部与所述MOSFET的槽型栅区具有相同的构造。
5.根据权利要求1所述的半导体器件，其中，所述JFET的槽填充部包括电介质，所述MOSFET的槽型栅区包括栅介质层和栅导体层。
6.根据权利要求2所述的半导体器件，其中，所述MOSFET还包括形成于体区内的第二导电类型的体接触区，所述MOSFET的体区经由所述体接触区电耦接至源极金属。
7.根据权利要求1所述的半导体器件，包括多个所述MOSFET和多个所述JFET。
8.一种制造半导体器件的方法，包括：
在衬底中形成针对结型场效应晶体管(JFET)的沟槽和针对金属氧化物半导体场效应晶体管(MOSFET)的沟槽，并在针对JFET的沟槽下方的衬底中形成JFET的栅区；
对JFET的沟槽进行填充，且对MOSFET的沟槽进行填充以形成MOSFET的栅区；
在衬底中形成MOSFET的源区和JFET的源区，
其中，所述JFET的栅区与所述MOSFET的源区在衬底中电接触，且所述MOSFET和JFET各自的栅区和源区按垂直型配置形成使得它们各自的漏区包括衬底的相同部分。
9.根据权利要求8所述的方法，其中
所述衬底包括第一导电类型相对重掺杂的基底和在基底上形成的第一导电类型相对轻掺杂的外延层，
形成JFET的栅区的步骤包括：在外延层中形成与第一导电类型相反的第二导电类型的掺杂区，
形成JFET的源区的步骤包括：在外延层上部形成第一导电类型的掺杂区，
形成MOSFET的源区的步骤包括：
在外延层中与槽型栅区横向相邻形成第二导电类型的体区，所述体区与所述JFET的栅区部分地交迭；以及
在体区上部形成第一导电类型的掺杂区。
10.根据权利要求8所述的方法，其中对JFET的沟槽进行填充的步骤和对MOSFET的沟槽进行填充的步骤通过相同的工艺同时进行。
11.根据权利要求8所述的方法，其中
对JFET的沟槽进行填充的步骤包括：
在沟槽中完全填充电介质，以及
对MOSFET的沟槽进行填充的步骤包括：
在沟槽中依次填充栅电介质层和栅导体层。
12.根据权利要求9所述的方法，还包括：
在体区中形成第二导电类型的体接触区。
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