CN105280703A - 功率集成器件、包括其的电子器件和包括其的电子*** - Google Patents

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Abstract

一种功率集成器件包括衬底上的栅电极、在栅电极的两个相对侧设置在衬底中的源极区和漏极区、在栅电极与漏极区之间设置在衬底中以与源极区间隔开的漂移区、以及设置在漂移区的上部区域中以在其之间限定至少一个有源条带的多个绝缘条带。还提出了相关的电子器件以及相关的电子***。

Description

功率集成器件、包括其的电子器件和包括其的电子***
相关申请的交叉引用
本申请要求2014年6月27日在韩国知识产权局提交的韩国专利申请第10-2014-0080091号的优先权，其全部内容通过引用并入本文中。
技术领域
各种实施例涉及集成电路，并且更具体而言涉及功率集成器件、包括其的电子器件和包括其的电子***。
背景技术
在智能型功率器件中可使用执行控制器和驱动器二者功能的集成电路。功率器件可包括可在数十伏特范围内的高电压下操作的MOS晶体管。智能型功率器件可具有设计成包括功率集成器件的输出电路，所述功率集成器件诸如在高电压下操作的横向双扩散MOS(LDMOS)晶体管。
发明内容
各种实施例针对功率集成器件、包括其的电子器件以及包括其的电子***。
根据一个实施例，一种功率集成器件包括：衬底上的栅电极、在栅电极的两个相对侧设置在衬底中的源极区和漏极区、在栅电极与漏极区之间设置在衬底中以与源极区间隔开的漂移区、以及设置在漂移区的上部区域中以在其之间限定至少一个有源条带的多个绝缘条带。
根据另一个实施例，一种功率集成器件包括：具有第一导电类型的漂移区和具有第二导电类型的主体区，设置在具有第二导电类型的衬底中；具有第一导电类型的源极区，设置在主体区的上部区域中；栅电极，设置在源极区与漂移区之间的主体区的顶表面上；具有第一导电类型的漏极区，设置在漂移区的上部区域中以与栅电极间隔开；以及多个绝缘条带，设置在漂移区的上部区域中以在其之间限定至少一个有源条带。所述至少一个有源条带被限定为与漏极区平行。
根据另一个实施例，一种功率集成器件包括：具有第一导电类型的漂移区和具有第二导电类型的主体区，设置在具有第二导电类型的衬底中；具有第二导电类型的顶部区，设置在漂移区的上部区域中；具有第一导电类型的源极区，设置在主体区的上部区域中；栅电极，设置在源极区与漂移区之间的主体区的顶表面上；具有第一导电类型的漏极区，设置在漂移区的上部区域中以与栅电极间隔开；以及多个绝缘条带，设置在顶部区的上部区域中以在其之间限定至少一个有源条带。所述至少一个有源条带被限定为与漏极区平行。
根据另一个实施例，一种电子器件包括：适于响应于输入信号而产生输出信号的高电压集成电路、以及适于根据高电压集成电路的输出信号来执行开关操作的功率集成器件。所述功率集成器件包括：衬底上的栅电极、在栅电极的两个相对侧设置在衬底中的源极区和漏极区、在栅电极与漏极区之间设置在衬底中以与源极区间隔开的漂移区、以及设置在漂移区的上部区域中以在其之间限定至少一个有源条带的多个绝缘条带。
根据另一个实施例，一种电子器件包括：适于响应于输入信号而产生输出信号的高电压集成电路，以及适于根据高电压集成电路的输出信号来执行开关操作的功率集成器件。所述功率集成器件包括：具有第一导电类型的漂移区以及具有第二导电类型的主体区，设置在具有第二导电类型的衬底中；具有第一导电类型的源极区，设置在主体区的上部区域中；栅电极，设置在源极区与漂移区之间的主体区的顶表面上；具有第一导电类型的漏极区，设置在漂移区的上部区域中以与栅电极间隔开；以及多个绝缘条带，设置在漂移区的上部区域中以在其之间限定至少一个有源条带。所述至少一个有源条带被限定为与漏极区平行。
根据另一个实施例，一种电子器件包括：适于响应于输入信号而产生输出信号的高电压集成电路，以及适于根据高电压集成电路的输出信号而执行开关操作的功率集成器件。所述功率集成器件包括：具有第一导电类型的漂移区以及具有第二导电类型的主体区，设置在具有第二导电类型的衬底中；具有第二导电类型的顶部区，设置在漂移区的上部区域中；具有第一导电类型的源极区，设置在主体区的上部区域中；栅电极，设置在源极区与漂移区之间的主体区的顶表面上；具有第一导电类型的漏极区，设置在漂移区的上部区域中以与栅电极间隔开；以及多个绝缘条带，设置在顶部区的上部区域中以在其之间限定至少一个有源条带。所述至少一个有源条带被限定为与漏极区平行。
根据另一个实施例，一种电子***包括：移动电台调制解调器以及电源管理集成电路。所述电源管理集成电路适于供应电源电压至移动电台调制解调器，并且适于采用功率集成器件作为开关器件。所述功率集成器件包括：衬底上的栅电极；源极区以及漏极区，在栅电极的两个相对侧设置在衬底中；漂移区，在栅电极与漏极区之间设置在衬底中，以与源极区间隔开；以及多个绝缘条带，设置在漂移区的上部区域中以在其之间限定至少一个有源条带。
根据另一个实施例，一种电子***包括：移动电台调制解调器以及电源管理集成电路。所述电源管理集成电路适于供应电源电压至移动电台调制解调器并且适于采用功率集成器件作为开关器件。所述功率集成器件包括：具有第一导电类型的漂移区以及具有第二导电类型的主体区，设置在具有第二导电类型的衬底中；具有第一导电类型的源极区，设置在主体区的上部区域中；栅电极，在源极区与漂移区之间设置在主体区的顶表面上；具有第一导电类型的漏极区，设置在漂移区的上部区域中以与栅电极间隔开；以及多个绝缘条带，设置在漂移区的上部区域中以在其之间限定至少一个有源条带。所述至少一个有源条带被限定为与漏极区平行。
根据另一个实施例，一种电子***包括：移动电台调制解调器以及电源管理集成电路。电源管理集成电路适于供应电源电压至移动电台调制解调器，并且适于采用功率集成器件作为开关器件。所述功率集成器件包括：具有第一导电类型的漂移区以及具有第二导电类型的主体区，设置在具有第二导电类型的衬底中；具有第二导电类型的顶部区，设置在漂移区的上部区域中；具有第一导电类型的源极区，设置在主体区的上部区域中；栅电极，在源极区与漂移区之间设置在主体区的顶表面上；具有第一导电类型的漏极区，设置在漂移区的上部区域中以与栅电极间隔开；以及多个绝缘条带，设置在顶部区的上部区域中以在其之间限定至少一个有源条带。所述至少一个有源条带被限定为与漏极区平行。
根据另一个实施例，一种功率集成器件包括：包括源极区(110)以及漏极区(331)的衬底；栅电极(370)，设置在源极区与漏极区之间；第一绝缘条带(211)，设置在栅电极与漏极区之间；阱(353)，从栅电极之下通过第一绝缘条带(211)之下而延伸至漏极区；以及沟道区(108)，设置在栅电极之下，并且位于源极区与阱之间，其中源极区、漏极区、以及阱中的每个具有第一导电性，并且其中衬底具有不同于第一导电性的第二导电性。
根据另一个实施例，一种功率集成器件包括：包括源极区(110)以及漏极区(331)的衬底；栅电极(370)，设置在源极区与漏极区之间；顶部区(391)，设置在栅电极与漏极区之间；阱(353)，从栅电极之下通过顶部区(391)之下而延伸至漏极区；以及沟道区(108)，设置在栅电极之下并且位于源极区与阱之间，其中源极区、漏极区和阱中的每个具有第一导电性，并且其中衬底和顶部区(391)中的每个具有不同于第一导电性的第二导电性。
附图说明
参考附图和随后的详细描述，实施例将变得更加清楚，其中：
图1是示出根据一个实施例的功率集成器件的截面图；
图2是示出根据一个实施例的功率集成器件的平面图；
图3是示出根据另一个实施例的功率集成器件的立体图；
图4是示出包括根据一个实施例的功率集成器件的电子器件的示意图；以及
图5是示出包括根据一个实施例的功率集成器件的电子***的框图。
具体实施方式
在以下的实施例中，将会了解到的是当一个元件被称为在另一个元件“上”、“之上”、“以上”、“下”、“之下”或“以下”时，其可以是直接接触另一个元件，或在两者之间可能存在至少一个中间元件。因此，本文所使用的例如“上”、“之上”、“以上”、“下”、“之下”或“以下”等术语只是为了描述特定实施例的目的而已，并不意在限制本公开的范围。
在附图中，组件的厚度和长度为了说明的便利而被夸大。在以下的说明中，已知的相关功能和构成的详细解释可能被省略，以避免不必要地模糊主题。此外，“连接/耦接”代表一个组件直接耦接至另一个组件，或通过另一个组件来间接耦接。在此说明书中，只要未在句子中明确提及，单数形式可包括多数形式。此外，在说明书中使用的“包括/包含”代表存在或增加一个或多个组件、步骤、操作和元件。
根据一个实施例，可在漂移区中设置平行于漏极区的限定有源条带的绝缘条带，以改善功率集成器件的导通电阻特性以及击穿电压特性。功率集成器件可包括横向双扩散MOS(LDMOS)晶体管。
在某些功率器件中，可能需要在同一芯片上与在相对低电压下操作的逻辑MOS晶体管一起形成在相对高电压下操作的LDMOS晶体管。在此情况下，可能需要利用互补MOS(CMOS)工艺来形成LDMOS晶体管以及逻辑MOS晶体管。LDMOS晶体管可被形成为具有低的导通电阻值以及高的击穿电压，以改善其特性。
某些LDMOS晶体管可被设计和形成为具有高的击穿电压，以在高电压下操作。此外，LDMOS晶体管可被设计和形成为具有低的导通电阻值，以改善其开关特性。然而，导通电阻与击穿电压可具有一种取舍关系。因此，可能难以改善击穿电压而不劣化其它特性、例如导通电阻特性。
根据一个实施例，可以在栅电极与漏极区之间的漂移区的上部区域中交替地且反复地排列平行于漏极区的限定有源条带的多个绝缘条带，由此改善导通电阻特性以及击穿电压特性。
根据一个实施例的每个功率集成器件可被实现为具有LDMOS晶体管的结构，或可被实现为包括LDMOS晶体管。根据一个实施例的功率集成器件可修改成使得漂移区具有各种形式或形状。
在功率集成器件中，就功率集成器件的稳定性而言，击穿电压可以是一个重要的参数，就功率集成器件的电流驱动能力而言，导通电阻值可以是另一个重要的参数。为了改善击穿电压特性，可降低漂移区的杂质浓度，或可增大载流子在漂移区中的漂移长度。然而，在此情况下，功率集成器件的电流驱动能力可能会劣化。因此，导通电阻值劣化。相反，如果漂移区的杂质浓度增加、或载流子在漂移区中的漂移长度减小，则导通电阻特性可以改善，但是击穿电压特性可能会劣化。因此，如上，导通电阻与漏结击穿电压可以具有一种取舍关系。
诸如LDMOS晶体管的功率集成器件可包括用于隔离LDMOS晶体管与其它器件的浅沟槽隔离层、以及用于抑制发生在与漏极区相邻的栅电极边缘的电场拥挤现象的沟槽场绝缘层。在一个实施例中，可以利用沟槽场绝缘层来形成绝缘条带以用作沟槽场板。
沟槽场绝缘层以及沟槽隔离层可以通过利用绝缘层来填充具有预定深度的沟槽来形成。沟槽场绝缘层以及沟槽隔离层可以同时形成。在此情况下，沟槽场绝缘层可具有与沟槽隔离层相同的深度、或可具有不同于沟槽隔离层的深度。在任一种情况下，在现有的LDMOS晶体管中采用的沟槽场绝缘层可具有浅沟槽绝缘(STI)结构，其高宽比是小于1。也就是，现有沟槽场绝缘层的垂直高度可以小于现有沟槽隔离层的水平宽度。
图1是示出根据一个实施例的功率集成器件的截面图，图2是图1中所示的功率集成器件的平面图。如在图1和图2中所示，功率集成器件可包括LDMOS晶体管10。参见图1和图2，LDMOS晶体管10可包括：漂移区351+353，设置在衬底100的上部区域中；多个绝缘条带211、213和215，交替地且反复地设置在栅电极370与N型漏极区331之间的漂移区中。多个有源条带131和133限定在多个绝缘条带211、213和215之间。在一个实施例中，如在图1中所示，LDMOS晶体管10可以是N沟道LDMOS晶体管。
尽管图1示出N沟道LDMOS晶体管的例子，但是与限定有源条带131和133的绝缘条带211、213和215相同的配置和结构可以等同地应用于P沟道LDMOS晶体管。此外，与限定有源条带131和133的绝缘条带211、213和215相同的配置和结构也可以等同地应用于包括彼此间隔开的栅电极370和N型漏极区331的其它晶体管。
绝缘条带211、213和215以及有源条带131和133可设置成大体平行于N型漏极区331。也就是，绝缘条带211、213和215以及有源条带131和133可设置成在平行于N型漏极区331的方向上延伸。绝缘条带211、213和215以及有源条带131和133也可设置成平行于栅电极370。绝缘条带211、213和215以及有源条带131和133也可设置成平行于漂移区351+353。
衬底100可包括掺入P型杂质的半导体衬底101。在一个实施例中，衬底100可以是体半导体衬底，例如单晶硅衬底。在另一个实施例中，衬底100可以是绝缘体上硅(SOI)衬底。在任一种情况下，衬底100可包括半导体层。在一个实施例中，半导体层可包括硅(Si)层、碳化硅(SiC)层、硅锗(SiGe)层、硅锗碳(SiGeC)层、锗(Ge)层、砷化镓(GaAs)层、砷化铟(InAs)层、磷化铟(InP)层、III-V族化合物半导体层、II-VI族化合物半导体层、或其组合。在一个实施例中，衬底100可包括其上设置有半导体层的石英衬底、陶瓷衬底、或有机显示衬底。
用作P型阱区的P型外延层105可设置在P型半导体衬底101中，N型掩埋层103可设置在P型外延层105与P型半导体衬底101之间。P型阱区105可以轻掺杂P型杂质，N型掩埋层103可以重掺杂N型杂质。
P型主体区311可设置在P型阱区105中，漂移区351+353可设置在P型阱区105中以接触P型主体区311的侧壁。尽管图中未示出，但是在一个实施例中，漂移区351+353可设置在P型阱区105中以与P型主体区311间隔开。漂移区351+353可配置为包括：设置在P型阱区105中以接触N型掩埋层103的N型第一漂移区353、设置在N型第一漂移区353中的N型第二漂移区351、以及设置在N型第一漂移区353和N型第二漂移区351中以与栅电极370的边缘相邻的P型顶部区391。N型第二漂移区351可具有高于N型第一漂移区353的杂质浓度。N型源极区315可设置在P型主体区311的上部区域中。N型源极区315可具有轻掺杂漏极(LDD)区。也就是，N型源极区315可包括具有高于N型第二漂移区351的杂质浓度的N型主区、以及从N型主区朝向P型顶部区391横向地突出的N型延伸部。N型延伸部可具有低于N型主区的杂质浓度。P型主体接触区313可设置在P型主体区311中并且被N型源极区315包围。N型源极区315和P型主体接触区313可以电连接至源极/主体端子310。P型主体接触区313可具有高于P型主体区311的杂质浓度。
P型主体区311的位于N型源极区315与N型第一漂移区353之间的上部区域可以作为沟道区108。栅氧化物层375和栅电极370可以顺序地层叠在沟道区108上。栅氧化物层375和栅电极370可以延伸到P型顶部区391与沟道区108之间的N型第一漂移区353上。在漂移区351+353和P型主体区311间隔开的另一个实施例中，沟道区108可以作为第一沟道区，并且P型阱区105的位于P型主体区311与N型第一漂移区353之间的上部区域可以作为第二沟道区。然而，如图1中所示，如果N型第一漂移区353设置成直接接触沟道区108，则第二沟道区可以不是必要的。栅电极370的侧壁可以覆盖有栅间隔件373，所述栅间隔件373形成在N型源极区315的N型延伸部之上。
在漂移区351+353和P型主体区311间隔开的另一个实施例中，栅氧化物层375和栅电极370可以在N型第一漂移区353之上延伸。如图1中所示，漂移区351+353可具有多结结构。也就是，如上所述，漂移区351+353可包括：设置在P型阱区105中的N型第一漂移区353、设置在N型第一漂移区353中的N型第二漂移区351、以及设置在N型第一漂移区353和N型第二漂移区351中的P型顶部区391。
在一个实施例中，漂移部分可被配置为仅包括N型第一漂移区353和P型顶部区391，而没有N型第二漂移区351。P型顶部区391可以引起双重降低表面电场(RESURF)效应以改善LDMOS晶体管10的击穿电压特性。也就是，由于P型顶部区391的存在，耗尽区可以形成在N型第一漂移区353与P型顶部区391之间，以及形成在N型第二漂移区351与P型顶部区391之间，以增加LDMOS晶体管10的漏结击穿电压。
N型第一漂移区353可具有低于N型第二漂移区351的杂质浓度，以作为轻掺杂高电压N阱。N型第一漂移区353可设置为包围N型第二漂移区351的侧壁和底表面。因此，LDMOS晶体管10的漏结击穿电压特性可以改善。N型第一漂移区353可设置为除了包围N型第二漂移区351之外还包围P型顶部区391。在另一个实施例中，N型第一漂移区353可设置为包围P型主体区311的底表面和侧壁。
P型顶部区391可以从N型第二漂移区351横向地延伸到N型第一漂移区353，以接触与栅电极370相邻的绝缘条带211的底表面。也就是，P型顶部区391可以被N型第一漂移区353部分地包围，以及被N型第二漂移区351部分地包围。
掩埋层103可以从N型第一漂移区353之下延伸到P型主体区311之下。在另一个实施例中，掩埋层103可具有重掺杂N型杂质的单层结构。可替选地，掩埋层103可具有多层结构，所述多层结构包括交替地且反复地层叠的至少一个P型层和至少一个N型层。掩埋层103中包括的P型层和N型层可以是外延层。
N型漏极区331可设置在N型第二漂移区351的上部区域中，并且可以电连接至漏极端子330。N型漏极区331可具有高于N型第二漂移区351的杂质浓度。N型第二漂移区351可设置为包围N型漏极区331的侧壁和底表面。在N型漏极区331与N型第二漂移区351之间可设置额外的N型杂质区(未示出)。所述额外的N型杂质区可具有高于N型第二漂移区351并且低于N型漏极区331的杂质浓度。
LDMOS晶体管10可包括共用P型主体区311并且相对于P型主体区311彼此对称的第一LDMOS晶体管11和第二LDMOS晶体管13。在此情况下，一对栅电极370可以分别电连接至第一LDMOS晶体管11和第二LDMOS晶体管13。另外，一对漏极端子330可以分别电连接至第一LDMOS晶体管11和第二LDMOS晶体管13。第一LDMOS晶体管11和第二LDMOS晶体管13可以彼此并联连接以作为单个LDMOS晶体管操作。
绝缘条带结构210(211、213和215)可在N型漏极区331与沟道区108之间设置在衬底100的上部区域中(例如，在P型顶部区391中)。如在图2中所示，多个绝缘条带211、213和215可设置成彼此平行，并且在其之间限定有源条带131和133。多个绝缘条带211、213和215以及多个有源条带131和133中的每个可具有直线形状，并且可以平行于N型漏极区331和栅电极370延伸。
在衬底100的上部区域中可设置额外的绝缘条带结构210以形成一对绝缘条带结构210。所述一对绝缘条带结构210可配置成相对于P型主体区311彼此对称。P型主体接触区313、N型源极区315、以及沟道区108可设置在所述一对绝缘条带结构210之间的第一有源区110中。绝缘条带结构210可设置成将栅电极370或沟道区108与N型漏极区331分开。N型漏极区331可设置在绝缘条带结构210与隔离层230之间的第二有源区150中，所述隔离层230设置在N型第一漂移区353的边缘上。
隔离层230可以是浅沟槽隔离层。绝缘条带结构210可包括彼此平行设置的第一至第三单独的绝缘条带211、213和215。绝缘条带211、213和215的数目可以根据N型漏极区331与沟道区108之间的距离而变化。绝缘条带结构210可以引起介电RESURF效应，以改善LDMOS晶体管10的击穿电压特性。也就是，绝缘条带结构210可以使由于施加至N型漏极区331的漏极电压所产生的电场从N型源极区315朝向N型漏极区331移动的电子漂移长度增加。因此，LDMOS晶体管10的漏结击穿电压特性改善。如果绝缘条带结构210的深度增加，则电子的漂移长度还可以增加。因此，LDMOS晶体管10的漏结击穿电压特性可以改善得更多。
如果利用浅沟槽隔离(STI)工艺而不利用硅的局部氧化(LOCOS)工艺来形成绝缘条带211、213和215，则N型第一漂移区353和N型第二漂移区351中的掺杂物(即，N型杂质)的损失可被最小化，并且可以抑制LDMOS晶体管10的导通电阻特性的劣化。具有STI结构的绝缘条带211、213和215可以通过刻蚀衬底100以形成沟槽并且通过利用介电材料填充沟槽来形成。因此，当绝缘条带211、213和215是利用STI工艺、而不是LOCOS工艺来形成时，N型第一漂移区353和N型第二漂移区351中的掺杂物的损失可被抑制。这是因为LOCOS工艺是在相对高温下被执行以热氧化硅衬底，而STI工艺是在相对低温下执行。因此，如果绝缘条带211、213和215是利用STI工艺形成的，则LDMOS晶体管10的漏结击穿电压特性可以改善，而不劣化LDMOS晶体管10的导通电阻特性。
栅电极370可以延伸到第一绝缘条带211上以与第一绝缘条带211的边缘重叠。在此情况下，第一绝缘条带211可以减轻施加至第一绝缘条带211之下的漂移区的电场。也就是，第一绝缘条带211可以将集中在栅电极的与漏极区330相邻的边缘的电场分散开，以降低电场的强度。因此，第一绝缘条带211可以增加LDMOS晶体管10的栅介电击穿电压和漏结击穿电压。
与栅电极370相邻的第一绝缘条带211的宽度可以大于与漏极区311相邻的第二绝缘条带213和第三绝缘条带215的宽度，使得第一绝缘条带211具有与栅电极370的边缘重叠的场重叠部分。然而，在另一个实施例中，第一、第二和第三绝缘条带211、213和215可具有大体相同的宽度。
绝缘条带211、213和215可具有STI结构，所述STI结构具有小于P型顶部区391的深度。绝缘条带211、213和215可设置在P型顶部区391中。在一个实施例中，绝缘条带211、213和215中的一个或两个可设置在N型第一漂移区353或N型第二漂移区351中。
在绝缘条带211、213和215之间限定的有源条带131和133中的至少一个可设置在P型顶部区391中。有源条带131和133可以电连接至接地端子130以将P型顶部区391接地。接地端子130可以将P型顶部区391电连接至P型半导体衬底101、P型阱区105、或外部的接地源。
在图1和图2中，将会了解到的是，各种结构、结、层、或区是以简化或理想化的形状示出的。因此，结、层、或区的实际形态可被修改成与图1和图2中所示出的不同。此外，结、层、或区的位置可以根据制造工艺或击穿电压设计来改变。此外，可以在结、层、或区中额外地设置其它的结、层、或区以改变结、层、或区的浓度形态。
如上所述，绝缘条带结构210以及有源条带131和133可以应用于需要大约60伏特或更高击穿电压的各种其它功率器件。例如，绝缘条带结构210以及有源条带131和133可以应用于P沟道LDMOS晶体管、漏极延伸型MOS(DEMOS)晶体管、或横向绝缘栅双极晶体管(IGBT)。此外，绝缘条带结构210以及有源条带131和133可以应用于不具有掩埋层103的LDMOS晶体管、或不具有掩埋层103的DEMOS晶体管。
图3是示出根据另一个实施例的功率集成器件10的立体图。功率集成器件10可配置在LDMOS晶体管中。在图3中，与图1和图2所使用的相同的附图标记表示相同的元件。
参见图3，LDMOS晶体管10可包括漂移区。漂移区可包括：设置在P型阱区105中的N型阱区354、设置在N型阱区354中的N型第二漂移区351、以及设置在N型第二漂移区351中的P型顶部区392。不同于图1，N型第二漂移区351可设置为包围P型顶部区392的全部侧壁和底表面。因此，N型第二漂移区351可以将P型顶部区392与N型阱区354隔离开。N型阱区354可以包围N型第二漂移区351，并且可以延伸以接触P型主体区311。在此情况下，沟道区108可以被限定为P型主体区311的位于N型源极区315与N型阱区354之间的上部区域。
LDMOS晶体管10还可包括在漏极区331与栅电极370之间设置在衬底100的上部区域中以限定有源条带131和133的绝缘条带211、213和215。绝缘条带211、213和215以及有源条带131和133可以在平行于漏极区331的方向上延伸。如上结合图1和图2所述，因为绝缘条带211、213和215是利用STI工艺形成的，因此在形成绝缘条带211、213和215时，N型阱区354、N型第二漂移区351以及有源条带131和133中的掺杂物的损失可被抑制。因此，可以避免LDMOS晶体管10的导通电阻特性的劣化。
绝缘条带211、213和215可以引起介电RESURF效应，以改善LDMOS晶体管10的击穿电压特性。另外，设置有源条带131和133的P型顶部区392可以通过在P型顶部区392与N型第二漂移区351之间产生结耗尽区而引起RESURF效应，由此改善LDMOS晶体管10的击穿电压特性。
功率集成器件、例如LDMOS晶体管10可以利用CMOS工艺与逻辑电路一起实现在衬底上。LDMOS晶体管可以如下来制造：制备包括N型掩埋层103和P型阱区105的衬底100；在P型阱区105中形成N型第一漂移区353或354；在P型阱区105中形成P型主体区311；在N型阱区353或354中形成N型第二漂移区351和P型顶部区391或392；在N型阱区353或354、N型第二漂移区351以及P型顶部区391或392中形成隔离层230以及绝缘条带211、213和215；在P型主体区311与绝缘条带结构210之间的N型阱区353或354上形成顺序层叠的栅氧化物层375和栅电极370；以及在P型主体区311和N型第二漂移区351中、或利用栅电极370作为掩模来形成P型主体接触区313、N型源极区315以及N型漏极区331。可以利用STI工艺来形成隔离层230以及绝缘条带211、213和215，以及可以在形成栅电极370时形成互连线。
绝缘条带211、213和215以及有源条带131和133可以平行于漏极区331或栅电极370来设置，并且可以在与漏极区331或栅电极370相交叉的方向上交替地且反复地排列。因此，在形成绝缘条带211、213和215时，N型阱区353或354、N型第二漂移区351、以及有源条带131和133中的掺杂物的损失可被抑制。因此，可避免LDMOS晶体管10的导通电阻特性的劣化。此外，绝缘条带211、213和215可以引起介电RESURF效应，以改善LDMOS晶体管10的击穿电压特性。另外，具有与第二漂移区351相反的导电类型的顶部区391或392可以延伸到第二漂移区351中，使得有源条带131和133形成在绝缘条带211、213和215之间以及顶部区391或392中。因此，结耗尽区可以形成在顶部区391或392与第二漂移区351之间，以引起RESURF效应并且改善LDMOS晶体管10的击穿电压特性。照此，可以实现高特性LDMOS晶体管。
绝缘条带211、213和215以及有源条带131和133也可以应用于其它功率器件，例如双扩散MOS(DMOS)晶体管、DEMOS晶体管、或IGBT。虽然图1、图2和图3示出了N沟道LDMOS晶体管10，但是实施例并不限于N沟道LDMOS晶体管。例如，LDMOS晶体管可以是P沟道LDMOS晶体管。
图4是示出采用根据一个实施例的功率集成器件的电子器件700的示意图。参见图4，电子器件700可包括用作驱动器电路的高电压集成电路(HVIC)710以及用作开关器件的功率集成器件720。此电子器件700可被配置成单相逆变器。HVIC710可具有供应电压端子VCC、输入端子IN、以及输出端子O。HVIC710可以通过供应电压端子VCC来接收电源电压信号以驱动其内部电路。此外，HVIC710可以通过输入端子IN来接收输入信号以产生输出信号。输出信号可以通过输出端子O而被输出。输出端子O可以连接至功率集成器件720的栅极端子G。
功率集成器件720可以是根据一个实施例的功率集成器件、例如参考图1至图3所描述的LDMOS晶体管中的任何一个。因此，功率集成器件720可包括具有为1或更大的高宽比的深沟槽场绝缘层(即，绝缘条带211、213和215)。也就是，绝缘条带211、213和215中的每个的深度等于或大于其宽度。功率集成器件720可包括连接至电源端子P的漏极端子D，电源电压施加至电源端子P。此外，功率集成器件720可包括连接至输出端子OUT的源极端子S。续流二极管730可以反向并联地耦接在功率集成器件720的漏极端子D与源极端子S之间。HVIC710的输出信号可以施加至功率集成器件720的栅极端子G以导通或关断功率集成器件720。如果电子器件700是多相逆变器，则电子器件700可包括多个HVIC710以及多个功率集成器件720。在此情况下，HVIC710的数目以及功率集成器件720的数目可以等于多相逆变器的相位数目。
图5是示出采用根据一个实施例的功率集成器件的电子***800的框图。参见图5，电子***800可以是移动***，其可包括移动电台调制解调器(MSM)810、射频(RF)子***820、电源管理集成电路(PMIC)830、诸如液晶显示器(LCD)的显示器840、以及存储器850。MSM810可包括用于控制电子***800的整体操作的处理器、用于处理音频信号和视频信号的数字信号处理器(DSP)、用于通信的调制解调器、以及驱动器。RF子***820可被用来稳定地设定电子***800可用的频带，并且可被用来将模拟信号转换成为数字信号、或反之亦然。显示器840可以是电子***800的输出单元。存储器850可包括储存被使用在电子***800的操作中的数据的移动动态随机存取存储器(DRAM)以及NAND快闪存储器。存储器850可以通过双向总线与MSM810通信。
电子***800还可包括相机、扬声器、以及天线860。相机和扬声器可通过MSM810来控制。通过相机捕捉的图像可被储存在存储器850中，并且储存在存储器850中的图像数据可通过显示器840而被输出。RF子***820可以将通过天线860接收到的信号转换成模拟信号或数字信号。通过天线860接收到的信号中的音频信号可以通过扬声器而被输出。
PMIC830可以从外部设备或电池接收电源电压，以将电源电压供应至电子***800的各种内部元件。因此，PMIC830可包括电源管理电路。电源管理电路可以利用图1至图3中所示的功率集成器件作为开关器件。在一个实施例中，电源管理电路可包括调节器、逆变器、转换器、或驱动器。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种功率集成器件，包括：
衬底之上的栅电极；
源极区和漏极区，在所述栅电极的两个相对侧设置所述衬底中；
漂移区，在所述栅电极与所述漏极区之间设置在所述衬底中，以与所述源极区间隔开；以及
多个绝缘条带，设置在所述漂移区的上部区域中，在所述多个绝缘条带之间限定至少一个有源条带。
技术方案2.如技术方案1所述的功率集成器件，
其中所述多个绝缘条带彼此平行地延伸；以及
其中所述至少一个有源条带平行于所述漏极区。
技术方案3.如技术方案1所述的功率集成器件，其中所述至少一个有源条带平行于所述漏极区延伸，以及
其中所述多个绝缘条带平行于所述漏极区延伸。
技术方案4.如技术方案1所述的功率集成器件，其中所述至少一个有源条带平行于所述栅电极延伸，以及
其中所述多个绝缘条带平行于所述栅电极延伸。
技术方案5.如技术方案1所述的功率集成器件，其中所述多个绝缘条带彼此平行。
技术方案6.如技术方案1所述的功率集成器件，
其中所述多个绝缘条带彼此平行地延伸，以及
其中所述至少一个有源条带平行于所述栅电极。
技术方案7.如技术方案1所述的功率集成器件，其中所述多个绝缘条带包括彼此间隔开的沟槽隔离层。
技术方案8.如技术方案1所述的功率集成器件，
其中所述漂移区包括具有第一导电性的第二漂移区；以及
其中所述漏极区设置在所述第二漂移区的上部区域中、具有所述第一导电性、并且具有比所述第二漂移区的杂质浓度更高的杂质浓度。
技术方案9.如技术方案8所述的功率集成器件，其中所述漂移区还包括具有第一导电性的第一漂移区，以及
其中所述第一漂移区包围所述第二漂移区。
技术方案10.如技术方案8所述的功率集成器件，还包括：
顶部区，设置在所述漂移区的上部区域中并且与所述漏极区的侧壁相邻，以及
其中所述顶部区具有与所述第一导电性相反的第二导电性。
技术方案11.如技术方案10所述的功率集成器件，
其中所述顶部区被形成为比所述第二漂移区更浅；以及
其中所述顶部区横向地延伸到与所述栅电极相邻的衬底中。
技术方案12.如技术方案10所述的功率集成器件，其中所述第二漂移区包围所述顶部区的所有侧壁以及底表面。
技术方案13.如技术方案10所述的功率集成器件，其中所述多个绝缘条带中的至少一个设置在所述顶部区中。
技术方案14.如技术方案10所述的功率集成器件，其中所述多个绝缘条带包括比所述顶部区更浅的沟槽隔离层。
技术方案15.如技术方案10所述的功率集成器件，其中所述第一导电性是N型导电性，所述第二导电性是P型导电性。
技术方案16.如技术方案10所述的功率集成器件，其中所述第一导电性是P型导电性，所述第二导电性是N型导电性。
技术方案17.如技术方案1所述的功率集成器件，还包括包围所述源极区的主体区，
其中所述主体区具有与所述源极区相反的导电性。
技术方案18.如技术方案17所述的功率集成器件，其中所述主体区的位于所述源极区与所述漂移区之间的上部区域用作沟道区。
技术方案19.一种功率集成器件，包括：
具有第一导电性的漂移区和具有第二导电性的主体区，设置在具有所述第二导电性的衬底中；
具有所述第一导电性的源极区，设置在所述主体区的上部区域中；
栅电极，在所述源极区与所述漂移区之间设置在所述主体区之上；
具有所述第一导电性的漏极区，设置在所述漂移区的上部区域中并且与所述栅电极间隔开；以及
多个绝缘条带，设置在所述漂移区的上部区域中，并且在所述多个绝缘条带之间限定至少一个有源条带，
其中所述至少一个有源条带平行于所述漏极区。
技术方案20.一种功率集成器件，包括：
具有第一导电性的漂移区和具有第二导电性的主体区，设置在具有所述第二导电类型的衬底中；
具有所述第二导电性的顶部区，设置在所述漂移区的上部区域中；
具有所述第一导电性的源极区，设置在所述主体区的上部区域中；
栅电极，在所述源极区与所述漂移区之间设置在所述主体区之上，具有所述第一导电性的漏极区设置在所述漂移区的上部区域中并且与所述栅电极间隔开；以及
多个绝缘条带，设置在所述顶部区的上部区域中，并且在所述多个绝缘条带之间限定至少一个有源条带，
其中所述至少一个有源条带平行于所述漏极区。

Claims (10)

1.一种功率集成器件，包括：
衬底之上的栅电极；
源极区和漏极区，在所述栅电极的两个相对侧设置所述衬底中；
漂移区，在所述栅电极与所述漏极区之间设置在所述衬底中，以与所述源极区间隔开；以及
多个绝缘条带，设置在所述漂移区的上部区域中，在所述多个绝缘条带之间限定至少一个有源条带。
2.如权利要求1所述的功率集成器件，
其中所述多个绝缘条带彼此平行地延伸；以及
其中所述至少一个有源条带平行于所述漏极区。
3.如权利要求1所述的功率集成器件，其中所述至少一个有源条带平行于所述漏极区延伸，以及
其中所述多个绝缘条带平行于所述漏极区延伸。
4.如权利要求1所述的功率集成器件，其中所述至少一个有源条带平行于所述栅电极延伸，以及
其中所述多个绝缘条带平行于所述栅电极延伸。
5.如权利要求1所述的功率集成器件，其中所述多个绝缘条带彼此平行。
6.如权利要求1所述的功率集成器件，
其中所述多个绝缘条带彼此平行地延伸，以及
其中所述至少一个有源条带平行于所述栅电极。
7.如权利要求1所述的功率集成器件，其中所述多个绝缘条带包括彼此间隔开的沟槽隔离层。
8.如权利要求1所述的功率集成器件，
其中所述漂移区包括具有第一导电性的第二漂移区；以及
其中所述漏极区设置在所述第二漂移区的上部区域中、具有所述第一导电性、并且具有比所述第二漂移区的杂质浓度更高的杂质浓度。
9.一种功率集成器件，包括：
具有第一导电性的漂移区和具有第二导电性的主体区，设置在具有所述第二导电性的衬底中；
具有所述第一导电性的源极区，设置在所述主体区的上部区域中；
栅电极，在所述源极区与所述漂移区之间设置在所述主体区之上；
具有所述第一导电性的漏极区，设置在所述漂移区的上部区域中并且与所述栅电极间隔开；以及
多个绝缘条带，设置在所述漂移区的上部区域中，并且在所述多个绝缘条带之间限定至少一个有源条带，
其中所述至少一个有源条带平行于所述漏极区。
10.一种功率集成器件，包括：
具有第一导电性的漂移区和具有第二导电性的主体区，设置在具有所述第二导电类型的衬底中；
具有所述第二导电性的顶部区，设置在所述漂移区的上部区域中；
具有所述第一导电性的源极区，设置在所述主体区的上部区域中；
栅电极，在所述源极区与所述漂移区之间设置在所述主体区之上，具有所述第一导电性的漏极区设置在所述漂移区的上部区域中并且与所述栅电极间隔开；以及
多个绝缘条带，设置在所述顶部区的上部区域中，并且在所述多个绝缘条带之间限定至少一个有源条带，
其中所述至少一个有源条带平行于所述漏极区。
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