CN103594469A - 垂直功率mosfet晶体管及其形成方法 - Google Patents

垂直功率mosfet晶体管及其形成方法 Download PDF

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Abstract

一种器件包括具有第一导电类型的半导体层，以及位于所述半导体层上方的第一体区和第二体区，其中所述第一体区和第二体区具有与第一导电类型相反的第二导电类型。具有所述第一导电类型的掺杂半导体区设置在第一体区和第二体区之间并且接触所述第一体区和所述第二体区。第一栅电极和第二栅电极设置在所述栅极介电层上方并且分别与所述第一体区和所述第二体区重叠。所述第一栅电极和所述第二栅电极通过间隔相互物理分离，并且电互连。第一栅电极和第二栅电极之间的间隔与掺杂半导体区重叠。所述器件进一步包括包含MOS的器件。本发明还公开了垂直功率MOSFET晶体管及其形成方法。

Description

垂直功率MOSFET晶体管及其形成方法
本申请是2012年6月1日提交的名称为“Vertical Power MOSFET andMethods of Forming the Same”的美国专利申请13/483,633的部分继续，本申请通过引用并入本文中。
技术领域
本发明涉及半导体技术领域，更具体地，涉及垂直功率MOSFET晶体管及其形成方法。
背景技术
在传统的垂直功率金属氧化物半导体场效应晶体管(MOSFET)中，两个p体区形成在n型外延区中。由于垂直功率MOSFET的源极区和漏极区是重叠的因此垂直功率MOSFET如此命名。两个P体区之间的部分外延区进行轻掺杂以形成n型掺杂区，有时称为N型结场效应晶体管(n-JFET)区。p体区和n-JFET区位于栅极电介质和栅电极下方。当对栅极施加正电压时，电子的反向区形成在p体区中。反向区充当将垂直功率MOSFET的源极区连接至n-JFET区的沟道区，n-JFET区进一步通过n型外延区连接至功率MOSFET的漏极区。因此，源极-漏极电流从源极区传导至p体区中的沟道、n-JFET区、外延区，然后至漏极区。
n-JFET区在栅电极下面，并且栅极介电层设置在n-JFET区和栅电极之间。在栅电极和n-JFET区之间存在大的重叠区域。因此，存在不利地影响垂直MOSFET的性能(包括速度)的大栅极-漏极电容。此外，由于n-JFET区是部分n型外延区，因此n-JFET区是轻掺杂。因此n-JFET区的电阻很高，n-JFET区的高电阻不利地影响垂直功率MOSFET的驱动电流。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种器件，包括：
具有第一导电类型的半导体层；
位于所述半导体层上方的第一体区和第二体区，所述第一体区和所述第二体区具有与所述第一导电类型相反的第二导电类型；
具有所述第一导电类型的掺杂半导体区，所述掺杂半导体区位于所述第一体区和所述第二体区之间并且接触所述第一体区和所述第二体区；
位于所述第一体区和所述第二体区以及所述掺杂半导体区上方的栅极介电层；
位于所述栅极介电层上方并且分别与所述第一体区和所述第二体区的第一栅电极和第二栅电极重叠，所述第一栅电极和所述第二栅电极通过间隔相互物理分离并且电互连，其中，所述间隔与所述掺杂半导体区重叠；以及
位于所述半导体层的表面处的包含金属氧化物半导体(MOS)的器件，所述包含MOS的器件选自基本由高压(HV)N型MOS(HVNMOS)器件、低压(LV)N型MOS(LVNMOS)器件、LVP型MOS(LVPMOS)器件、HVP型MOS(HVPMOS)器件和它们的组合所组成的组。
在可选实施例中，所述第一栅电极和所述第二栅电极包含在垂直功率MOS场效应晶体管(MOSFET)中，并且所述垂直功率MOSFET进一步包括：源极区，包括位于所述第一体区和所述第二体区上方的第一部分；半导体埋层，位于所述半导体层下方且具有所述第一导电类型，所述半导体埋层用作所述垂直功率MOSFET的漏极；以及穿透所述半导体层以接触所述半导体埋层的金属深通孔。
在可选实施例中，所述第一栅电极和所述第二栅电极包含在垂直功率金属氧化物半导体场效应晶体管(MOSFET)中，并且所述垂直功率MOSFET进一步包括：源极区，包括位于所述第一体区和所述第二体区上方的第一部分；以及漏极区，位于所述半导体层下方。
在可选实施例中，所述包含MOS的器件包括所述HVNMOS器件，所述HVNMOS器件包括：第三体区，位于所述半导体层上方，所述第三体区具有所述第二导电类型；第三栅电极，位于所述第三体区上方；源极区和漏极区，具有所述第一导电类型并且位于所述第三栅电极的相对侧并且与所述第三栅电极相邻；以及场板，包括位于所述第三栅电极的漏极侧的一部分。
在可选实施例中，所述包含MOS的器件包括所述LVNMOS器件。
在可选实施例中，所述包含MOS的器件包括所述LVPMOS器件。
在可选实施例中，所述包含MOS的器件包括所述HVPMOS器件，所述HVPMOS器件包括：位于所述半导体层上方的轻掺杂漏极区，所述轻掺杂漏极区具有所述第二导电类型；位于所述轻掺杂漏极区上方的第三栅电极；以及具有所述第二导电类型的源极区和漏极区，所述源极区和所述漏极区位于所述第三栅电极的相对侧并且与所述第三栅电极相邻，其中，所述漏极区通过部分所述轻掺杂漏极区与所述第三栅电极间隔开；以及场板，包括位于所述第三栅电极的漏极侧的一部分。
在可选实施例中，所述器件进一步包括：设置在所述第一栅电极和所述第二栅电极之间的所述间隔中的导电场板；以及，位于所述导电场板上方的层间电介质。
在可选实施例中，所述第一体区和所述掺杂半导体区之间的第一界面与所述第一栅电极的边缘基本对准，并且所述第二体区和所述掺杂半导体区之间的第二界面与所述第二栅电极的边缘基本对准。
根据本发明的另一方面，还提供了一种器件，包括：
具有第一导电类型的半导体层；
垂直功率金属氧化物半导体场效应晶体管(MOSFET)，包括：
第一体区和第二体区，位于所述半导体层的表面区域中并且具有与所述第一导电类型相反的第二导电类型；
第一掺杂半导体区，具有所述第一导电类型并且位于所述第一体区和所述第二体区之间，所述第一掺杂半导体区的底部以及所述第一体区和所述第二体区的底部与所述半导体层的顶面接触；
栅极介电层，位于所述第一体区和所述第二体区以及所述第一掺杂半导体区上方；
第一栅电极和第二栅电极，位于所述栅极介电层上方并且分别与所述第一体区和所述第二体区重叠，其中所述第一栅电极和所述第二栅电极通过间隔相互物理分离并且电互连；
第一源极区，包括位于所述第一体区和所述第二体区上方的第一部分；和
第一漏极区，所述第一源极区和所述第一漏极区位于包括所述第一体区和所述第二体区的区域的相对侧；以及
位于所述半导体层的表面处的高压MOS器件。
在可选实施例中，所述高压MOS器件包括：位于所述半导体层上方并且具有所述第二导电类型的第三体区，所述第三体区具有与所述第一体区和所述第二体区相同的杂质浓度和相同的深度；位于所述第三体区上方的第三栅电极；以及，位于所述第三栅电极的相对侧并且与所述第三栅电极相邻的第二源极区和第二漏极区。
在可选实施例中，所述高压MOS器件包括：位于所述半导体层上方并且具有所述第一导电类型的第二掺杂半导体区；位于所述第二掺杂半导体区上方的第三栅电极；以及，位于所述第三栅电极的相对侧并且与所述第三栅电极相邻的第二源极区和第二漏极区，所述第二漏极区位于所述第二掺杂半导体区中并且通过部分所述第二掺杂半导体区与所述第三栅电极间隔开。
在可选实施例中，所述垂直功率MOSFET进一步包括设置在所述第一栅电极和所述第二栅电极之间的所述间隔中的第一场板，所述第一场板通过所述栅极介电层与所述第一掺杂半导体区间隔开；以及，所述高压MOS器件进一步包括第二场板，所述第二场板包括位于所述第三栅电极的漏极侧的一部分，其中所述第二场板和所述第一场板由相同的材料形成。
在可选实施例中，所述第一漏极区包括位于所述半导体层下方的金属板。
在可选实施例中，所述垂直功率MOSFET进一步包括：位于所述半导体层下方并且具有所述第一导电类型的半导体埋层，所述半导体埋层用作所述垂直功率MOSFET的第一漏极；以及，穿透所述半导体层以接触所述半导体埋层的金属深通孔。
根据本发明的另一方面，还提供了一种方法，包括：
外延生长具有第一导电类型的外延半导体层；
在所述外延半导体层上方形成半导体体层，所述半导体体层具有与所述第一导电类型相反的第二导电类型；
在所述半导体体层上方形成栅极介电层；
在所述栅极介电层上方形成第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极通过间隔相互间隔开；
对所述半导体体层的一部分进行注入以形成具有所述第一导电类型的掺杂半导体区，所述掺杂半导体区与所述间隔重叠，并且所述掺杂半导体区延伸以接触所述外延半导体层；
在所述半导体体层上方形成源极区；
在所述外延半导体层下方形成漏极区；以及
在所述外延半导体层的表面处形成高压MOS器件。
在可选实施例中，形成所述高压MOS器件的步骤包括：在所述外延半导体层上方形成附加半导体体层，所述半导体体层和所述附加半导体体层在同一工艺步骤中同时形成。
在可选实施例中，将所述第一栅电极和所述第二栅电极用作注入掩模来进行对所述半导体体层的所述一部分进行注入的步骤。
在可选实施例中，所述方法进一步包括：在对所述半导体体层的一部分进行注入以形成所述掺杂半导体区的步骤之后，在所述第一栅电极和所述第二栅电极上方形成介电层；以及，在所述介电层上方形成第一导电场板，所述第一导电场板延伸进所述第一栅电极和所述第二栅电极之间的所述间隔。
在可选实施例中，形成所述高压MOS器件的步骤包括：在所述高压MOS器件的栅电极的漏极侧形成第二导电场板，所述第一导电场板和所述第二导电场板同时形成。
附图说明
为了更完整理解实施方式，以及其优势，现在结合附图参考下面的描述，其中：
图1A至图1F是根据一些示例性实施方式的垂直功率金属氧化物半导体场效应晶体管(MOSFET)的制造中中间阶段的截面图；
图2A至图2C是根据一些可选实施方式的垂直功率MOSFET的制造中中间阶段的截面图；
图3A至图5F是在各种MOS器件形成的集成中中间阶段的截面图。
具体实施方式
下面详细阐述了本实施方式的制造和使用。然而，应当理解这些实施方式提供了可以体现在多种具体环境下的许多可应用的发明概念。所讨论的具体实施方式仅是示例说明，并不用于限制本发明的范围。
根据各种示例性实施方式提供了一种垂直功率金属氧化物半导体场效应晶体管(MOSFET)及其形成方法。示出了形成垂直功率MOSFET的中间阶段。讨论了实施方式的变形。在本发明的各视图和例证实施方式中，相同的标号用于指代相同的元件。
图1A至图1F是n型垂直功率MOSFET的形成中中间阶段的截面图。参照图1A，提供了半导体区20，其为部分半导体衬底。半导体区20和各半导体衬底可具有晶体硅衬底。可选地，半导体区20和各半导体衬底可由其他半导体材料(例如，硅锗)形成。半导体衬底可以为体硅。在一些实施方式中，半导体区20为用n型杂质(例如，磷或者砷)掺杂至大约1019/cm3和大约1021/cm3之间杂质浓度的重掺杂层。在所述的实施方式中，术语“重掺杂”指杂质浓度在大约1019/cm3以上。然而，本领域普通技术人员可以理解，重掺杂是取决于具体器件类型、技术代、最小器件尺寸等的技术术语。因而，该术语旨在根据被评估的技术进行解释并且不受限于所描述的实施方式。
在重掺杂的半导体区20上方，通过外延形成外延层22并且用n型杂质进行轻掺杂。外延层22的杂质浓度可在大约1015/cm3和大约1018/cm3之间。外延层22可以为硅层，然而其他的半导体材料也可以使用。
然后，形成体层26。体层26为p型，并因此这以后称为p体26。在一些实施方式中，通过将p型杂质(例如，硼和/或铟)注入外延层22的顶部形成p体26，其中外延层22的底部不注入，并且保留为n型。p体26的p型杂质浓度可以在大约1015/cm3和大约1018/cm3之间。p体26的注入可包括通过氧化外延层22的表层形成垫氧化层(未示出)，穿过垫氧化层注入p型杂质以形成p体26，然后去除垫氧化层。在可选实施方式中，通过在外延层22上外延生长半导体层(例如，硅层)，并且在外延进行时原位掺杂p-型杂质形成p体26。
接着，如图1B中所示，形成栅极氧化物层28。在一些实施方式中，形成工艺包括p体26的表层的热氧化。因此，栅极氧化物层28包括氧化硅。在可选的实施方式中，栅极氧化物层28通过沉积形成。相应的栅极氧化物层28可包括氧化硅、氮化硅、氧氮化硅、碳化硅、它们的组合，以及它们的多层。
图1B还示出了栅电极30(包括30A和30B)的形成。形成工艺可包括导电材料的覆盖沉积(blanket deposition)，并且然后图案化导电材料。在一些实施方式中，栅电极30A和30B包括多晶硅，然而也可使用其他的导电材料(例如，金属、金属硅化物或类似物)。栅电极30A和30B通过间隔29彼此间隔开。在一些示例性实施方式中，栅电极30A和30B之间的间距S 1可在大约100nm和大约10μm之间。应当理解，整个说明书描述的数值仅是实例，并且可变化成不同的数值。
接着，实施注入以形成n型区32。由于它用作JFET的一部分，N型掺杂区32有时称为N型结场效应晶体管(n-JFET)区。在注入期间，可施加光刻胶(未示出)然后图案化光刻胶，从而暴露栅电极30A和30B之间的间隔29，然后通过间隔29实施注入。注入的n型杂质可包括磷、砷或类似物。至少部分栅电极30A和30B可用作注入掩模。注入的n型杂质中和p体26的注入部分中的p型杂质，并且将所注入的部分转化成n型。最后得到的n型掺杂区32穿透p体26，并且具有至少接触并且可延伸至外延层22内的底部。p体26因此分成两部分，即，p体26A和p体26B。根据一些实施方式，n型掺杂区32的杂质浓度可以在大约1015/em3和大约1018/em3之间。n型掺杂区32和p体26A之间的界面32A与栅电极30A的边缘30A1基本对准，n型掺杂区32和体26B之间的界面32B与栅电极30B的边缘30B1基本对准。然而，由于注入向外扩散，在注入后实施的热处理之后界面还可向栅电极延伸。
参照图1C，进一步实施注入以形成用作源极接触区的重掺杂n型区34。N型区34可具有在诸如大约1019/em3和大约1021/em3之间的杂质浓度。n型区34的底面通过部分p体26与外延层22间隔开。在后续步骤中，栅极间隔件36形成在栅电极30A和30B的侧壁上。形成工艺可包括沉积介电层，然后进行各向异性蚀刻层以去除介电层的水平部分。栅电极30A和30B的侧壁上的介电层的垂直部分在蚀刻后保留并且形成栅极间隔件36。
在图1D中，介电层38形成在n型区34、间隔件36和栅电极30A和30B上方。在一些实施方式中，介电层38用作后续步骤中的接触开口形成中的蚀刻停止层，接触开口用于形成连接至栅电极30A和30B的接触塞。介电层38可包括氧化物、氮化物、氧氮化物、它们的组合，以及它们的多层。
接着，参照图1E，介电层38、栅极介电层28以及部分重掺杂n型区34被蚀刻以形成接触开口40。在接触开口形成之后，重掺杂n型区34的侧壁暴露于接触开口40，并且p体26A和26B的顶面也被暴露。接着，实施p型杂质注入以在p体区26中形成重掺杂p型区42。在一些实施方式中，重掺杂p型区42中的p型杂质浓度在大约1019/em3和大约1021/em3之间。重掺杂p型区42用作p体26A和26B的拾取区(pickup region)。
参照图1F，沉积导电材料以形成源极区43。源极区43接触重掺杂n型区34的侧壁。而且，导电材料沉积在重掺杂半导体区20下面以形成漏极区44。源极区43和漏极区44形成在各个晶圆和芯片的相对侧上。在一些实施方式中，源极区43和漏极区44由诸如铝、铜、钨、镍和/或类似物的金属或者金属合金形成。因而形成垂直功率MOSFET 52。电连接45(例如，接触塞、金属线和类似物)形成在栅电极30A和30B上方并且连接至栅电极30A和30B。栅电极30A和30B因此互连，并且在相同电平下，以及充当一个栅极。
使用曲线46示意性地示出垂直功率MOSFET 52的电流，其流经源极区43、重掺杂n型区34、p型体26A和26B中的沟道区26’、n型掺杂区32、外延层22、半导体区20，并且到达漏极区44。可以理解，源极区43包括延伸进栅电极30A和30B之间的间隔并且与n型掺杂区32的部分42’重叠。导电部分42’充当连接至源极区43的场板，并且起降低n型掺杂区32中表面电场的作用。
图2A至图2C示出了根据可选实施方式的垂直功率MOSFET的形成中中间阶段的截面图。除非另有所指，图2A至图2C中实施方式中的部件的材料和形成方法，与图1A至图1F示出的实施方式中相同标号指示的部件基本相同。图2A至图2C中示出的相同部件的细节可因此在图1A至图1F示出的实施方式的阐述中找到。
这些实施方式的初始步骤与图1A至图1D中所示的相同。接着，如图中2A所示，形成场板48。场板48导电，并且可包括多晶硅、金属硅化物、金属合金或类似物。场板48延伸至栅电极30A和30B之间的间隔，并且覆盖n型掺杂区32。在一些实施方式中，场板48在栅电极30A和30B上方延伸并且覆盖每个栅电极30A和30B的部分。在可选的实施方式中，场板48不在栅电极30A和30B上方延伸。场板48起降低n型掺杂区32中表面电场的作用。在一些实施方式中，场板48与后续形成的源极区43分离，并且可被施加与源极区43的电压不同的电压。在可选的实施方式中，场板48连接至后续形成的源极区43并且与后续形成的源极区43在相同的电压电平。
参照图2B，层间电介质(ILD)50形成在图2A中示出的结构上方，并且在介电层38上方。ILD 50可包括磷硅玻璃(PSG)、硼硅玻璃(BSG)，掺硼磷硅(酸盐)玻璃，正硅酸四乙酯(TEOS)氧化物，或类似物。ILD 50可形成为覆盖层(blanket layer)。接触开口40然后通过蚀刻ILD 50、栅极介电层28以及重掺杂n型区34的一些部分以形成接触开口40来形成。在接触开口形成之后，重掺杂n型区34的侧壁暴露，并且p体26A和26B的顶面也暴露。
接着，实施注入以穿过接触开口40将p型杂质掺杂到p体26，以便在p体26的表面区域形成重掺杂p型区42。在后续步骤中，如图2C所示，沉积导电材料以形成源极区43和漏极区44。因此形成垂直功率MOSFET52。可通过形成接触塞和金属线形成电连接45，电连接45与栅电极30A/30B和场板48连接。在一些实施方式中，场板48电连接至源极区43并且与源极区43在相同电压。在可选的实施方式中，场板48与源极区43分离，并且对场板48施加与源极区43的电压分离的电压。
在所述实施方式中，栅电极30A和30B不覆盖n型区32，n型区32通过n型外延层22和n型区20电连接至漏极区44。因此，栅极-漏极电容显著减小。而且，由于n型区32通过注入形成，并且可掺杂成具有高杂质浓度，因而n型区32的电阻减小，垂直功率MOSFET 52的驱动电流增加。
尽管图1A至图2C中示出的实施方式提供了形成n型垂直功率MOSFET的方法，本领域技术人员可以理解，所提供的教导可容易地用于p型垂直功率MOSFET的形成，并且p型垂直功率MOSFET的各区域20、22、26、32、34和42的导电类型反转。
图3A至图5示出了功率MOSFET 52与高压(HV)N型MOS(HVNMOS)器件、低压(LV)N型MOS(LVNMOS)器件、LVP型MOS(LVPMOS)器件和高压(HV)P型MOS(HVPMOS)器件的形成结合的工艺流程。除非另有所指，这些实施方式中一些部件的材料和形成方法，与图1A至图2C示出的实施方式中相同标号指示的部件基本相同。图3A至图5F中示出的有关部件的形成工艺和材料的细节可因此在图1至图2C示出的实施方式的阐述中找到。
图3A示出了分别是垂直功率MOSFET区、HVNMOS区、LVNMOS区、LVPMOS区和HVPMOS区的器件区100、200、300、400和500。参照图3A，提供衬底21。根据一些实施方式，衬底21为p型衬底，然而根据可选的实施方式衬底21还可为n型衬底。N型埋层(NBL)110通过例如注入形成在衬底21的顶面。NBL 110可以在器件区100中，并且不延伸至器件区200、300、400和500内。接着，实施外延以在衬底21上方形成外延层22，其中外延层22可以在外延期间用n型杂质进行原位掺杂。在外延之后，形成从外延层22的顶面延伸进外延层22的隔离区23。隔离区23可以为浅沟槽隔离(STI)区，并因此在本申请中称为STI区23，然而隔离区23还可以为场氧化物。STI区23可限定器件区100、200、300、400和500的有源区。
参照图3B，栅极氧化物层28形成在外延层22的表面上，并且延伸进器件区100、200、300、400和500。实施多次注入以在外延层22中形成多个掺杂区。在一些实施方式中，栅极氧化物层28在注入步骤之前形成，其中注入的杂质穿透栅极氧化物层28以形成注入区。在可选的实施方式中，栅极氧化物层28在注入步骤之后形成。
P体26和226使用相同的光刻掩模同时形成，光刻掩模限定用作注入掩模的光刻胶的图案。可以是p型区的低压阱(LVW)区329形成在器件区300中。LVW区329可以配置成支承相应的器件以在大约5V的工作电压下工作。P型掺杂漏极(PDD)区531形成在器件区500中。高压N阱(HVNW)区225、325和525分别形成在器件区200、300/400和500中。符号“300/400”指示器件区300和400的组合区域。P体226、LVW区329和PDD区531分别形成在HVNW区225、325和525内。P体26和226的掺杂浓度与图1至图2C的实施方式中的相同。LVW区329可具有在大约1015/cm3和大约1018/cm3之间的p型掺杂浓度。PDD区531是轻掺杂的，并且可具有在大约1015/cm3和大约1018/cm3之间的p型掺杂浓度。
进一步地，深p阱区227、327和527分别形成在器件200、300/400和500中，并且分别在HVNW区225、325和525下面延伸。HVNW区225、325和525和深p阱区227、327和527可具有在大约1015/cm3和大约1018/cm3之间的掺杂浓度。用于图3B中示出的多次注入的详细形成工艺，相应的光刻胶，相应的光刻掩模没有示出，并且本领域技术人员在本发明实施方式的教导下会意识到相应的细节。
在图3C中，栅电极30(包括30A和30B)、230、330、430和530分别形成在器件区100、200、300/400和500中，并且在栅极氧化物层28上方。然后实施注入以形成位于栅电极30A和30B之间的n型掺杂区32，其中栅电极30A和30B充当注入掩模的部分。因此P体26被n型掺杂区32分成p体26A和26B。同时，形成n型掺杂区32，n型区232通过相同注入同时形成在器件区200中。在一些实施方式中，栅电极230的一部分覆盖部分p体226，并且栅电极230的另一部分不与p体226对准。可选地，p体226的边缘与栅电极230的边缘对准。而且，栅电极530的部分覆盖部分PDD区531，栅电极230的另一部分不与PDD区531对准。可选地，PDD区531的边缘与栅电极530的边缘对准。
参照图3D，栅极间隔件36、236、336、436和536同时形成并且在各自的栅电极30、23、330、430和530的侧壁上。然后，为了形成重掺杂n型区(标记为N+区)34、234、334、434和534，实施注入以对外延层22进行注入。为了形成重掺杂n型区(标记为N+区)42、242、342、442和542，还实施附加的注入以对外延层22进行注入。
接着，如图3E中所示，介电层38形成为覆盖层以覆盖栅电极30、230、330、430和530的顶面并且位于栅极间隔件36、236、336、436和536上方。场板48形成在介电层38上方并且器件区100中。场板48形成的同时，场板248和548也分别形成在器件区200和500中。场板248包括在栅电极230的漏极侧上的部分，并且可以或者可以不包括与栅电极230重叠的部分。同样地，场板548包括在栅电极530的漏极侧上的部分，并且可以或者可以不包括与栅电极530重叠的部分。
参照图3F，深金属通孔54形成为穿透外延层22，并且接触NBL 110。深金属通孔54的形成可包括蚀刻外延层22以形成开口，然后用金属材料(例如，铜、铝、钨或类似物)填充开口。深金属通孔54电连接至NBL 100，NBL形成MOSFET 52的漏极区。然后可形成与图1F或者图2C中示出的源极区43基本相同的源极区(使用线43表示)以连接P+区42和N+区34。垂直功率MOSFET 52的源极、漏极和栅极还可分别表示为S、D和G。
在图3F中示出的最终生成的结构中，HVNMOS器件252包括通过部分n型掺杂区232和部分HVNW区225与栅电极230间隔开的漏极234(位于栅电极230的右侧)。因此，在具有低掺杂浓度的HVNW区225的情况下，HVNMOS器件252可维持高漏极电压。而且，场板248有助于降低HVNMOS器件252中的表面电场。场板248可电连接至源极234(位于栅电极230的左侧)。
LVNMOS器件352包括LVW区329中的源极区和漏极区334。LVPMOS器件452包括HVNW区325中的源极区和漏极区442。HVPMOS器件552包括通过部分PDD区531与栅电极530间隔开的漏极542(位于栅电极530的右侧)。因此，HVPMOS器件552可维持高漏极电压。而且，场板548有助于降低HVPMOS器件552中的表面电场。场板548可电连接至源极542(位于栅电极530的左侧)。
在上述的工艺流中，在垂直功率MOSFET 52的各种部件形成的同时，也形成HVNMOS器件252、LVNMOS器件352、LVPMOS器件452和HVPMOS器件552的各种部件。通过同时形成器件部件(例如，MOS器件52、152、252、352、452和552的注入区)，光刻掩模以及相应的工艺步骤可共享，并且可节省制造成本。
图4A至图4F示出了根据可选实施方式的垂直功率MOSFET 52的形成与HVNMOS器件252、LVNMOS器件352、LVPMOS器件452和HVPMOS器件552结合的中间阶段的截面图。这些实施方式类似于图3A至图3F中的实施方式，除了不是形成n型外延层22，而是形成p型外延层22’，并且HVNW区形成在p型外延层22’中之外。然后，器件52、252、352、452和552形成在HVNW区上。
参照图4A，提供衬底21，其可以为p型衬底。NBL 110、210、310和510通过注入衬底21形成在器件区100、200、300/400和500中。接着，形成外延层22’，其中当外延层22’形成时，原位掺杂p型杂质。然后，形成STI区23并且从顶面延伸至外延层22’内。进一步地，HVNW区125、225、325和525通过n型杂质的注入分别形成在器件区100、200、300/400和500中。HVNW区125、225、325和525可从外延层22’的顶面延伸至底面，并且可分别结合到下面的NBL 110、210、310和510。还形成了栅极氧化物层28。在一些实施方式中，栅极氧化物层28在注入步骤之前形成，其中注入杂质穿透栅极氧化物层28以形成注入区。在可选实施方式中，栅极氧化物层在注入步骤之后形成。
在图4B中，p体26和226通过注入形成。进一步地，LVW区329和PDD区531通过注入形成。图4C至图4F中的后续工艺步骤基本类似于图3C至图3F中所示的。因此，图4C至图4F的细节可在图3C至图3F的阐述中找到，简要的工艺流程如下所讨论的。在图4C中，在形成栅电极30、230、330、430和530之后，形成n型掺杂区32和332。因此，图4B中的P体26分成p体26A和26B。图4D示出了栅极间隔件36、236、336、436和536的形成。在栅极间隔件形成之后，通过注入形成N+区34、234、334、434和534，以及P+区42、242、342、442和542。
在图4E中，形成介电层38，接着形成场板48、248和548。在图4F中，形成金属深通孔54，并且形成至垂直功率MOSFET 52的电连接，MOSFET 52的电连接标记为源极(S)、漏极(D)和栅极(G)。
图5A至图5F示出了根据可选实施方式的垂直功率MOSFET 52的形成与HVNMOS器件252、LVNMOS器件352、LVPMOS器件452和HVPMOS器件552结合的中间阶段的截面图。这些实施方式类似于图3A至图4A中的实施方式，除了在这些实施方式中至垂直功率器件52的电连接形成在相应的衬底21’的相对侧，且衬底21’为n型之外。
参照图5A，提供了N+衬底21’。N+衬底21’具有可以在例如大约1019/cm3和大约1021/cm3之间的高n型杂质浓度。N型外延层22外延生长在N+衬底21’上。接着，STI区23形成，并且从顶面延伸至外延层22内。
在后续步骤中，如图5B所示，栅极氧化物层28还形成在外延层22上方，并且p体26和226通过注入形成。进一步地，LVW区329和PDD区531通过注入形成。进一步地，HVNW区225、325和525通过n型杂质的注入分别形成在器件区200、300/400和500中。HVNW区225、325和525可部分延伸至外延层22内，并且通过部分外延层22与N+衬底21’间隔开。在一些实施方式中，栅极氧化物层28在注入步骤之前形成。在可选实施方式中，栅极氧化物层28在注入步骤之后形成。还形成深p阱区227、327和527。
图5C至5E中的后续工艺步骤与图3C至图3E中示出的基本相同。因此，图5C至图5E的细节可在图3C至3E的阐述中找到。简要的工艺流程如下所讨论的。在图5C中，形成栅电极30、230、330、430和530，接着形成n型掺杂区32和332。如图5C所示，图5B中的p体26因此分成p体26A和26B。图5D示出了栅极间隔件36、236、336、436和536的形成。在栅极间隔件形成之后，通过注入形成N+区34、234、334、434和534，以及P+区42、242、342、442和542。
在图5E中，形成介电层38，接着形成场板48、248和548。接着，在图5F中，金属板54’沉积在N+衬底21’上，并且可以与N+衬底21’物理接触。金属板54’和N+衬底21’作为垂直功率MOSFET 52的漏极。因此，垂直功率MOSFET 52的源极和漏极连接在相应衬底21’的相对侧。通过在相对侧形成源极和漏极连接，在后续封装工艺中，垂直功率MOSFET 52可以易于与其他器件堆叠。
在图3A至图5F中，集成位于不同器件区域中并且具有不同功能的各种MOS器件的形成。各种MOS器件的形成可共用相同的光刻掩模。在结构上，同时形成的MOS器件的部件可具有相同类型的杂质、相同深度等等。通过共用光刻掩模和形成步骤，节省了制造成本。
根据一些实施方式，一种器件包括具有第一导电类型的半导体层，以及位于所述半导体层上方的第一体区和第二体区，其中第一体区和第二体区具有与第一导电类型相反的第二导电类型。具有第一导电类型的掺杂半导体区设置在第一体区和所述第二体区之间并且接触第一体区和第二体区。栅极介电层设置在第一体区和第二体区以及掺杂半导体区上方。第一栅电极和第二栅电极设置在栅极介电层上方，并且分别与第一体区和第二体区重叠。第一栅电极和第二栅电极通过间隔相互物理分离，并且电互连。第一栅电极和第二栅电极之间的间隔与掺杂半导体区重叠。所述器件进一步包括在半导体层的表面处的包含MOS的器件，其中包含MOS的器件选自基本由HVMOS器件、LVMOS器件、LVPMOS器件、HVPMOS器件和它们的组合所组成的组。
根据其他的实施方式，一种器件包括为第一导电类型的半导体层，以及垂直功率MOSFET。垂直功率MOSFET包括为与第一导电类型相反的第二导电类型的第一体区和第二体区，以及位于第一体区和第二体区之间的第一导电类型的掺杂半导体区。掺杂半导体区的底部以及第一体区和第二体区的底部与半导体层的顶面接触。栅极介电层位于第一体区和第二体区以及掺杂半导体区上方。第一栅电极和第二栅电极位于栅极介电层上方，并且分别与第一体区和第二体区重叠。第一栅电极和第二栅电极通过间隔相互物理分离，并且电互连。源极区包括位于第一体区和第二体区上方的部分。垂直功率MOSFET进一步包括位于半导体层下方的漏极区。高压MOS器件位于半导体层上方。
根据又一些其他实施方式，一种方法包括外延生长具有第一导电类型的外延半导体层，并且在外延半导体层上方形成半导体体层。半导体体层具有与第一导电类型相反的第二导电类型。在半导体体层上方形成栅极介电层。在栅极介电层上方形成第一栅电极和第二栅电极，其中第一栅电极和第二栅电极通过间隔相互间隔开。对半导体体层的一部分进行注入以形成具有第一导电类型的掺杂半导体区，其中间隔与掺杂半导体区重叠。掺杂半导体区延伸以接触外延半导体层。源极区位于半导体体层上方。漏极区位于外延半导体层下方。高压MOS器件进一步形成在外延半导体层的表面处。
尽管已经详细描述了实施方式和它们的优势，应该理解本文可以做各种变化，替换和改变而不偏离如所附权利要求限定的精神和范围。而且，本申请的范围并不旨在限制说明书中描述的工艺，机器，制造，以及事件，方式，方法和步骤的组成的具体实施方式。作为本领域普通技术人员根据本申请会容易理解，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求旨在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。另外，每项权利要求构成单独的实施方式，并且各权利要求和实施方式的组合在本发明的范围内。

Claims (10)

1.一种器件，包括：
具有第一导电类型的半导体层；
位于所述半导体层上方的第一体区和第二体区，所述第一体区和所述第二体区具有与所述第一导电类型相反的第二导电类型；
具有所述第一导电类型的掺杂半导体区，所述掺杂半导体区位于所述第一体区和所述第二体区之间并且接触所述第一体区和所述第二体区；
位于所述第一体区和所述第二体区以及所述掺杂半导体区上方的栅极介电层；
位于所述栅极介电层上方并且分别与所述第一体区和所述第二体区的第一栅电极和第二栅电极重叠，所述第一栅电极和所述第二栅电极通过间隔相互物理分离并且电互连，其中，所述间隔与所述掺杂半导体区重叠；以及
位于所述半导体层的表面处的包含金属氧化物半导体(MOS)的器件，所述包含MOS的器件选自基本由高压(HV)N型MOS(HVNMOS)器件、低压(LV)N型MOS(LVNMOS)器件、LVP型MOS(LVPMOS)器件、HVP型MOS(HVPMOS)器件和它们的组合所组成的组。
2.根据权利要求1所述的器件，其中，所述第一栅电极和所述第二栅电极包含在垂直功率MOS场效应晶体管(MOSFET)中，并且所述垂直功率MOSFET进一步包括：
源极区，包括位于所述第一体区和所述第二体区上方的第一部分；
半导体埋层，位于所述半导体层下方且具有所述第一导电类型，所述半导体埋层用作所述垂直功率MOSFET的漏极；以及
穿透所述半导体层以接触所述半导体埋层的金属深通孔。
3.根据权利要求1所述的器件，其中，所述第一栅电极和所述第二栅电极包含在垂直功率金属氧化物半导体场效应晶体管(MOSFET)中，并且所述垂直功率MOSFET进一步包括：
源极区，包括位于所述第一体区和所述第二体区上方的第一部分；以及
漏极区，位于所述半导体层下方。
4.根据权利要求1所述的器件，其中，所述包含MOS的器件包括所述HVNMOS器件，所述HVNMOS器件包括：
第三体区，位于所述半导体层上方，所述第三体区具有所述第二导电类型；
第三栅电极，位于所述第三体区上方；
源极区和漏极区，具有所述第一导电类型并且位于所述第三栅电极的相对侧并且与所述第三栅电极相邻；以及
场板，包括位于所述第三栅电极的漏极侧的一部分。
5.一种器件，包括：
具有第一导电类型的半导体层；
垂直功率金属氧化物半导体场效应晶体管(MOSFET)，包括：
第一体区和第二体区，位于所述半导体层的表面区域中并且具有与所述第一导电类型相反的第二导电类型；
第一掺杂半导体区，具有所述第一导电类型并且位于所述第一体区和所述第二体区之间，所述第一掺杂半导体区的底部以及所述第一体区和所述第二体区的底部与所述半导体层的顶面接触；
栅极介电层，位于所述第一体区和所述第二体区以及所述第一掺杂半导体区上方；
第一栅电极和第二栅电极，位于所述栅极介电层上方并且分别与所述第一体区和所述第二体区重叠，其中所述第一栅电极和所述第二栅电极通过间隔相互物理分离并且电互连；
第一源极区，包括位于所述第一体区和所述第二体区上方的第一部分；和
第一漏极区，所述第一源极区和所述第一漏极区位于包括所述第一体区和所述第二体区的区域的相对侧；以及
位于所述半导体层的表面处的高压MOS器件。
6.根据权利要求5所述的器件，其中，所述高压MOS器件包括：
位于所述半导体层上方并且具有所述第二导电类型的第三体区，所述第三体区具有与所述第一体区和所述第二体区相同的杂质浓度和相同的深度；
位于所述第三体区上方的第三栅电极；以及
位于所述第三栅电极的相对侧并且与所述第三栅电极相邻的第二源极区和第二漏极区。
7.根据权利要求5所述的器件，其中，所述高压MOS器件包括：
位于所述半导体层上方并且具有所述第一导电类型的第二掺杂半导体区；
位于所述第二掺杂半导体区上方的第三栅电极；以及
位于所述第三栅电极的相对侧并且与所述第三栅电极相邻的第二源极区和第二漏极区，所述第二漏极区位于所述第二掺杂半导体区中并且通过部分所述第二掺杂半导体区与所述第三栅电极间隔开。
8.一种方法，包括：
外延生长具有第一导电类型的外延半导体层；
在所述外延半导体层上方形成半导体体层，所述半导体体层具有与所述第一导电类型相反的第二导电类型；
在所述半导体体层上方形成栅极介电层；
在所述栅极介电层上方形成第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极通过间隔相互间隔开；
对所述半导体体层的一部分进行注入以形成具有所述第一导电类型的掺杂半导体区，所述掺杂半导体区与所述间隔重叠，并且所述掺杂半导体区延伸以接触所述外延半导体层；
在所述半导体体层上方形成源极区；
在所述外延半导体层下方形成漏极区；以及
在所述外延半导体层的表面处形成高压MOS器件。
9.根据权利要求8所述的方法，其中，形成所述高压MOS器件的步骤包括：在所述外延半导体层上方形成附加半导体体层，所述半导体体层和所述附加半导体体层在同一工艺步骤中同时形成。
10.根据权利要求8所述的方法，其中，将所述第一栅电极和所述第二栅电极用作注入掩模来进行对所述半导体体层的所述一部分进行注入的步骤。
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