CN102918939A - 电路板及其制造方法 - Google Patents

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Abstract

在电路板中在芯绝缘层(10a)的至少一侧交替地层叠了导体层(11b、31)和层间绝缘层(30a)。芯绝缘层(10a)和层间绝缘层(30a)分别具有孔(12a、32a)内填充镀膜而成的连接导体(12、32)。芯绝缘层的连接导体(12)和层间绝缘层的连接导体(32)堆叠。在芯绝缘层上和层间绝缘层上分别形成有连接导体的连接盘(13、33)，该连接导体的连接盘(13、33)包括金属箔(13a、33a)以及形成在金属箔上的镀膜(13b、33b)。构成芯绝缘层上的连接盘的金属箔(13a)至少比构成芯绝缘层上的层间绝缘层上的连接盘的金属箔(33a)厚。

Description

电路板及其制造方法
技术领域
本发明涉及一种在芯绝缘层的至少一侧交替地层叠了导体层和层间绝缘层的电路板及其制造方法。
背景技术
在专利文献1中公开了一种电路板，该电路板具有通孔内填充镀膜而成的通孔导体以及通路孔内填充镀膜而成的通路孔导体。这些通孔导体与通路孔导体在正上方(Z方向)堆叠。
专利文献1：日本特开2001-210952号公报
发明内容
发明要解决的问题
在专利文献1所述的电路板中，认为硬导体(金属)不均匀分布，对于落下冲击等从外部瞬间施加的应力的承受力差。
本发明是鉴于这种情况而完成的，目的在于容易地制造具有良好的电特性的电路板。
用于解决问题的方案
本发明的第一观点所涉及的电路板在芯绝缘层的至少一侧交替地层叠了导体层和层间绝缘层，上述芯绝缘层和上述层间绝缘层分别具有孔内填充镀膜而成的连接导体，上述芯绝缘层的上述连接导体和上述层间绝缘层的上述连接导体堆叠，在上述芯绝缘层上和上述层间绝缘层上分别形成有上述连接导体的连接盘，该连接导体的连接盘包括金属箔以及形成在上述金属箔上的镀膜，构成上述芯绝缘层上的上述连接盘的上述金属箔至少比构成上述芯绝缘层上的上述层间绝缘层上的上述连接盘的上述金属箔厚。
本发明的第二观点所涉及的电路板的制造方法包括以下步骤：在芯绝缘层上形成金属箔；在上述芯绝缘层中形成孔；对上述芯绝缘层的上述孔填充镀膜；在上述芯绝缘层的至少一侧形成层间绝缘层；在上述层间绝缘层上形成比上述芯绝缘层上的上述金属箔薄的金属箔；以与上述芯绝缘层的上述孔重叠的方式在上述层间绝缘层中形成孔；以及对上述层间绝缘层的上述孔填充镀膜。
发明的效果
根据本发明，能够容易地制造具有良好的电特性的电路板。
附图说明
图1是本发明的实施方式所涉及的电路板的截面图。
图2是本发明的实施方式所涉及的电路板的俯视图。
图3是放大表示填充堆叠体的一部分的图。
图4A是表示构成芯绝缘层上的连接盘的金属箔与通路孔的尺寸的关系的图。
图4B是表示构成芯绝缘层上的层间绝缘层上的连接盘的金属箔与通路孔的尺寸的关系的图。
图5是表示对施加于6层、8层以及10层的电路板的应力进行模拟得到的结果的曲线图。
图6是表示对施加于6层、8层以及10层的电路板的应力进行模拟得到的结果的图表。
图7是表示对8层品、10层品的各层中的裂纹占有率进行模拟得到的结果的图表。
图8是表示本发明的实施方式所涉及的电路板的制造方法的流程图。
图9A是用于说明准备芯基板的第一工序的图。
图9B是用于说明图9A的工序的后续的第二工序的图。
图9C是用于说明图9B的工序的后续的第三工序的图。
图9D是用于说明图9C的工序的后续的第四工序的图。
图10A是用于说明在芯基板的两侧形成绝缘层和金属箔的工序的图。
图10B是用于说明在图10A的工序之后形成通路孔的工序的图。
图10C是用于说明图10B的工序的后续的镀处理工序的图。
图10D是用于说明图10C的工序的后续的图案形成工序的图。
图11是用于说明图10D的工序之后在芯基板的两侧进行积层的工序的图。
图12是用于说明图11的工序之后在芯基板的两侧形成绝缘层和金属箔的工序的图。
图13A是用于说明图12的工序之后形成通路孔和通孔的工序的图。
图13B是用于说明图13A的工序的后续的镀处理工序的图。
图14A是表示填充堆叠体中的芯基板的填充导体与堆叠在其第二面上的填充导体的位置关系的第一其它例的图。
图14B是表示填充堆叠体中的芯基板的填充导体与堆叠在其第二面上的填充导体的位置关系的第二其它例的图。
图14C是表示填充堆叠体中的芯基板的填充导体与堆叠在其第二面上的填充导体的位置关系的第三其它例的图。
图15A是表示填充堆叠体中的芯基板的填充导体与堆叠在其第一面上的填充导体的位置关系的第一其它例的图。
图15B是表示填充堆叠体中的芯基板的填充导体与堆叠在其第一面上的填充导体的位置关系的第二其它例的图。
图15C是表示填充堆叠体中的芯基板的填充导体与堆叠在其第一面上的填充导体的位置关系的第三其它例的图。
图16是表示一侧外层的连接导体的位置与另一侧外层的连接导体的位置从芯基板的连接导体的位置起向大致同一方向移位、内层的连接导体不处于芯基板的连接导体与外层的连接导体之间的电路板的例子的截面图。
图17是表示一侧外层的连接导体的位置与另一侧外层的连接导体的位置从芯基板的连接导体的位置起向大致同一方向移位、内层的连接导体处于芯基板的连接导体与外层的连接导体之间的电路板的例子的截面图。
图18A是表示通路孔和通孔的横截面的形状的第一其它例的图。
图18B是表示通路孔和通孔的横截面的形状的第二其它例的图。
图18C是表示通路孔和通孔的横截面的形状的第三其它例的图。
图19是表示用于形成填充堆叠体的通路孔是组合了非相似的图形的例子的图。
图20A是表示构成芯绝缘层上的连接盘的金属箔与通路孔的尺寸关系的其它例的图。
图20B是表示构成芯绝缘层上的层间绝缘层上的连接盘的金属箔与通路孔的尺寸关系的其它例的图。
图21A是表示通路孔和通孔的纵截面的形状的其它例的图。
图21B是表示通路孔和通孔的纵截面的形状的其它例的图。
图22A是表示导体层和连接导体的第一结构的图。
图22B是表示导体层和连接导体的第二结构的图。
图23是表示芯基板的填充导体为通孔导体的例子的图。
图24是放大表示图23的一部分的图。
图25是表示代替通孔而使用了切口的例子的图。
图26是表示同时使用通孔和切口的例子的图。
图27是表示切口的形成方法的一例的图。
图28A是表示具有多个填充堆叠体的电路板的一例的图。
图28B是图28A的截面图。
图29是表示内置电子部件的电路板的一例的图。
图30是表示表面安装了电子部件的电路板的一例的图。
具体实施方式
下面，参照附图详细说明本发明的实施方式。此外，在附图中，箭头Z1、Z2分别指与电路板的主面(表面和背面)的法线方向(或者芯基板的厚度方向)相当的电路板的层叠方向。另一方面，箭头X1、X2和Y1、Y2分别指与层叠方向正交的方向(与电路板的主面平行的方向)。电路板的主面成为X-Y平面。另外，电路板的侧面成为X-Z平面或者Y-Z平面。
关于填充导体或者其孔，将与Z方向正交的截面(X-Y平面)称为横截面。另外，将与Z方向平行的截面(X-Z平面或者Y-Z平面)称为纵截面。
关于填充导体，将与Z方向平行且经过横截面的中心(圆以外的情况下是各横截面的重心)的线称为轴。即，大致Z方向与轴方向相当。
在本实施方式中，将朝向相反的法线方向的两个主面称为第一面(Z 1侧的面)、第二面(Z2侧的面)。即，第一面的相反侧的主面为第二面，第二面的相反侧的主面为第一面。在层叠方向上，将接近芯一侧称为下层(或者内层侧)，将远离芯一侧称为上层(或者外层侧)。
除了包括能够作为电路等的布线(还包括接地线)而发挥功能的导体图案的层以外，还将仅由满图案构成的层称为导体层。另外，将在贯通绝缘层的孔内形成的导体称为连接导体。
孔包括通路孔和通孔。通路孔例如是在绝缘层的一侧存在导体层(主要是下层侧的导体层)的状态下开孔而形成的，是指从绝缘层的另一侧至该导体层的孔。形成于通路孔内的导体(以下，称为通路孔导体)是在绝缘层的一侧存在导体层的状态下形成的，因此通路孔导体和绝缘层的至少一侧的导体层非连续，在两者之间形成界面。另一方面，通孔是指在绝缘层的一侧或者两侧存在导体层的情况下以贯通绝缘层以及该导体层的方式形成的孔。形成于通孔内的导体(以下，称为通孔导体)通常通过镀处理等与绝缘层两侧的导体层一起形成，因此通孔导体与绝缘层两侧的导体层至少一部分连续。
将孔内或者切口内形成的导体(通路孔导体、通孔导体等)中的、形成于孔或者切口的壁面(侧面和底面)的导体膜称为保形导体，将填充于孔或者切口的导体称为填充导体。在导体层中，除了上述导体图案以外，还包括连接导体的连接盘等。
镀处理是指使导体(例如金属)层状地沉积在金属、树脂等的表面，镀膜是指所沉积的导体层(例如金属层)。在镀处理中，除了电解镀、无电解镀等湿式镀以外，还包括PVD(PhysicalVapor Deposition：物理气相沉积)、CVD(Chemical VaporDeposition：化学气相沉积)等干式镀。
如果没有特别指定，孔或者柱体(突起)的“宽度”在圆的情况下是指直径，在圆以外的情况下是指
Figure BDA00002508616100061
在孔或者柱体(突起)为锥形的情况下，鉴于作用和效果，期望比较对应部位的值、平均值或者最大值等中的最适当的值，来判断两个以上的孔或者突起的“宽度”的一致或者不一致(哪一个更大等)。但是，在清楚地说明要比较的值的情况下，并不限定于此。
本实施方式的电路板100是印刷电路板。如图1和图2所示，电路板100具有芯基板10、绝缘层20a、30a、40a、50a、60a、70a、导体层21、31、41、51、61、71以及填充导体22、32、42、52、62、72。即，在芯基板10的第一面侧交替地层叠了三层绝缘层20a、40a、60a以及三层导体层21、41、61。另外，在芯基板10的第二面侧交替地层叠了三层绝缘层30a、50a、70a以及三层导体层31、51、71。在此，芯基板10相当于芯部。另外，比芯部更上层的绝缘层20a~70a等相当于积层部。
芯基板10具有绝缘层10a(芯绝缘层)、导体层11a、11b以及填充导体12。在此，绝缘层10a的厚度例如为60μm。在后文中说明导体层11a、11b的厚度。
在绝缘层10a中形成了贯通绝缘层10a的通路孔12a。填充导体12是在通路孔12a内填充镀膜而构成的。填充导体12相当于连接导体。在本实施方式中，填充导体12为通路孔导体。通路孔导体能够比通孔导体更容易地形成，因此这种结构有利于成本降低等。但是并不限定于此，填充导体12也可以是通孔导体(参照后述的图23和图24)。
绝缘层10a例如由环氧树脂构成。环氧树脂例如优选通过树脂浸渍处理而包含玻璃纤维(例如玻璃布或者玻璃无纺布)、芳香族聚酰胺纤维(例如芳香族聚酰胺无纺布)等加强材料。加强材料是热膨胀率小于主材料(在本实施方式中为环氧树脂)的材料。但是并不限定于此，绝缘层10a的材料是任意的。
导体层11a、11b例如由铜箔和铜镀膜构成。另外，填充导体12例如由铜镀膜构成。填充导体12的形状例如是以从绝缘层10a的第二面侧朝向第一面侧缩径的方式呈锥形的锥圆柱(圆锥台)，填充导体12的横截面(X-Y平面)的形状例如为圆。但是并不限定于此，填充导体12的形状是任意的(参照后述的图18A~图21B)。
在本实施方式中，导体层11a、11b具有金属箔、无电解镀膜以及电解镀膜的三层结构(参照后述的图22A)。但是，导体层11a、11b的结构并不限定于上述三层结构，例如也可以是金属箔、无电解镀膜或者电解镀膜的两层结构(参照后述的图22B)。
在芯基板10的第一面侧层叠绝缘层20a，在芯基板10的第二面侧层叠绝缘层30a。而且，在绝缘层20a的第一面上形成导体层21，在绝缘层30a的第二面上形成导体层31。另外，在绝缘层20a的第一面侧层叠绝缘层40a，在绝缘层30a的第二面侧层叠绝缘层50a。而且，在绝缘层40a的第一面上形成导体层41，在绝缘层50a的第二面上形成导体层51。并且，在绝缘层40a的第一面侧层叠绝缘层60a，在绝缘层50a的第二面侧层叠绝缘层70a。而且，在绝缘层60a的第一面上形成导体层61，在绝缘层70a的第二面上形成导体层71。
在此，绝缘层20a、30a、40a、50a的厚度例如为60μm。另外，绝缘层60a、70a的厚度例如为50μm。在后文中说明导体层21、31、41、51、61、71的厚度。
导体层21、31、41、51、61、71例如由铜箔和铜镀膜构成。
在本实施方式中，导体层21、31、41、51、61、71具有金属箔、无电解镀膜以及电解镀膜的三层结构(参照后述的图22A)。但是，导体层21、31、41、51、61、71的结构并不限定于上述三层结构，例如也可以是金属箔、无电解镀膜或者电解镀膜的两层结构(参照后述的图22B)。
绝缘层20a、30a、40a、50a、60a、70a相当于层间绝缘层。绝缘层20a、30a、40a、50a、60a、70a分别是对芯材进行树脂浸渍而成的。作为芯材，例如能够使用玻璃纤维或者芳香族聚酰胺纤维等无机材料。作为树脂，例如能够使用环氧树脂、聚酯树脂、双马来酰亚胺三嗪树脂(BT树脂)、聚酰胺树脂(聚酰亚胺)、酚醛树脂或者烯丙基化苯醚树脂(A-PPE树脂)等。
绝缘层20a、30a、40a、50a、60a、70a分别具有通路孔22a、32a、42a、52a、62a、72a内填充镀膜而成的填充导体22、32、42、52、62、72(均为通路孔导体)。填充导体22、32、42、52、62、72分别相当于连接导体。填充导体22、32、42、52、62、72例如由铜镀膜构成。填充导体22、42、62的形状例如是以从绝缘层10a的第一面侧朝向第二面侧缩径的方式呈锥形的锥圆柱(圆锥台)，填充导体22、42、62的横截面(X-Y平面)的形状例如为圆。另外，填充导体32、52、72的形状例如是以从绝缘层10a的第二面侧朝向第一面侧缩径的方式呈锥形的锥圆柱(圆锥台)，填充导体32、52、72的横截面(X-Y平面)的形状例如为圆。但是并不限定于此，填充导体22等的形状是任意的(参照后述的图18A~图21B)。
在电路板100中，芯部(芯基板10)的填充导体12以及积层部的填充导体22、32、42、52、62、72例如堆叠在同一轴(Z轴)上。但是，这些填充导体12等并不必须堆叠在同一轴(Z轴)上(参照后述的图14A~图15C)。
通过上述堆叠的填充导体12等，沿着Z方向延伸设置填充堆叠体S。邻接的填充导体之间紧密接合(接触)而相互导通。填充堆叠体S将电路板100两面的导体层、即第一面上的导体层61与第二面上的导体层71相互电连接。
填充堆叠体S具有所有层的填充导体进行堆叠的结构，即所谓全栈结构。因此，容易确保布线空间，布线图案的设计自由度提高。另外，能够省略X方向或者Y方向的布线，因此能够实现短缩层间连接中的布线长度。
填充堆叠体S的配置、数量是任意的。例如填充堆叠体S也可以是多个(参照后述的图28A和图28B)。
在电路板100中形成贯通所有层的通孔102a，在通孔102a的壁面例如形成由镀膜构成的保形导体102(通孔导体)。即，通孔102a在Z方向(层叠方向)上贯通电路板100。
在本实施方式中，保形导体102将导体层61与导体层71电连接。但是，保形导体102并不必须将电路板100两面的导体层(导体层61、71)相互电连接。例如保形导体102可以与电路板100的接地线等电连接，或者也可以与其它所有导体绝缘而电孤立。
在本实施方式中，保形导体102的结构例如为无电解镀膜和电解镀膜的两层结构。但是，保形导体102的结构并不限定于此，是任意的。例如也可以是仅由无电解镀膜或者电解镀膜构成的保形导体102。
保形导体102与通孔102a内填充导体而成的填充导体不同，仅在通孔102a的壁面具有导体，因此在通孔102a内形成空洞，容易缓和电路板100的变形。但是并不限定于此，也可以代替保形导体102而使用填充导体。
通孔102a的形状例如为圆柱，通孔102a的开口形状例如为椭圆。认为通过使通孔102a的开口形状为椭圆，能够有效地提高X-Y平面中的较大区域的强度。
通孔102a例如配置于电路板100的周缘部。但是，通孔102a的数量、开口形状、配置等是任意的。
图3放大示出图1的一部分，详细地说是芯基板10的填充导体12以及堆叠在其第二面上的填充导体32。此外，在图3中图示了芯基板10的绝缘层10a上的连接盘13与绝缘层30a(层间绝缘层)上的连接盘33的关系，其它层间绝缘层，即绝缘层20a、40a、50a、60a、70a上的连接盘与连接盘13的关系也是相同的。
如图3所示，在本实施方式中，在导体层11b中包括填充导体12的连接盘13，在导体层31中包括填充导体32的连接盘33。芯基板10的导体层11a和11b的厚度例如为18μm。在芯基板10的两面层叠的导体层21、31、41、51的厚度例如为18μm。并且，最外层的导体层61和71的厚度例如为25μm。
连接盘13形成在绝缘层10a上(第二面侧)，连接盘33形成在绝缘层30a上。连接盘13由金属箔13a(例如铜箔)以及形成在金属箔13a上的例如铜镀膜13b构成。另外，连接盘33由金属箔33a(例如铜箔)以及形成在金属箔33a上的例如铜镀膜33b构成。上述各导体层的厚度与金属箔厚度和镀膜厚度的合计一致。
在本实施方式的电路板100中，构成连接盘13(芯绝缘层上的连接盘)的金属箔13a比构成绝缘层30a(芯绝缘层上的层间绝缘层)上的连接盘33的金属箔33a厚。根据这种结构，芯基板10的金属箔13a厚，由此认为芯周边的热应力被金属箔13a缓和(在后文中详细说明)。
金属箔13a的厚度T1优选为5μm以上，例如为7.5μm。金属箔33a的厚度T2优选为4.5μm以下，例如为4.5μm。对于这种尺寸的金属箔13a、33a，能够使用薄铜箔来形成，但是也能够使用厚铜箔，通过蚀刻调整厚度来形成。如果例如将作为初始材料的双面覆铜层叠板1000(参照后述的图9A)的金属箔1001、1002的厚度设为5μm以上，则认为在形成填充导体12的工序(参照后述的图9B和图9C)等中，双面覆铜层叠板1000的处理性良好(详细参照后述的制造工序的说明)。
另一方面，构成连接盘13(芯绝缘层上的连接盘)的镀膜13b比构成绝缘层30a(芯绝缘层上的层间绝缘层)上的连接盘33的镀膜33b薄。根据这种结构，芯基板10的镀膜13b薄，由此在芯基板10的制造中用于得到所需导体厚度的镀处理时间缩短。其结果是，认为能够提高芯基板10的生产效率。
通路孔12a的第二面侧(扩径侧)的开口部12b的直径例如为75μm，通路孔32a的第二面侧(扩径侧)的开口部32b的直径例如为75μm。
绝缘层30a(芯绝缘层上的层间绝缘层)的通路孔32a的第二面侧(扩径侧)的开口部32b的向第一面侧(缩径侧)的缩径角度θ2大于绝缘层10a的通路孔12a的第二面侧(扩径侧)的开口部12b的向第一面侧(缩径侧)的缩径角度θ1。根据这种结构，与积层部的通路孔32a的锥形程度相比，芯基板10的通路孔12a的锥形程度缓和，由此认为在应力容易集中的芯周边(在后文中详细说明)，热循环的热应力得到缓和。另外，其结果是，认为能够提高芯基板10的填充导体12与绝缘层30a的填充导体32之间的连接可靠性。
缩径角度θ1例如大约为110°，缩径角度θ2例如大约为95°。另外，缩径角度θ1与缩径角度θ2之差(θ1-θ2)例如大约为15°。
另外，如图4A和图4B所示，构成连接盘13(芯绝缘层上的连接盘)的金属箔13a的、从通路孔12a的边缘朝向内侧突出的量(突出量d1)小于构成绝缘层30a(芯绝缘层上的层间绝缘层)上的连接盘33的金属箔33a的、从通路孔32a的边缘朝向内侧突出的量(突出量d2)。根据这种结构，芯基板10中的金属箔13a的突出量d1小于积层部的绝缘层30a的金属箔33a的突出量d2，由此认为能够有效地减轻应力容易集中的芯周边(在后文中详细说明)处的边角裂纹。
突出量d1例如为大约8.4μm，突出量d2例如为大约13μm。另外，突出量d1与突出量d2之差(d2-d1)例如为大约4.6μm。在本实施方式中，在通路孔12a、32a的周方向上，突出量d1、d2分别大致固定。但是并不限定于此，也可以是在通路孔12a、32a的周方向上，突出量d1、d2不是大致固定的(参照后述的图20A和图20B)。
如上所述，在本实施方式的电路板100中，填充导体12(芯绝缘层的通路孔导体)和填充导体32(层间绝缘层的通路孔导体)进行堆叠。在芯基板10的绝缘层10a(芯绝缘层)上形成有连接盘13，该连接盘13由金属箔13a以及形成在金属箔13a上的镀膜13b构成。另外，在绝缘层30a(芯绝缘层上的层间绝缘层)上形成连接盘33，该连接盘33由金属箔33a以及形成在金属箔33a上的镀膜33b构成。而且，金属箔13a比金属箔33a厚。
在此，认为与镀膜(特别是铜镀膜)相比，金属箔(特别是铜箔)容易延伸，另外，认为通过热循环而叠加施加的热应力集中到芯(芯基板10)(在后文中详细说明)。关于这一点，在本实施方式的电路板100中，如上所述芯基板10的金属箔13a厚，因此认为芯周边的热应力被金属箔13a缓和。其结果是，估计为电路板100对上述热应力的承受力强。
此外，在填充导体12为通孔导体的情况下，不仅构成绝缘层10a的第二面侧的连接盘13的金属箔13a比其上层(第二面侧)的绝缘层30a上的金属箔33a厚，也可以使构成绝缘层10a的第一面侧的连接盘的金属箔比其上层(第一面侧)的绝缘层20a上的金属箔厚(参照后述的图23和图24)。
另外，在贯通电路板100的所有层的通孔102a的壁面形成有保形导体102(通孔导体)。认为通过该保形导体102，对Z方向的应力的承受力强。
电路板的层数(导体层的数量)越多，上述结构越有用，应用于在芯基板的两侧分别交替地层叠了三层以上的导体层和三层以上的绝缘层而成的8层(导体层的数量)以上的电路板特别有效。以下，参照图5~图7说明该情况。
图5和图6示出对施加于6层、8层和10层的电路板(6层品、8层品、10层品)的应力(特别是热循环的热应力)进行模拟得到的结果。6层品、8层品、10层品均具有全栈结构。在图5中，线L1是6层品所涉及的数据，线L2是8层品所涉及的数据，线L3是10层品所涉及的数据。
如图5和图6所示，在6层品、8层品和10层品中，均是对芯施加的应力最大，越远离芯则应力越小。另外，当对施加于6层品、8层品以及10层品各自的应力进行比较时，10层品中的应力最大，接着8层品中的应力大，6层品中的应力最小。由此估计为层数越多电路板中的应力越大。
图7示出对8层品、10层品的各层中的裂纹占有率进行模拟得到的结果。
如图7所示，认为裂纹的大半集中于芯(芯基板)。由此，担心芯的连接可靠性降低。
另外，如图7所示，在第一层(芯基板上的绝缘层)中也产生裂纹。因而，在仅加强芯基板的通路孔导体的情况下，这次担心其上(第一层)的通路孔导体产生裂纹的集中。另外，如上所述，认为层数越多则电路板中的应力越大，因此认为电路板的层数越多芯周边裂纹的产生越严重。
关于这一点，根据本实施方式的电路板100所涉及的上述结构，如上所述，由于芯基板10的金属箔13a厚，由此认为芯周边的热应力被金属箔13a缓和，抑制芯周边产生裂纹。
另外，根据保形导体102(通孔导体)，电路板100的所有层被平均地加强，因此认为与局部加强芯基板10的情况相比，产生新的应力集中部位的情况少。因此，认为不仅抑制芯基板10产生裂纹，还抑制芯基板10的上层(绝缘层20a~70a)产生裂纹。
另外，当到8层以上时，裂纹的产生率变得特别高，因此认为将上述结构应用于8层以上的电路板特别有效。此外，本实施方式的电路板100是8层(导体层11a、11b、21、31、41、51、61、71)的电路板。但是并不限定于此，也可以是9层以上的电路板(例如10层的电路板等)。
如上所述，根据本实施方式的电路板100所涉及的上述结构，认为得到具有高散热性、低导通电阻以及高密度布线的印刷电路板。
例如通过图8示出的过程来制造上述电路板100。
在步骤S10中，准备芯基板10。
图9A~图9D示出芯基板10的制造方法。
首先，如图9A所示，准备双面覆铜层叠板1000(初始材料)。双面覆铜层叠板1000具有绝缘层10a以及金属箔1001和1002(例如铜箔)。在绝缘层10a的第一面形成金属箔1001，在绝缘层10a的第二面形成金属箔1002。如上所述，绝缘层10a的材料例如为添加了加强材料的环氧树脂。
金属箔1002通过后续工序的图案形成(图9D)而成为金属箔13a(图3、图4A)。在本实施方式中，例如不通过蚀刻来调整厚度，而是开始就粘贴规定厚度(例如7.5μm)的金属箔1002。但是并不限定于此，金属箔1002的形成方法是任意的。例如也可以在将较厚(例如12μm)的金属箔粘贴到绝缘层之后，通过对该金属箔进行半蚀刻，来得到规定厚度(例如7.5μm)的金属箔1002。
另外，在本实施方式中，作为初始材料的双面覆铜层叠板1000的金属箔1001和1002的厚度为5μm以上。通过设为这种尺寸，认为双面覆铜层叠板1000的强度提高，其处理性提高。但是，金属箔1001和1002的厚度并不限定于该范围，也可以适当地变更。
接着，如图9B所示，例如通过激光在绝缘层10a中形成通路孔12a。通路孔12a贯通金属箔1002和绝缘层10a，但是不贯通金属箔1001。由此，形成从绝缘层10a的第二面侧至金属箔1001的通路孔12a。之后，根据需要，进行去沾污、软蚀刻。
接着，如图9C所示，例如通过铜的版面镀(向通路孔12a的镀处理和整面镀处理)，在金属箔1001的第一面上形成镀膜1003，在金属箔1002的第二面上和通路孔12a内形成镀膜1004。由此，对通路孔12a填充镀膜1004。其结果是，形成填充导体12。例如首先进行无电解镀处理，接着以无电解镀膜为阴极来进行电解镀处理，由此形成镀膜1003、1004(参照后述的图22A)。作为无电解镀的镀液，例如能够使用添加了还原剂等的硫酸铜溶液等。另外，作为电解镀的镀液，例如能够使用硫酸铜溶液、焦磷酸铜溶液、氰(cyaan)化铜溶液或者四氟硼酸铜溶液等。
接着，如图9D所示，例如通过光刻技术来对绝缘层10a两面的导体层进行图案形成。由此，在绝缘层10a的第一面上形成导体层11a，在绝缘层10a的第二面上形成导体层11b。其结果是，完成芯基板10。
接着，在图8的步骤S 11中，在芯基板10两侧形成绝缘层和金属箔。
具体地说，例如图10A所示，从第一面侧起依次配置金属箔1005(例如铜箔)、绝缘层20a、芯基板10、绝缘层30a以及金属箔1006(例如铜箔)。由此，形成层叠体。在该层叠体中，芯基板10被绝缘层20a和30a夹持，进一步，得到的结构被金属箔1005和金属箔1006夹持。在该阶段中，绝缘层20a和30a为预浸料(半固化状态的粘接片)。但是，也能够代替预浸料而使用RCF(Resin Coated copper Foil：涂树脂铜箔)等。
之后，对金属箔1005和1006进行半蚀刻。
金属箔1006通过后续工序的图案形成(图10D)而成为金属箔33a(图3、图4B)。在本实施方式中，在后述的加压之前进行半蚀刻，由此得到规定厚度(例如4.5μm)的金属箔1006。也可以通过层压等，从开始就粘贴规定厚度的金属箔1006，但是难以将薄金属箔粘贴到绝缘层。关于这一点，在本实施方式中，在将较厚(例如与金属箔1002厚度相同的7.5μm)的金属箔粘贴到绝缘层之后，将该金属箔半蚀刻到规定厚度(例如4.5μm)，因此容易得到优质的金属箔1006。但是并不限定于此，金属箔1006的形成方法是任意的。例如也可以省略半蚀刻工序，通过层压等，从开始就粘贴规定厚度(例如4.5μm)的金属箔1006。另外，也可以在后述的加压之后进行上述半蚀刻。
接着，在Z方向上对上述层叠体进行加热加压。即，同时进行加压和加热处理。通过加压和加热，预浸料(绝缘层20a、30a)固化而部件彼此附着。其结果是，层叠体一体化。此外，也可以分多次进行加压和加热处理。另外，也可以分别进行加热处理和加压，但是同时进行效率高。也可以在加热加压之后，另外进行用于一体化的加热处理。
接着，在图8的步骤S12中，在芯基板10两侧，在绝缘层中形成通路孔。
具体地说，例如图10B所示，例如通过激光在绝缘层20a中形成通路孔22a，在绝缘层30a中形成通路孔32a。用于形成填充堆叠体S的通路孔22a和32a与构成填充堆叠体S的填充导体12形成在同一轴(Z轴)上。此外，根据需要，优选在开孔(激光照射)前实施黑化处理。另外，在开孔之后，根据需要进行去沾污、软蚀刻。
接着，在图8的步骤S13中实施镀处理。
具体地说，如图10C所示，例如通过铜的版面镀，在金属箔1005的第一面上和通路孔22a内形成镀膜1007，在金属箔1006的第二面上和通路孔32a内形成镀膜1008。例如与图9C的工序同样地，首先进行无电解镀处理，接着以无电解镀膜为阴极进行电解镀处理，由此形成镀膜1007、1008(参照后述的图22A)。由此，对通路孔22a、32a分别填充镀膜1007、1008。其结果是，形成填充导体22和32。构成填充堆叠体S的填充导体22和32与构成填充堆叠体S的其它填充导体12堆叠在同一轴(Z轴)上。
接着，在图8的步骤S14中，对导体层进行图案形成。
具体地说，如图10D所示，例如通过光刻技术，对两面的导体层进行图案形成。由此，在绝缘层20a的第一面上形成导体层21，在绝缘层30a的第二面上形成导体层31。
接着，在图8的步骤S15中，通过反复进行步骤S11~S14的工序，如图11所示那样形成绝缘层40a和50a、通路孔42a和52a、填充导体42和52以及导体层41和51。构成填充堆叠体S的填充导体42和52与构成填充堆叠体S的其它填充导体12等堆叠在同一轴(Z轴)上。
接着，在图8的步骤S 16中，在芯基板10的两侧形成绝缘层和金属箔。
具体地说，例如图12所示，在芯基板10的第一面侧层叠绝缘层60a和金属箔1009(例如铜箔)，在芯基板10的第二面侧层叠绝缘层70a和金属箔1010(例如铜箔)。
之后，根据需要，对金属箔1009和1010进行半蚀刻。
接着，在Z方向上对该层叠体进行加热加压。由此，预浸料(绝缘层60a、70a)固化而部件彼此附着。其结果是，层叠体一体化。此外，也可以分多次进行加压和加热处理。另外，也可以分别进行加热处理和加压，但是同时进行效率高。也可以在加热加压之后，另外进行用于一体化的加热处理。
接着，在图8的步骤S17中，在芯基板10两侧，在绝缘层中形成通路孔，并且形成贯通所有层的通孔。
具体地说，如图13A所示，例如通过激光，形成贯通绝缘层60a的通路孔62a、贯通绝缘层70a的通路孔72a以及贯通所有层的通孔102a。用于形成填充堆叠体S的通路孔62a和72a与构成填充堆叠体S的填充导体12等形成在同一轴(Z轴)上。此外，根据需要，优选在开孔(激光照射)之前实施黑化处理。另外，在开孔之后，根据需要进行去沾污、软蚀刻。
在激光照射中，例如在设置了遮光掩模的状态下对被照射体整面照射激光。但是并不限定于此，也可以不使用遮光掩模，而在非照射部分停止激光照射来仅对要照射的部位照射激光。另外，在激光的扫描过程中，使对要形成通孔102a的部位照射的激光的强度(光量)比对要形成通路孔62a和72a的部位照射的激光的强度(光量)强，由此能够通过一次扫描来形成通路孔62a和72a以及通孔102a。此时，优选通过脉冲控制来调整激光强度(光量)。具体地说，例如在变更激光强度的情况下，不改变每次发射(一次照射)的激光强度而变更发射数量(照射次数)。即，在通过一次发射得不到期望的激光强度的情况下，对同一照射位置再次照射激光。例如，芯部的通路孔12a(图9B)通过两次发射形成，积层部的通路孔22a、32a、42a、52a、62a、72a通过一次发射形成。而且，在形成通孔102a时进一步增加发射数量。根据这种控制方法，能够省略改变照射条件的时间，因此认为吞吐量得到提高。但是并不限定于此，激光强度的调整方法是任意的。例如也可以按每个照射位置来决定照射条件，将照射次数设为固定(例如对每个照射位置发射一次)。能够通过仅从芯基板10一侧照射激光或者从芯基板10两侧同时照射激光来形成通孔102a。并且，也可以在从芯基板10一侧照射激光来形成有底孔(非贯通孔)之后，从另一侧照射激光而使该底部贯通，由此形成通孔102a。
接着，在图8的步骤S18中实施镀处理。
具体地说，如图13B所示，例如通过铜的版面镀，在金属箔1009的第一面上、通路孔62a内、金属箔1010的第二面上、通路孔72a内以及通孔102a内形成镀膜1011。例如与图9C的工序同样地，首先进行无电解镀处理，接着以无电解镀膜为阴极而进行电解镀处理，由此形成镀膜1011(参照后述的图22A)。由此，对通路孔62a、72a分别填充镀膜1011，对通孔102a的壁面也形成镀膜1011。其结果是，形成填充导体62和72以及保形导体102。构成填充堆叠体S的填充导体62和72与构成填充堆叠体S的其它填充导体12等堆叠在同一轴(Z轴)上。
在本实施方式中，同时进行向通孔102a壁面的镀膜1011的形成1011以及向最外层的通路孔(通路孔62a和72a)的镀膜1011的形成。因此，认为实现了工序数的削减，进而削减成本。
接着，在图8的步骤S19中，例如通过光刻技术，对两面的导体层进行图案形成。由此，如上述图1所示，在绝缘层60a的第一面上形成导体层61，在绝缘层70a的第二面上形成导体层71。其结果是，完成电路板100。之后，例如在最外层形成外部连接端子，由此能够通过该外部连接端子，将电路板100与其它电路板进行连接或者对电路板100安装电子部件(参照后述的图30)。
此外，导体图案的形成方法是任意的。例如也可以通过使用抗镀层仅选择性地对图案部实施镀处理的方法，即所谓的图案镀法，来形成各导体层。
以上，说明本发明的实施方式所涉及的电路板及其制造方法，但是本发明并不限定于上述实施方式。
构成填充堆叠体S的填充导体12等并不必须堆叠在同一轴(Z轴)上。例如图14A~图15C所示，填充导体12等也可以在X方向或者Y方向上偏离地堆叠。在各图中，范围R11是通路孔12a的第一面侧的开口范围，范围R 12是通路孔12a的第二面侧的开口范围。
在堆叠相同锥方向的填充导体时，例如在填充导体12的第二面侧堆叠填充导体32时，如图14A所示，也可以使填充导体32的下层侧(第一面侧)的端面32c的一端(内侧端)配置在范围R11内，另一端(外侧端)配置在范围R11外且范围R12内。或者，如图14B所示，也可以使端面32c的一端(内侧端)配置在范围R11内，另一端(外侧端)配置在范围R12外。或者，如图14C所示，也可以使端面32c的一端(内侧端)配置在范围R11外且范围R12内，另一端(外侧端)配置在范围R12外。此外，在填充导体32的第二面侧堆叠填充导体52时、在填充导体52的第二面侧堆叠填充导体72时、在填充导体12的第一面侧堆叠填充导体22时、在填充导体22的第一面侧堆叠填充导体42时、或者在填充导体42的第一面侧堆叠填充导体62时也相同。
另外，在堆叠锥方向相反的填充导体时，例如在填充导体12的第一面侧堆叠填充导体22时，如图15A所示，也可以使填充导体22的下层侧(第二面侧)端面22c的一端(内侧端)配置在范围R11内，另一端(外侧端)配置在范围R11外且范围R12内。或者，如图15B所示，也可以使端面22c的一端(内侧端)配置在范围R11内，另一端(外侧端)配置在范围R12外。或者，图15C所示，也可以使端面22c的一端(内侧端)配置在范围R11外且范围R12内，另一端(外侧端)配置在范围R12外。
总之，只要至少各填充导体堆叠即可。在此，堆叠是指填充导体下层侧端面的至少一端(内侧端)处于形成于其下层的孔的至少一侧的开口范围内。
如图16所示，优选填充导体62、72(外层的连接导体)的位置在芯基板10两侧从填充导体12(芯基板10的连接导体)的位置起向大致同一方向上移位。在图16示出的例子中，第一面侧的填充导体62的位置和第二面侧的填充导体72的位置均从填充导体12的位置起向X2侧移位。即，填充导体62的位置与填充导体72的位置向同一方向移位。认为通过这种结构，也能够期望起到如上所述的抑制芯周边产生裂纹等效果。
并且，在这种结构中，如图17所示，优选积层部中的内层的连接导体在芯基板10两侧分别配置在芯基板10的连接导体与外层的连接导体之间。在图17的例子中，填充导体22、42(第一面侧内层的连接导体)在填充导体62的移位方向(X方向)上，配置在填充导体12(芯基板10的连接导体)与填充导体62(第一面侧外层的连接导体)之间(范围R21)。并且，填充导体32、52(第二面侧内层的连接导体)在填充导体72的移位方向(X方向)上，配置在填充导体12(芯基板10的连接导体)与填充导体72(第二面侧外层的连接导体)之间(范围R22)。根据这种配置，认为与填充导体42、52被配置在范围R21、R22外的情况(参照图16)相比，抑制芯周边产生裂纹等的效果提高。但是，这种配置并不是必须结构。
各层中的通路孔、通孔或者连接盘的横截面(X-Y平面)的形状是任意的。
例如这些面的形状除了圆以外，例如可以是图18A示出的正四边形，另外，也可以是正六边形、正八边形等其它正多边形。此外，多边形的角的形状是任意的，例如也可以为直角、锐角、钝角、带有圆角。但是，在防止热应力集中方面，优选角带有圆角。
另外，上述横截面的形状可以是椭圆，也可以是长方形、三角形等。并且，如图18B或者图18C所示，十字形或者正多角星形等从中心放射状地引出直线的形状(将多个叶片放射状地配置的形状)作为上述横截面的形状也是有效的。
作为用于形成填充堆叠体S的通路孔12a等的形状，也可以将上述形状任意地组合来使用。例如图19所示，也可以将非相似的图形组合。
另外，也可以将连接导体的横截面及其连接盘的横截面设为相互非相似的图形。例如图20A、图20B所示，也可以是通路孔12a、32a的横截面为正多角星形，连接盘13、33(金属箔13a、33a)的横截面为圆。在该情况下，在通路孔12a、32a的周方向，突出量d1、d2分别变得不大致固定。因此，例如如果使突出量d1的平均值小于突出量d2的平均值，则认为能够如上所述那样有效地减轻芯周边的边角裂纹。
各层中的通路孔、通孔的纵截面的形状也是任意。
例如图21A所示，也可以将芯部的通路孔12a和填充导体12的形状设为圆柱。
并且，如图21B所示，也可以将通路孔12a、32a和填充导体12、32的形状设为鼓形。在该形状中，位于第一面和第二面的开口部之间的窄幅部N的宽度小于其两侧的开口部的宽度，因此认为镀膜的填充性提高。另外，认为其结果是表面的平坦性提高。另外，填充导体12、32的侧面为斜面，因此认为两者的粘接强度提高。此外，也可以将通路孔22a、42a、52a、62a、72a以及通孔102a的形状设为鼓形。
如上所述，在提高芯基板10的填充导体12与绝缘层30a的填充导体32的连接可靠性方面，优选芯基板10的通路孔12a的缩径角度θ1小于积层部的通路孔32a的缩径角度θ2，但是该结构并不是必须的结构。例如也可以将芯部的通路孔12a的形状和积层部的通路孔22a等的形状均设为圆柱。另外，也可以采用上述圆柱、鼓形作为通孔102a等的形状。
各层中的导体层的结构并不限定于上述三层结构，例如也可以是金属箔、无电解镀膜或者电解镀膜的两层结构。另外，各层中的填充导体的结构并不限定于无电解镀膜与电解镀膜的两层结构，例如也可以是仅由无电解镀膜或者电解镀膜构成的结构。
例如在上述实施方式中，将导体层11a等的结构如图22A示出的导体层2004那样，设为在绝缘层2001上依次层叠了金属箔2002(例如铜箔)、例如铜的无电解镀膜2003a以及例如铜的电解镀膜2003b的三层结构。另外，将填充导体22等的结构如图22A示出的填充导体2005那样，设为无电解镀膜2003a、电解镀膜2003b的两层结构。
但是并不限定于此，也可以将上述导体层11a等的结构例如图22B示出的导体层2004那样，设为省略了无电解镀膜2003a的两层结构。另外，上述填充导体22等的结构也可以是仅由电解镀膜2003b构成的结构。
在图22A和图22B中图示了通路孔导体，但是对于保形导体102(通孔导体)，也能够采用同样的结构。此外，担心由于省略无电解镀膜2003a等而导体层的紧密接合性降低，因此优选根据需要对绝缘层2001(绝缘层10a等)实施用于提高紧密接合性的表面处理。
填充导体12并不限定于通路孔导体。例如图23和图24(图23的局部放大图)所示，填充导体12也可以是通孔导体。在该情况下，填充导体12与绝缘层10a两侧的导体层11a、11b至少一部分(例如镀膜部分)连续。在图24的例子中，填充导体12是对通孔12c填充镀膜而构成的。例如通过在绝缘层10a中形成通孔12c之后进行浸渍镀，能够形成这种填充导体12(通孔导体)。在图24的例子中，例示了鼓形状的通孔12c，但是通孔12c的形状是任意的。通过仅从芯基板10一侧照射激光或者从芯基板10两侧同时照射激光均能够形成通孔12c。并且，通过在从芯基板10一侧照射激光而形成有底孔(非贯通孔)之后，从另一侧照射激光而使其底部贯通，也可以形成通孔12c。
在图24的例子中，导体层11a包括填充导体12的连接盘14，导体层21中包括填充导体22的连接盘23。连接盘14形成在绝缘层10a上(第一面侧)，连接盘23形成在绝缘层20a上。连接盘14由金属箔14a(例如铜箔)以及形成在金属箔14a上的例如铜镀膜14b构成。连接盘23由金属箔23a(例如铜箔)以及形成在金属箔23a上的例如铜镀膜23b构成。上述各导体层的厚度与金属箔的厚度和镀膜的厚度的合计一致。
在此，优选构成绝缘层10a的第一面侧的连接盘14的金属箔14a比构成其上层(第一面侧)的绝缘层20a上的连接盘23的金属箔23a厚。根据这种结构，由于芯基板10的金属箔14a厚，因此认为与上述实施方式同样地，芯周边的热应力被金属箔14a缓和。并且，如上述实施方式那样，如果将第二面侧的金属箔13a和33a也设为相同的关系，则能够期望起到更进一步的效果。
金属箔14a的厚度T3优选为5μm以上，例如为7.5μm。金属箔23a的厚度T4优选为4.5μm以下，例如为4.5μm。使用薄铜箔也能够形成这种尺寸的金属箔14a、23a，通过使用厚铜箔，通过蚀刻来调整厚度也能够形成这种尺寸的金属箔14a、23a。
另一方面，构成连接盘14(芯绝缘层上的连接盘)的镀膜14b比构成绝缘层20a(芯绝缘层上的层间绝缘层)上的连接盘23的镀膜23b薄。根据这种结构，由于芯基板10的镀膜14b薄，由此在芯基板10的制造中用于得到所需导体厚度的镀处理时间缩短。其结果是，认为能够提高芯基板10的生产效率。并且，如上述实施方式那样，如果将第二面侧的镀膜13b和33b也设为相同的关系，则能够期望起到更进一步的效果。
绝缘层20a(芯绝缘层上的层间绝缘层)的通路孔22a的第一面侧(扩径侧)的开口部22b的向第二面侧(缩径侧)的缩径角度θ4大于绝缘层10a的通孔12c的第一面侧的开口部12d的向第二面侧的缩径角度θ3。根据这种结构，与积层部的通路孔22a的锥程度相比，芯基板10的通孔12c的锥程度缓和，由此与上述实施方式同样地，认为在芯周边热循环的热应力得到缓和。另外，其结果是，认为能够提高芯基板10的填充导体12与绝缘层20a的填充导体22的连接可靠性。并且，如上述实施方式那样，如果将第二面侧的缩径角度θ1和θ2也设为相同的关系，则能够期望起到更近一步的效果。
另外，构成连接盘13(芯绝缘层上的连接盘)的金属箔13a从通孔12c的边缘朝向内侧突出的量(突出量d3)小于构成绝缘层20a(芯绝缘层上的层间绝缘层)上的连接盘23的金属箔23a从通路孔22a的边缘朝向内侧突出的量(突出量d4)。根据这种结构，芯基板10中的金属箔14a的突出量d3小于积层部的绝缘层20a中的金属箔23a的突出量d4，由此认为能够有效地减轻芯周边的边角裂纹。并且，如上述实施方式那样，如果将第二面侧的突出量d1和d2也设为相同的关系，则能够期望起到更进一步的效果。
图24的例子示出尺寸的一例。通路孔12a的第一面侧的开口部12d和第二面侧的开口部12b的直径例如为75μm，通路孔22a的第一面侧的开口部22b的直径例如为75μm，通路孔32a的第二面侧的开口部32b的直径例如为75μm。缩径角度θ1、θ3例如大约为110°，缩径角度θ2、θ4例如大约为120°。突出量d1、d3例如为大约6.5μm，突出量d2、d4例如为大约22μm。
如图25(与图2对应的图)所示，也可以代替通孔102a而使用在Z方向(层叠方向)上贯通电路板100的切口102b。切口102b形成在电路板100的侧面。在切口102b的壁面形成保形导体102(参照图1)。另外，如图26所示，也可以同时使用通孔102a和切口102b。例如图27所示，能够在形成通孔102a之后，用线L10分割(切断)通孔102a来形成切口102b。但是并不限定于此，切口102b的形成方法是任意的。
填充堆叠体S的数量并不限于一个而是任意的。例如图28A和图28B(图28A的截面图)所示，电路板100也可以具有多个(例如两个)填充堆叠体S。
电路板100也可以具有电子部件而成为电子设备。
例如图29所示，也可以在电路板100中内置电子部件3001。在图29的例子中内置了两个电子部件3001，但是电子部件的数量是任意的。例如也可以仅将一个电子部件内置于电路板100。根据内置电子部件的电路板100，能够实现电子设备的高功能化。
另外，例如图30所示，也可以在电路板100的表面安装有电子部件3002。在图30的例子中在电路板100的两面安装了电子部件3002，但是也可以仅在电路板100的单面安装电子部件3002。另外，电子部件的数量是任意的。例如也可以仅将一个电子部件安装于电路板100。
关于其它点，电路板100的结构及其构成要素的种类、性能、尺寸、材质、形状、层数或者配置等在不脱离本发明的宗旨的范围内，也能够任意地变更。
电路板100的层数是任意的。例如为了实现高功能化等，也可以在例如在完成图1示出的结构之后，进一步继续层叠而设为更多层的电路板。
各导体层的材料并不限定于上述材料，能够根据用途等进行变更。例如作为导体层的材料，也可以使用铜以外的金属。另外，各绝缘层的材料也是任意的。但是，作为构成绝缘层的树脂，优选热固性树脂或者热塑性树脂。作为热固性树脂，除了上述环氧树脂以外，例如还能够使用聚酰胺树脂(聚酰亚胺)、BT树脂、烯丙基化苯醚树脂(A-PPE树脂)、芳香族聚酰胺树脂等。另外，作为热塑性树脂，例如能够使用液晶聚合物(LCP)、PEEK树脂、PTFE树脂(氟树脂)等。期望例如从绝缘性、介电特性、耐热性或者机械特性等的观点出发，根据必要性来选择这些材料。另外，能够使上述树脂含有固化剂、稳定剂、填料等作为添加剂。另外，各导体层和各绝缘层也可以包括由异种材料构成的多个层。
上述实施方式的工序并不限定于图8的流程图示出的顺序、内容，能够在不脱离本发明的宗旨的范围内任意地变更顺序、内容。另外，根据用途等，也可以省略不需要的工序。
能够任意地组合上述实施方式、变形例等。
以上，说明了本发明的实施方式，但是应该理解为设计上的方便、其它原因所需要的各种修改、组合包括在与“权利要求”所记载的发明、“具体实施方式”所记载的具体例对应的发明的范围内。
产业上的可利用性
本发明所涉及的电路板适用于电子设备的电路基板。另外，本发明所涉及的电路板的制造方法适用于电子设备的电路基板的制造。
附图标记说明
10：芯基板；10a：绝缘层；11a、11b：导体层；12：填充导体(连接导体)；12a：通路孔；12b：开口部；12c：通孔；12d：开口部；13：连接盘；13a：金属箔；13b：镀膜；14：连接盘；14a：金属箔；14b：镀膜；20a、30a、40a、50a、60a、70a：绝缘层；21、31、41、51、61、71：导体层；22、32、42、52、62、72：填充导体(连接导体)；22a、32a、42a、52a、62a、72a：通路孔；22b、32b：开口部；22c、32c：端面；23、33：连接盘；23a、33a：金属箔；23b、33b：镀膜；100：电路板；102：保形导体；102a：通孔；102b：切口；1000：双面覆铜层叠板；1001、1002、1005、1006：金属箔；1003、1004、1007、1008、1011：镀膜；1009、1010：金属箔；2001：绝缘层；2002：金属箔；2003a：无电解镀膜；2003b：电解镀膜；2004：导体层；2005：填充导体；3001、3002：电子部件；S：填充堆叠体。

Claims (10)

1.一种电路板，在芯绝缘层的至少一侧交替地层叠了导体层和层间绝缘层，该电路板的特征在于，
上述芯绝缘层和上述层间绝缘层分别具有孔内填充镀膜而成的连接导体，
上述芯绝缘层的上述连接导体和上述层间绝缘层的上述连接导体堆叠，
在上述芯绝缘层上和上述层间绝缘层上分别形成有上述连接导体的连接盘，该连接导体的连接盘包括金属箔以及形成在上述金属箔上的镀膜，
构成上述芯绝缘层上的上述连接盘的上述金属箔至少比构成上述芯绝缘层上的上述层间绝缘层上的上述连接盘的上述金属箔厚。
2.根据权利要求1所述的电路板，其特征在于，
构成上述芯绝缘层上的上述连接盘的上述金属箔的厚度为5μm以上。
3.根据权利要求1或者2所述的电路板，其特征在于，
上述芯绝缘层的上述孔以及上述芯绝缘层上的上述层间绝缘层的上述孔从上述芯绝缘层的上述一侧朝向另一侧缩径，
上述芯绝缘层上的上述层间绝缘层的上述孔的上述一侧的开口部的缩径角度大于上述芯绝缘层的上述孔的上述一侧的开口部的缩径角度。
4.根据权利要求1~3中的任一项所述的电路板，其特征在于，
构成上述芯绝缘层上的上述连接盘的上述金属箔从上述孔的边缘朝向内侧突出的量小于构成上述芯绝缘层上的上述层间绝缘层上的上述连接盘的上述金属箔从上述孔的边缘朝向内侧突出的量。
5.根据权利要求1~4中的任一项所述的电路板，其特征在于，
上述层间绝缘层是对芯材进行树脂浸渍而成的。
6.根据权利要求1~5中的任一项所述的电路板，其特征在于，
在上述芯绝缘层的两侧分别交替地层叠三层以上的上述导体层和三层以上的上述层间绝缘层，
它们的连接导体堆叠。
7.根据权利要求1~6中的任一项所述的电路板，其特征在于，
层叠的上述层间绝缘层中的一侧外层的上述连接导体的位置与另一侧外层的上述连接导体的位置从上述芯绝缘层的上述连接导体的位置起向大致同一方向移位。
8.根据权利要求7所述的电路板，其特征在于，
层叠的上述层间绝缘层中的内层的上述连接导体在上述芯绝缘层的两侧分别配置在上述芯绝缘层的上述连接导体与上述外层的上述连接导体之间。
9.一种电路板的制造方法，包括以下步骤：
在芯绝缘层上形成金属箔；
在上述芯绝缘层中形成孔；
对上述芯绝缘层的上述孔填充镀膜；
在上述芯绝缘层的至少一侧形成层间绝缘层；
在上述层间绝缘层上形成比上述芯绝缘层上的上述金属箔薄的金属箔；
以与上述芯绝缘层的上述孔重叠的方式在上述层间绝缘层中形成孔；以及
对上述层间绝缘层的上述孔填充镀膜。
10.根据权利要求9所述的电路板的制造方法，其特征在于，
通过蚀刻，使上述层间绝缘层上的上述金属箔比上述芯绝缘层上的上述金属箔薄。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102404935B (zh) * 2010-09-13 2014-07-02 巨擘科技股份有限公司 多层导通孔叠层结构
KR20120124319A (ko) * 2011-05-03 2012-11-13 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
JP5199437B2 (ja) * 2011-10-18 2013-05-15 イビデン株式会社 配線板及びその製造方法
US9040837B2 (en) * 2011-12-14 2015-05-26 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
TWI557855B (zh) * 2011-12-30 2016-11-11 旭德科技股份有限公司 封裝載板及其製作方法
US20130215586A1 (en) * 2012-02-16 2013-08-22 Ibiden Co., Ltd. Wiring substrate
KR20130139655A (ko) * 2012-06-13 2013-12-23 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2015038910A (ja) * 2012-07-13 2015-02-26 イビデン株式会社 配線板及びその製造方法
JP2015038909A (ja) * 2012-07-13 2015-02-26 イビデン株式会社 配線板及びその製造方法
KR20140008923A (ko) * 2012-07-13 2014-01-22 삼성전기주식회사 코어리스 인쇄회로기판 및 그 제조 방법
JP2014027212A (ja) * 2012-07-30 2014-02-06 Ibiden Co Ltd プリント配線板
KR101412225B1 (ko) * 2012-08-10 2014-06-25 이비덴 가부시키가이샤 배선판 및 그 제조 방법
KR20140047967A (ko) * 2012-10-15 2014-04-23 삼성전기주식회사 다층형 코어리스 인쇄회로기판 및 그 제조 방법
CN102969776B (zh) * 2012-12-03 2014-12-10 中国科学院电工研究所 一种电动汽车无线充电装置
JP2014127623A (ja) * 2012-12-27 2014-07-07 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
US9275925B2 (en) * 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US9877387B2 (en) * 2013-03-27 2018-01-23 Kyocera Corporation Wiring board and mounting structure using same
KR20140134479A (ko) * 2013-05-14 2014-11-24 삼성전기주식회사 인쇄회로기판
US9153550B2 (en) * 2013-11-14 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design with balanced metal and solder resist density
US9756735B2 (en) 2014-10-17 2017-09-05 Ibiden Co., Ltd. Method for manufacturing printed wiring board
JP2016092292A (ja) 2014-11-07 2016-05-23 イビデン株式会社 配線板およびその製造方法
JP2016219452A (ja) * 2015-05-14 2016-12-22 富士通株式会社 多層基板及び多層基板の製造方法
KR102538908B1 (ko) * 2015-09-25 2023-06-01 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2017123459A (ja) 2016-01-08 2017-07-13 サムソン エレクトロ−メカニックス カンパニーリミテッド． プリント回路基板
US10257932B2 (en) * 2016-02-16 2019-04-09 Microsoft Technology Licensing, Llc. Laser diode chip on printed circuit board
JP2018026392A (ja) 2016-08-08 2018-02-15 イビデン株式会社 配線板及びその製造方法
CN109673112B (zh) * 2017-10-13 2021-08-20 鹏鼎控股(深圳)股份有限公司 柔性电路板以及柔性电路板的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101049057A (zh) * 2004-10-27 2007-10-03 揖斐电株式会社 多层印刷电路板及多层印刷电路板的制造方法
CN100418390C (zh) * 1997-10-14 2008-09-10 揖斐电株式会社 填充印制线路板通孔的树脂组合物
JP2008251638A (ja) * 2007-03-29 2008-10-16 Tdk Corp 電子素子およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3904361B2 (ja) 2000-01-27 2007-04-11 日本特殊陶業株式会社 配線基板の製造方法
WO2005122657A1 (ja) * 2004-06-11 2005-12-22 Ibiden Co., Ltd. フレックスリジッド配線板とその製造方法
WO2008053833A1 (fr) * 2006-11-03 2008-05-08 Ibiden Co., Ltd. Tableau de câblage imprimé multicouche
JP2009231818A (ja) * 2008-03-21 2009-10-08 Ibiden Co Ltd 多層プリント配線板及びその製造方法
US8592691B2 (en) * 2009-02-27 2013-11-26 Ibiden Co., Ltd. Printed wiring board

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100418390C (zh) * 1997-10-14 2008-09-10 揖斐电株式会社 填充印制线路板通孔的树脂组合物
CN101049057A (zh) * 2004-10-27 2007-10-03 揖斐电株式会社 多层印刷电路板及多层印刷电路板的制造方法
JP2008251638A (ja) * 2007-03-29 2008-10-16 Tdk Corp 電子素子およびその製造方法

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