JP2020188072A - 配線基板および配線基板の製造方法 - Google Patents
配線基板および配線基板の製造方法 Download PDFInfo
- Publication number
- JP2020188072A JP2020188072A JP2019089932A JP2019089932A JP2020188072A JP 2020188072 A JP2020188072 A JP 2020188072A JP 2019089932 A JP2019089932 A JP 2019089932A JP 2019089932 A JP2019089932 A JP 2019089932A JP 2020188072 A JP2020188072 A JP 2020188072A
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- layer
- via conductor
- interlayer insulating
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000010410 layer Substances 0.000 claims abstract description 360
- 239000004020 conductor Substances 0.000 claims abstract description 309
- 239000011229 interlayer Substances 0.000 claims abstract description 94
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000007747 plating Methods 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 229910000679 solder Inorganic materials 0.000 description 17
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 238000007772 electroless plating Methods 0.000 description 8
- 238000009713 electroplating Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 239000011347 resin Substances 0.000 description 8
- 229920005989 resin Polymers 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 239000003822 epoxy resin Substances 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229920000647 polyepoxide Polymers 0.000 description 5
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 4
- 239000011888 foil Substances 0.000 description 4
- 238000010030 laminating Methods 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 239000000654 additive Substances 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910002092 carbon dioxide Inorganic materials 0.000 description 2
- 239000001569 carbon dioxide Substances 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 239000012779 reinforcing material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229920006231 aramid fiber Polymers 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000011256 inorganic filler Substances 0.000 description 1
- 229910003475 inorganic filler Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
【課題】配線基板の電源強化。【解決手段】実施形態の配線基板1は、コア基板10と第1層間絶縁層32と第1導体層31とが交互に積層されてなる第1ビルドアップ層11と第2層間絶縁層42と第2導体層41とが交互に積層されてなる第2ビルドアップ層12と第2層間絶縁層42を貫通して導体層同士を接続する第1ビア導体52aおよび第2ビア導体52bとを備え、第2導体層41は、第1ビア導体52a上および第2ビア導体52b上に、10μm未満の凹みを有し、第1ビア導体52aは、所定のトップ径を有する孔にめっきを充填することで形成されており、第2ビア導体52bは、所定のトップ径の0.8倍以上かつ1.3倍以下である所定の幅を有する溝にめっきを充填することで形成されている。【選択図】図1
Description
本発明は配線基板および配線基板の製造方法に関する。
特許文献1には、電源用のスルーホールを有するコア基板の上下面にビルドアップ絶縁層およびビルドアップ配線層が交互に積層されている、半導体集積回路素子を搭載するための配線基板が開示されている。電源用のスルーホールに接続されているコア基板の下面側の電源プレーンは、ビルドアップ配線層中に配設されていて複数一組のビアに対応する部分が一つに繋がっているビアランドと、複数一組のビアを介して接続されている。
特許文献1の配線基板では、4個一組のビアに対応するビアランドがビルドアップ配線層の中に設けられ、ビアランドを介した電源用のスルーホールからこれに対応する電源用の外部接続パッドまでが、4個ずつが一組となったビアによって接続されている。電源供給が十分に行われないおそれがある。
本発明の配線基板は、第1面と前記第1面とは反対側の第2面とを有し、コア絶縁層と第1面側導体層および第2面側導体層と前記コア絶縁層を貫通して前記第1面側導体層および前記第2面側導体層を接続するスルーホール導体とを含むコア基板と、前記コア基板の第1面上に設けられて第1層間絶縁層と前記第1層間絶縁層上の第1導体層とが交互に積層されてなる第1ビルドアップ層と、前記コア基板の第2面上に設けられて第2層間絶縁層と前記第2層間絶縁層上の第2導体層とが交互に積層されてなる第2ビルドアップ層と、前記第2層間絶縁層を貫通し前記第2層間絶縁層の両面の導体層同士を接続する第1ビア導体および第2ビア導体と、を備えている。そして、前記第1ビア導体は、前記第2層間絶縁層を貫通し所定のトップ径を有する孔にめっきを充填することで形成されており、前記第2ビア導体は、前記第2層間絶縁層を貫通し前記第1ビア導体が形成される前記孔の前記トップ径の0.8倍以上、かつ1.3倍以下である所定の幅を有する溝にめっきを充填することで形成されており、前記第2導体層は、前記コア基板と反対側を向く表面の前記第1ビア導体上および前記第2ビア導体上に、凹みを有していないか、または、10μm未満の凹みを有している。
本発明の配線基板の製造方法は、第1面と前記第1面とは反対側の第2面とを有し、コア絶縁層と第1面側導体層および第2面側導体層とを含むコア基板を設けることと、前記コア基板の第1面上に、第1層間絶縁層と前記第1層間絶縁層上の第1導体層とが交互に積層されてなる第1ビルドアップ層を設けることと、前記コア基板の第2面上に、第2層間絶縁層と前記第2層間絶縁層上の第2導体層とが交互に積層されてなる第2ビルドアップ層を設けることと、を含んでいる。そして、前記第2ビルドアップ層を設けることは、前記第2ビルドアップ層内の同一の第2層間絶縁層中に前記第2層間絶縁層の両面の第2導体層同士を接続する、第1ビア導体および第2ビア導体を同時に形成することを含んでおり、前記第1ビア導体を形成することは、前記第2層間絶縁層を貫通し所定のトップ径を有する孔にめっきを充填することを含み、前記第2ビア導体を形成することは、前記第2層間絶縁層を貫通し前記第1ビア導体が形成される前記孔の前記トップ径の0.8倍以上、かつ1.3倍以下の所定の幅を有する溝にめっきを充填することを含んでいる。
本発明の実施形態によれば、配線基板の電源強化が図れると考えられる。また、電力供給特性の高い配線基板を製造することができる。
本発明の一実施形態の配線基板が図面を参照しながら説明される。図1には、一実施形態の配線基板の一例である第1面1Fと第1面1Fとは反対側の第2面1Bとを有する配線基板1の断面図が示されている。配線基板1の第2面1B側の平面図が図2に示されている。
図1に示されるように、配線基板1は、第1面10Fと第1面10Fとは反対側の第2面10Bとを有するコア基板10と、コア基板10の第1面10F上の第1ビルドアップ層11と、コア基板10の第2面10B上の第2ビルドアップ層12とを含んでいる。図1の例では、2つのビルドアップ層(第1ビルドアップ層11および第2ビルドアップ層12)は、互いに同数の導体層を含んでいる。第1ビルドアップ層11は、第1層間絶縁層32と第1層間絶縁層32上の第1導体層31とが交互に積層されて形成されている。図1の例では、第1ビルドアップ層11は、2つの第1導体層31および2つの第1層間絶縁層32を含んでいる。第2ビルドアップ層12は、第2層間絶縁層42と第2層間絶縁層42上の第2導体層41とが交互に積層されて形成されている。図1の例では、第2ビルドアップ層12は、2つの第2導体層41および2つの第2層間絶縁層42を含んでいる。なお、第1および第2のビルドアップ層内の導体層および層間絶縁層の数はそれぞれ2つに限定されず、任意の数の、例えば1つの、または、3もしくはそれ以上の数の導体層および層間絶縁層が設けられてもよい。
コア基板10は、コア絶縁層5と、コア絶縁層5の両面上すなわちコア基板10の第1面10F側および第2面10B側にそれぞれ形成されている第1面側導体層3および第2面側導体層4を含んでいる。コア絶縁層5には、コア絶縁層5を貫通するスルーホール用貫通孔55が形成されており、各スルーホール用貫通孔55を導電体で埋めることによって、第1面側導体層3と第2面側導体層4とを接続するスルーホール導体50が形成されている。
各導体層(第1面側導体層3、第2面側導体層4、第1導体層31、および第2導体層41)には、それぞれ、所望の導体パターンが形成されている。図1の例において、第1面側導体層3および第2面側導体層4は、3層で形成されている。第1導体層31および第2導体層41は、2層で形成されている。しかし、各導体層のそれぞれを形成する層の数は図1の例に限定されず、例えば、第1導体層31や第2導体層41が、3層で形成されていてもよい。第1面側導体層3および第2面側導体層4は、例えば、金属箔層、無電解めっき膜層、および、電解めっき膜層を有し得る。第1導体層31および第2導体層41は、例えば、無電解めっき膜層および電解めっき膜層を有し得る。各導体層は、例えば、銅、ニッケル、銀、パラジウムなどの任意の金属を単独でまたは組み合わせて用いて形成され得る。第1面側導体層3、第2面側導体層4、および第1導体層31それぞれの厚さは、例えば、5μm以上であって、30μm以下である。
コア絶縁層5、第1層間絶縁層32、および第2層間絶縁層42は、任意の絶縁性材料を用いて形成される。絶縁性材料としては、エポキシ樹脂、ビスマレイミドトリアジン樹脂(BT樹脂)またはフェノール樹脂などの樹脂材料が例示される。これらの樹脂材料を用いて形成される各絶縁層は、ガラス繊維またはアラミド繊維などの補強材、および/または、シリカなどの無機フィラーを含んでいてもよい。図1の例のように、各ビルドアップ層が複数の層間絶縁層を含んでいる場合、各ビルドアップ層内の各層間絶縁層は、同一の樹脂材料を用いて形成されてもよい。各層間絶縁層間の剥離が防止される場合がある。また、例えば、全ての層間絶縁層、すなわち第1ビルドアップ層11内の第1層間絶縁層32と第2ビルドアップ層12内の第2層間絶縁層42とが、同一の絶縁性の樹脂材料を用いて形成されてもよい。しかし、互いに異なる樹脂材料が用いられてもよい。層間絶縁層の厚さは、例えば、10μm以上、50μm以下である。
各層間絶縁層は、第1ビルドアップ層11および第2ビルドアップ層12においてそれぞれの層間絶縁層の両面に形成されている導体層同士を接続するビア導体51、52を含んでいる。第1層間絶縁層32は、ビア導体51を含み、第2層間絶縁層42は、ビア導体52を含んでいる。ビア導体51、52は、各層間絶縁層それぞれを貫く貫通孔を導電体で埋めることによって形成される所謂フィルドビアである。ビア導体51、52は、それぞれの上側(コア基板と反対側)の導体層と一体的に形成されている。したがって、ビア導体51、52と第1導体層31および第2導体層41とは、同一の、例えば銅またはニッケルなどからなるめっき膜(無電解めっき膜および電解めっき膜)によって形成されている。なお、コア絶縁層5を貫通して形成されているスルーホール導体50も、銅またはニッケルなどからなる無電解めっき膜および電解めっき膜によって形成されている。
図1の例の配線基板1は、さらに、第1ビルドアップ層11上に形成されている第1ソルダーレジスト層6、および、第2ビルドアップ層12上に形成されている第2ソルダーレジスト層7を含んでいる。第1ソルダーレジスト層6は最上層の第1導体層31を覆っており、第2ソルダーレジスト層7は最上層の第2導体層41を覆っている。第1および第2のソルダーレジスト層6、7は、例えばエポキシ樹脂またはポリイミド樹脂などを用いて形成される。
配線基板1の第1面1F上(すなわち配線基板1の上面側)には、例えば半導体素子などの電子部品(図示せず)が実装され得る。配線基板1の第1ビルドアップ層11の最も外側の第1導体層31は、このような電子部品の端子に電気的に接続されるための複数の接続パッド31aを含んでいる。ソルダーレジスト層6は、接続パッド31aを露出させる開口を有している。
図2には、図1の配線基板1における下面図が示されている。図1は、図2に示されるI−I線での断面を含む断面図である。なお、図2では、図1のソルダーレジスト層7の図示は省略されている。配線基板1の第2面1B上(すなわち配線基板1の下面側)には、例えばマザーボードなどの外部の電気回路基板やパッケージ基板などが接続され得る。この場合、配線基板1の第2面1B上には、図2に示されるように、このような外部の基板などとの接続用の、形状の異なる例えば2種類の形状の第1接続パッド41aおよび第2接続パッド41bが形成され得る。なお、第2接続パッド41bは、省略されているソルダーレジスト層7によって(例えば3つに)分離されていてもよい。このような第1および第2の接続パッド41a、41bは、配線基板1の第2ビルドアップ層12の最も外側の第2導体層41に含まれている。図1に示されるように、ソルダーレジスト層7は、接続パッド41a、41bを露出させる開口を有している。
第1接続パッド41aおよび第2接続パッド41bはそれぞれ、第2ビルドアップ層12内の、各接続パッドの形状に対応する形状のビア導体52によって、最も外側の第2導体層41より内側に配置されている第2ビルドアップ層12内の第2導体層41および/または第2面側導体層4に接続されている。図2に示されるように、第1接続パッド41aは平面視で略円形の形状を有し得る。また、第2接続パッド41bは例えば平面視で略長円の形状を有し得る。なお、「平面視」は、配線基板1を外部から見るときの見方に関し、配線基板1の厚さ方向と平行な視線で配線基板1を見ることを意味している。
例えば、第1接続パッド41aは信号用の接続パッドであり、信号用の第1ビア導体52aと電気的に接続されている。第1ビア導体52aの第2面1B側の端面は、第1接続パッド41aの第2面1B側の形状と同様の平面視略円形状を有している。例えば、第1ビア導体52aのトップ径(第2面1B側の端面の直径)d(以下、ビア径dとも称される、図2参照)は、55μm以下程度である。ここで「トップ径」は、第1ビア導体52aまたは第1ビア導体52a形成用の第2層間絶縁層42内の孔(第1貫通孔42a)の第2面1B側の端面の外周に属する2点間の距離の内、最大の値を意味している。
一方、例えば、第2接続パッド41bは電源用の接続パッドである。第2接続パッド41bは、第2ビルドアップ層12内の電源用の第2ビア導体52bを介して、第2面側導体層4の電源層4bに接続される。電源層4bは電源用のスルーホール導体50bに接続されている。第2ビア導体52bの第2面1B側の端面は、第2接続パッド41bの第2面1B側の形状と同様の、平面視略長円形状を有している。
したがって、配線基板1の第2ビルドアップ層12は、同一の第2層間絶縁層42内に配置されて互いに離間している、形状の異なるビア導体52(平面視略円形状の第1ビア導体52aおよび平面視略長円形状の第2ビア導体52b)を含んでいる。上述のように、ビア導体52は、第2層間絶縁層42に形成される貫通孔内に例えばめっき膜などの導電体が埋め込まれることによって形成されている。例えば、第2ビルドアップ層12の第2層間絶縁層421(図1参照)に、第1ビア導体52a用の第1貫通孔42aと第2ビア導体52b用の第2貫通孔42bとが形成されている。図2に示されるように例えば、第2貫通孔42bは、平面視略円形の第1貫通孔42aと略同一形状の複数の貫通孔を一列に重複し合うように配置して連通させた溝状の構造を有している。よって、第2貫通孔42bの平面視における幅方向(短手方向)の長さwは、第1貫通孔42aのトップ径dの0.8倍以上であって、1.3倍以下程度である。第1貫通孔42aのトップ径dは、例えば、55μm以下程度である。また、第2貫通孔42bの平面視における長手方向の長さL(幅とは直交する方向の長さL)は、例えば、100μm以上であって、2000μm以下である。したがって、溝状の第2貫通孔42b内にめっきが充填されて形成される第2ビア導体52bの第2面1B側の端面は、平面視略長円形状を有し、その幅wは、第1貫通孔42a内にめっきが充填されて形成される第1ビア導体52aのトップ径dの0.8倍以上、1.3倍以下程度であり、長さLは、100μm以上であって、2000μm以下である。電源用の第2ビア導体52bがこのような平面視形状を有することにより、コア基板10の第2面10B側における通電量を増加させることができる。配線基板1の電力供給特性が向上し、電源強化が図られ得ると考えられる。
配線基板1において、第1ビア導体52aおよび第2ビア導体52bは、同時に、かつ第2導体層41を構成する無電解めっき膜層および電解めっき膜層と一体的に形成される。したがって、各貫通孔の形状、特には体積が異なっている場合、貫通孔内にめっきが充填される際に、大きな体積を有する貫通孔が完全にめっきで充填されずに貫通孔内に凹みが生じてしまう可能性がある。一体的に形成される第2導体層41の平坦性が低下するおそれがある。第2導体層41におけるこのような凹みは、形成された第2導体層41上への次の層間絶縁層および導体層の積層に影響を及ぼし得る、厚みの不均衡やゆがみを製造途中の配線板に生じさせ得る。その上に積層される導体層のパターニングの精度などに問題が生じるおそれもある。あるいは、このような凹みが生じないように大きな体積を有する貫通孔を十分にめっきで充填しようとすると、充填のために必要なめっき量が増大するため、めっき工程の時間が長くなる。そのため、貫通孔の充填と同時に一体的に形成される第2導体層41の厚みが厚くなることがある。配線基板1の全体としての積層方向の厚みや、同時に形成され得る第1ビルドアップ層側の第1導体層31の厚みが厚くなってしまうおそれがある。
本実施形態では、めっきが充填される第1および第2の貫通孔42a、42bの大きさすなわち第1および第2のビア導体52a、52bの径dまたは幅wの大きさと、各貫通孔に形成されるビア導体52(第1ビア導体52a、第2ビア導体52b)と一体的に形成される第2導体層41の厚みT(図4A、B参照)と、第2導体層41のコア基板と反対側を向く表面(第2面1B側の表面)の、ビア導体52上の凹みの深さD(D1およびD2、それぞれ図4Aおよび4Bを参照)と、が適切に調整されて選択されている。これにより、第2ビルドアップ層12内の同一の第2層間絶縁層42中に大きさの異なるビア導体52が含まれていても、第2ビルドアップ層12の層厚の増大を抑制することができる。さらに、そのビア導体52の上に第2層間絶縁層42と第2導体層41とが交互に積層されても、および/または、第2ビルドアップ層12の積層数が増加しても、大きさの異なるビア導体52を含む第2層間絶縁層42が良好な平坦性を有するように形成され得る。従って、その上に形成される第2導体層41のパターニングにおけるずれ等を抑制することができる。本実施形態で得られた、ビア導体52の径dまたは幅wの大きさ、第2導体層41の厚みT、および凹みの深さDとの相関関係が図3に示されている。
第2ビルドアップ層12の積層において十分な平坦性を提供するために許容され得る、第2導体層41における凹みの深さDは、10μm程度未満である。図3に示されているように、平面視略円形状の第1ビア導体52aでは、第2導体層41が薄くても良好に第1貫通孔42aが充填され、第2導体層41には小さな深さDを有する凹みしか生じない。一方、平面視略長円形状の第2ビア導体52bでは、第2導体層41における凹みの深さDを約10μm未満とするためには、約12μm以上の第2導体層41の厚みTが必要であった。また、平面視略円形状の第1ビア導体52aのビア径dが49μmである場合、平面視略長円形状の第2ビア導体52bの短手方向の幅の長さwが75μm以上となると、第2導体層41の厚みTを調整しても凹みの深さDを10μm未満とすることができなかった。一方、幅の長さwとは異なり、平面視略長円形状の第2ビア導体52bの長手方向の長さLが変わっても、第2導体層41における凹みの深さDに有意な変化は見られなかった。これは、第2貫通孔42b内がめっきで充填される際の充填が、短手方向に平行な方向から主に行われるためであると考えられる。
なお、平面視略長円形状の第2ビア導体52bの短手方向の幅の長さwを平面視略円形状の第1ビア導体52aのビア径dよりも小さくした場合、幅の長さwがビア径dの0.8倍の長さよりも小さくなると、第2導体層41における凹みは生じなくなるものの、第2貫通孔42b内に充填されるめっきの量が多くなりすぎ、第2導体層41上に凸部が形成されてしまう。したがって、図3に示されている結果と併せて、平面視略長円形状の第2ビア導体52bの幅wは、平面視略円形状の第1ビア導体52aのビア径dの0.8倍以上であって、1.3倍以下であることが好ましい。また、第2導体層41の厚みTは、約12μm以上であることが好ましい。例えば好ましくは、第2導体層41の厚みTは12μm以上、30μm以下である。
図4Aおよび図4Bには、それぞれ、第1ビア導体52aおよび第2ビア導体52b上の第2導体層41の表面が凹みを有する場合の凹み部分の略図が拡大されて示されている。なお、図4Aおよび図4Bでは、第1貫通孔42a内および第2貫通孔42b内へのめっきの充填によって生じ得る第2導体層41の表面の凹み部分を説明することを目的としているため、図1の配線基板1に含まれている、第2導体層41上のビア導体52の図示は省略されている。
第2導体層41のコア基板と反対側を向く表面(図4Aおよび4Bにおける下方)の、第1ビア導体52aおよび第2ビア導体52b上に凹みが形成されている場合、凹みは、配線基板1の厚さ方向Zに沿って形成される。そして、凹みの底面は、第1ビア導体52aおよび第2ビア導体52bを含む第2層間絶縁層421に向かって湾曲している。凹みの深さD1、D2は、好ましくは最大で10μm未満である。10μm以上であると、その上(図4Aおよび4Bにおいてば下方)に積層される第2ビルドアップ層12の各層の積層における良好な平坦性が失われるおそれがある。それぞれの凹みの深さD1、D2が10μm未満であれば、例えば、第2導体層41のコア基板と反対側を向く表面において、第2ビア導体52b上の表面は略平坦に形成され、第1ビア導体52a上の表面には凹みが形成されていてもよい。また、もちろん、第2導体層41のコア基板と反対側を向く表面(図4Aおよび4Bにおける下方)の、第1ビア導体52a上および第2ビア導体52b上のどちらにも凹みが形成されず、第2導体層41のコア基板と反対側を向く表面全体が略面一に形成されていてもよい。
凹みの断面形状は、図4Aおよび4Bに示される形状に限定されず、貫通孔をめっきで充填する際の条件や各貫通孔の形状等に応じて任意の形状を取り得る。例えば、凹みは、凹みの最深部において面では無く頂角を有する略円錐状または角錐状の形状を有していてもよい。また、凹みの内壁は、図4Aおよび4Bに示されているような第2層間絶縁層421側に向かうほど凹み中心に向かうように、配線基板1の厚さ方向Zに対して傾いている形状でなくてもよい。しかし、いずれの場合においても、凹み部分における最大の凹みの深さDは、10μm未満で形成されている。
図3に示されているように、第2導体層41の厚みTは、本実施形態の第2導体層41の製造方法に起因して、凹みの深さD1、D2と相関している。本実施形態において、第2導体層41の厚みTは12μm以上である。また、第2導体層41の厚みTは、配線基板1の全体の厚さの増大を抑制するという観点から、好ましくは、30μm以下である。また、第2ビア導体52bの幅の長さwは、第1ビア導体52aのビア径dの0.8倍以上であって、1.3倍以下であるように形成されている。
本実施形態の配線基板1は、コア基板10の第2面10B側の第2ビルドアップ層12内の複数の第2層間絶縁層42が同一層中に異なる形状の複数のビア導体52(例えば第1ビア導体52aと第2ビア導体52b)を含むように形成されていてもよい。また、同一の第2層間絶縁層42中に3種類以上の異なる形状のビア導体52が含まれていてもよい。このような場合においても、図3に示される相関関係に基づいて、第1ビア導体52aの孔の直径、第2ビア導体52bの溝の幅、第2導体層41の厚みTを適切に選択して組み合わせることにより、平坦性が良好な第2導体層41を形成することができる。
つぎに、図1に示される配線基板1を例に、一実施形態の配線基板の製造方法が、図5A〜図5Dを参照して以下に説明される。
図5Aに示されるように、コア基板10を構成するコア絶縁層5、およびコア絶縁層5の両面に設けられた金属箔3eを有する積層板が用意される。例えば、銅からなる金属箔3eを有する両面銅張積層板が用意される。
図5Bに示されるように、貫通孔55が、炭酸ガスレーザー光の照射などによって形成され、例えばサブトラクティブ法を用いて、銅箔、銅の無電解めっき膜、および電解めっき膜を含んでいて所望の導体パターンを有する第1面側導体層3および第2面側導体層4がそれぞれコア基板10の第1面10F側および第2面10B側に形成される。また、この無電解めっき膜および電解めっき膜が貫通孔55内に埋め込まれることによってスルーホール導体50が形成される。スルーホール導体50は、電源用のスルーホール導体50bを含んでおり、電源用のスルーホール導体50bも他のスルーホール導体50と同時に形成される。
図5Cに示されるように、第1層間絶縁層32および第2層間絶縁層42が形成される。また、第1導体層31が第1層間絶縁層32上に形成される。第1導体層31の形成と共に、第2導体層41が第2層間絶縁層42上に形成される。第1導体層31の形成において、ビア導体51が第1層間絶縁層32内に形成される。また、第2導体層41の形成において、第2層間絶縁層42内にビア導体52が形成される。
第1および第2の層間絶縁層32、42は、例えば、半硬化状態のエポキシ樹脂およびガラス繊維などの補強材を含むプリプレグ、または、フィルム状のエポキシ樹脂をコア基板10の両面に積層し、熱圧着することによって形成される。プリプレグの積層の際に、例えば銅からなる金属箔がプリプレグ上に重ねられ、プリプレグと共に圧着されてもよい。その後、例えば炭酸ガスレーザー光の照射によって、ビア導体51を形成するための貫通孔32aが、第1層間絶縁層32に形成される。
図1の例の配線基板1では、第2ビルドアップ層12の第2層間絶縁層42のうち、最もコア基板側に積層されている第2層間絶縁層421中に、形状の異なる第1ビア導体52aおよび第2ビア導体52bが形成されている。したがって、本実施形態では、コア基板10の第2面10B上に形成される第2層間絶縁層42が第2層間絶縁層421である。ビア導体52(第1ビア導体52aおよび第2ビア導体52b)の形成場所に対応する位置の第2層間絶縁層421に、例えばCO2レーザー光の照射によって、第1ビア導体52a用の第1貫通孔42aおよび第2ビア導体52b用の第2貫通孔42bがそれぞれ形成される。第2貫通孔42bは、第1貫通孔42aと略同一形状の貫通孔が複数横ならびに重ねて穿孔されることによって形成される。この際、貫通孔は隣り合う貫通孔同士の一部が重なり合うように並べられ、その結果それぞれの貫通孔が連通した、平面視略長円形状を有する溝状の第2貫通孔42bが形成される。
そして、例えば、セミアディティブ法を用いて、無電解銅めっきなどによる金属膜およびこの金属膜をシード層として用いて金属膜上に電解めっき膜が形成されて、所望の導体パターンを有する第1および第2の導体層31、41、ならびに、ビア導体51およびビア導体52(平面視略円形状の第1ビア導体52aおよび平面視略長円形状の第2ビア導体52b)が形成される。第1ビア導体52aおよび第2ビア導体52bと一体的に形成される導体層は12μm以上の厚さとなるように形成される。
例えばセミアディティブ法を用いる一般的なビルドアップ配線板の製造方法を適用することにより、図5Cの第1導体層31上および第2導体層41上に、さらに、第1層間絶縁層32および第1導体層31、ならびに第2層間絶縁層42および第2導体層41が形成されて、コア基板10の第1面10F上および第2面10B上に第1ビルドアップ層11および第2ビルドアップ層12がそれぞれ形成される(図5D)。積層された第1層間絶縁層32には、ビア導体51が形成されている。また、積層された第2層間絶縁層42には、ビア導体52が形成されている。このビア導体52も、形状の異なるビア導体52(例えば第1ビア導体52aおよび第2ビア導体52b)を含んでいてもよい。例えば図5Cの工程と同様の工程を行うことにより、平面視略長円形状の第2ビア導体52bが形成されてもよい。この場合も、第2ビア導体52bと一体的に形成される導体層は12μm以上の厚さとなるように形成される。また、第2層間絶縁層421中に形成された平面視略長円形状の第2ビア導体52bの上に平面視で重なるように同じ平面視略長円形状を有するビア導体52が形成されていてもよい。すなわち、配線基板1は、第2接続パッド41bと電源層4bとを接続する、第2ビア導体52bのスタックビア導体を備えるように形成されてもよい。電源強化がより良好に図られる場合がある。
図5Dでは、それぞれ2層の層間絶縁層および導体層からなる第1および第2のビルドアップ層11、12がコア基板の第1面10F側および第2面10B側に形成されている。しかしながら、ビルドアップ層11、12内の層間絶縁層および導体層それぞれの層数は、この例に限られるわけではなく、上述のビルドアッププロセスを繰り返すことにより、より多くの層数を含むビルドアップ層が形成されてもよい。
その後、第1ビルドアップ層11上にソルダーレジスト層6が形成され、第2ビルドアップ層12上にソルダーレジスト層7が形成される。ソルダーレジスト層6、7は、例えば、感光性のエポキシ樹脂またはポリイミド樹脂などを含む樹脂層の形成と、適切なパターンを有するマスクを用いた露光、および現像とによって形成される。
ソルダーレジスト層6、7の開口に露出する接続パッド31a、41a、41bには、必要に応じて、無電解めっき、半田レベラ、またはスプレーコーティングなどによって、Au、Ni/Au、Ni/Pd/Au、はんだ、または耐熱性プリフラックスなどからなる表面保護膜(図示せず)が形成されてもよい。以上の工程を経ることによって、図1の例の配線基板1が完成する。
実施形態の配線基板は、各図面に例示される構造、ならびに、本明細書において例示された構造、形状、および材料を備えるものに限定されない。例えば、ビア導体51、52などは、コア基板10側に向って縮径する形状を有していなくてもよい。また、ソルダーレジスト層6、7が設けられなくてもよい。
また、実施形態の配線基板の製造方法は、各図面を参照して先に説明された方法に限定されない。例えば、コア基板10は、銅箔を用いるセミアディティブ法を用いて形成されてもよい。第1および第2のビルドアップ層11、12内の各導体層は、サブトラクティブ法を用いて形成されてもよい。先に説明された製造方法の条件や順序などは適宜変更され得る。現に製造される配線基板の構造に応じて、一部の工程が省略されてもよく、別の工程が追加されてもよい。
1 配線基板
1F 配線基板の第1面
1B 配線基板の第2面
5 コア絶縁層
10 コア基板
10F コア基板の第1面
10B コア基板の第2面
11 第1ビルドアップ層
12 第2ビルドアップ層
3 第1面側導体層
4 第2面側導体層
4b 電源層
31 第1導体層
32 第1層間絶縁層
41 第2導体層
41a 第1接続パッド
41b 第2接続パッド
42 第2層間絶縁層
50 スルーホール導体
51、52 ビア導体
52a 第1ビア導体
52b 第2ビア導体
6、7 ソルダーレジスト層
1F 配線基板の第1面
1B 配線基板の第2面
5 コア絶縁層
10 コア基板
10F コア基板の第1面
10B コア基板の第2面
11 第1ビルドアップ層
12 第2ビルドアップ層
3 第1面側導体層
4 第2面側導体層
4b 電源層
31 第1導体層
32 第1層間絶縁層
41 第2導体層
41a 第1接続パッド
41b 第2接続パッド
42 第2層間絶縁層
50 スルーホール導体
51、52 ビア導体
52a 第1ビア導体
52b 第2ビア導体
6、7 ソルダーレジスト層
Claims (12)
- 第1面と前記第1面とは反対側の第2面とを有し、コア絶縁層と第1面側導体層および第2面側導体層と前記コア絶縁層を貫通して前記第1面側導体層および前記第2面側導体層を接続するスルーホール導体とを含むコア基板と、
前記コア基板の第1面上に設けられて第1層間絶縁層と前記第1層間絶縁層上の第1導体層とが交互に積層されてなる第1ビルドアップ層と、
前記コア基板の第2面上に設けられて第2層間絶縁層と前記第2層間絶縁層上の第2導体層とが交互に積層されてなる第2ビルドアップ層と、
前記第2層間絶縁層を貫通し前記第2層間絶縁層の両面の導体層同士を接続する第1ビア導体および第2ビア導体と、
を備える配線基板であって、
前記第1ビア導体は、前記第2層間絶縁層を貫通し所定のトップ径を有する孔にめっきを充填することで形成されており、
前記第2ビア導体は、前記第2層間絶縁層を貫通し前記第1ビア導体が形成される前記孔の前記トップ径の0.8倍以上、かつ1.3倍以下である所定の幅を有する溝にめっきを充填することで形成されており、
前記第2導体層は、前記コア基板と反対側を向く表面の前記第1ビア導体上および前記第2ビア導体上に、凹みを有していないか、または、10μm未満の凹みを有している。 - 請求項1記載の配線基板であって、前記第1ビア導体が形成される前記孔の前記トップ径が55μm以下である。
- 請求項1記載の配線基板であって、前記第2ビア導体が形成される前記溝は、前記幅とは直交する方向に100μm以上、2000μm以下の所定の長さを有する。
- 請求項1記載の配線基板であって、前記第1ビア導体および前記第2ビア導体を含む前記第2層間絶縁層の前記両面の導体層のうち前記コア基板と反対側の導体層の厚みが12μm以上である。
- 請求項1記載の配線基板であって、前記第1ビア導体および前記第2ビア導体を含む前記第2層間絶縁層の前記両面の導体層のうち前記コア基板側の導体層が、電源層である。
- 請求項1記載の配線基板であって、前記第1ビア導体は平面視略円形状を有し、前記第2ビア導体は平面視略長円形状を有している。
- 請求項1記載の配線基板であって、前記第2ビア導体が形成される前記溝は、前記第1ビア導体が形成される前記孔と略同一形状の複数の孔が一列に重複し合うように配置されて形成される構造を有している。
- 請求項1記載の配線基板であって、前記第1ビア導体が信号用ビア導体であり、前記第2ビア導体が電源用ビア導体である。
- 第1面と前記第1面とは反対側の第2面とを有し、コア絶縁層と第1面側導体層および第2面側導体層とを含むコア基板を設けることと、
前記コア基板の第1面上に、第1層間絶縁層と前記第1層間絶縁層上の第1導体層とが交互に積層されてなる第1ビルドアップ層を設けることと、
前記コア基板の第2面上に、第2層間絶縁層と前記第2層間絶縁層上の第2導体層とが交互に積層されてなる第2ビルドアップ層を設けることと、
を含む配線基板の製造方法であって、
前記第2ビルドアップ層を設けることは、前記第2ビルドアップ層内の同一の第2層間絶縁層中に前記第2層間絶縁層の両面の第2導体層同士を接続する、第1ビア導体および第2ビア導体を同時に形成することを含んでおり、
前記第1ビア導体を形成することは、前記第2層間絶縁層を貫通し所定のトップ径を有する孔にめっきを充填することを含み、
前記第2ビア導体を形成することは、前記第2層間絶縁層を貫通し前記第1ビア導体が形成される前記孔の前記トップ径の0.8倍以上、かつ1.3倍以下の所定の幅を有する溝にめっきを充填することを含んでいる。 - 請求項9記載の配線基板の製造方法であって、前記第1ビア導体を形成することは、前記トップ径が55μm以下である前記孔にめっきを充填することを含んでいる。
- 請求項9記載の配線基板の製造方法であって、前記第2ビア導体を形成することは、前記幅とは直交する方向に100μm以上、2000μm以下の所定の長さを有する前記溝にめっきを充填することを含んでいる。
- 請求項9記載の配線基板の製造方法であって、前記第2ビルドアップ層を設けることは、前記第1ビア導体上および前記第2ビア導体上の前記第2導体層の、前記コア基板と反対側を向く表面が略平坦に、または、10μm未満の凹みを有するように、前記第2導体層を形成することを含んでいる。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019089932A JP2020188072A (ja) | 2019-05-10 | 2019-05-10 | 配線基板および配線基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019089932A JP2020188072A (ja) | 2019-05-10 | 2019-05-10 | 配線基板および配線基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020188072A true JP2020188072A (ja) | 2020-11-19 |
Family
ID=73223092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019089932A Pending JP2020188072A (ja) | 2019-05-10 | 2019-05-10 | 配線基板および配線基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2020188072A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06216488A (ja) * | 1993-01-19 | 1994-08-05 | Canon Inc | プリント配線板及びその加工方法 |
JP2008244703A (ja) * | 2007-03-27 | 2008-10-09 | Nec Corp | 差動信号線路 |
JP2017045844A (ja) * | 2015-08-26 | 2017-03-02 | イビデン株式会社 | 回路基板及び回路基板の製造方法 |
-
2019
- 2019-05-10 JP JP2019089932A patent/JP2020188072A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06216488A (ja) * | 1993-01-19 | 1994-08-05 | Canon Inc | プリント配線板及びその加工方法 |
JP2008244703A (ja) * | 2007-03-27 | 2008-10-09 | Nec Corp | 差動信号線路 |
JP2017045844A (ja) * | 2015-08-26 | 2017-03-02 | イビデン株式会社 | 回路基板及び回路基板の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9603248B2 (en) | Wiring board and method for manufacturing the same | |
US11277925B2 (en) | Wiring board and method for manufacturing the same | |
US20150271923A1 (en) | Printed wiring board and method for manufacturing printed wiring board | |
JP4287733B2 (ja) | 電子部品内蔵多層プリント配線板 | |
US10674615B2 (en) | Method for manufacturing wiring board | |
KR100843368B1 (ko) | 다층 인쇄회로기판의 제조방법 | |
US20160037647A1 (en) | Wiring board with built-in electronic component and method for manufacturing the same | |
US10945334B2 (en) | Wiring substrate | |
US11116080B2 (en) | Wiring substrate | |
US11160164B2 (en) | Wiring substrate | |
US11406016B2 (en) | Wiring substrate | |
JP2019220601A (ja) | プリント配線板 | |
JP2020188072A (ja) | 配線基板および配線基板の製造方法 | |
JP5223973B1 (ja) | プリント配線板及びプリント配線板の製造方法 | |
JP2017084843A (ja) | 回路基板及びその製造方法 | |
JP2021027167A (ja) | 配線基板 | |
JP2003229662A (ja) | 配線基板の製造方法 | |
JP2014072311A (ja) | 多層配線基板及びその製造方法 | |
JP7288339B2 (ja) | 配線基板および配線基板の製造方法 | |
JP2022148980A (ja) | 多層配線基板及び多層配線基板の製造方法 | |
JP2017069497A (ja) | 回路基板及びその製造方法 | |
JP2023168107A (ja) | 配線基板 | |
JP2021012957A (ja) | プリント配線板 | |
JP2023083009A (ja) | 配線基板、及び配線基板の製造方法 | |
JP2020161730A (ja) | 配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220408 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230328 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20231003 |