CN102916701B - 乘法数模转换器以及流水线模数转换器 - Google Patents

Abstract

本发明提供一种乘法数模转换器以及流水线模数转换器。所述乘法数模转换器包括子数模转换器解码电路、电容开关电路和运算放大器电路。电容开关电路包括至少2个并联连接的采样电容组，且至少1个采样电容组中采样电容的数量大于或等于2；各采样电容组分别通过采样开关连接所述模拟信号输入量以及分别通过解码器开关连接至所述子数模转换器解码电路的各输出端；子数模转换器解码电路用于对输入的数字量进行解码，并在其各输出端输出相应的模拟信号，以使得所述相应的模拟信号施加到各采样电容组后相加可得到与所述数字量对应的模拟信号量。本发明技术方案可有效减少乘法数模转换器中开关的数量，从而减少开关占用的电路面积。

Description

乘法数模转换器以及流水线模数转换器

技术领域

本发明有关模数转换器，更具体地有关一种共享开关的乘法数模转换器以及流水线模数转换器。

背景技术

便携式数字多媒体消费电子***中，对模拟信号进行处理时需要高速、低功耗的模数转换器(Analog-to-DigitalConvertor，以下简称为ADC)，其中，流水线(pipeline)ADC是一种既能实现高速又能实现高精度的流水线结构的ADC，流水线ADC的采样速率可高达每秒钟几十兆采样点，甚至每秒钟上百兆采样点，即采样速率为几十MS/s，甚至上百MS/s，这一特性使得流水线ADC成为消费电子***中常用的模数转换器件。

图1A是传统流水线ADC的架构示意图。如图1A所示，流水线ADC包括多级(stage)流水线电路结构，以第二级(Stage2)流水线电路为例(见图1A下方所示虚线框部分)，其包括采样保持(sample-and-hold，以下简称为S/H)电路、子ADC(subADC)电路、子数模转换(subDigital-to-AnalogConvertor，以下简称为子DAC)电路、减法器电路以及余量放大器(residueamp)电路，其中，所述子ADC电路用于对模拟信号输入量Vin量化，进行模数转换，并输出与该模拟信号输入量Vin对应的数字量，即二进制的数字信号；所述子DAC电路对该子ADC电路输出的数字量进行处理，并输出对应的模拟信号量；所述减法器电路用于将模拟信号输入量Vin与该子DAC电路输出的模拟信号量相减，并通过及余量放大器电路放大处理后，得到模拟信号输入量Vin的余量信号Vout，以将该余量信号Vout作为下一级流水线电路的模拟信号输入量，由下一级流水线电路进行处理。流水线电路中的S/H电路、子DAC电路、减法器电路和余量放大器电路可统称为乘法数模转换器(MultiplyingDigital-to-AnalogConvertor，以下简称为MDAC)。

图1B是传统流水线ADC中MDAC的电路结构示意图；图1C是图1B的电路结构中各开关的时序示意图。在传统的流水线ADC中，为实现不同精度等级的采样，MDAC中需要设置不同数量的采样电容Cs和反馈电容Cf，以及采样开关、解码器开关和反馈开关。具体地，如图1B所示，MDAC电路包括子DAC解码电路10、电容开关电路20和运算放大器电路30，其中，子DAC解码电路10与本级流水线电路中的子ADC电路40的输出端连接，并且通过3个输入端分别接收模拟电压Vrp、Vcm及Vrn，电容开关电路20与上一级流水线电路或采样保持电路输出的模拟输入信号输入量Vin、子DAC解码电路10和运算放大器电路30连接，该MDAC可对模拟信号输入量Vin以及子ADC电路40输出的数字量进行处理，得到该模拟信号输入量Vin的余量信号，以供下一级流水线电路进行处理，该子DAC解码电路10、电容开关电路20和运算放大电路30组成的MDAC电路，可实现上述图1A所示的采样保持电路、子DAC电路、减法器和余量放大器的功能；为实现3.5位(bits)的MDAC电路结构，电容开关电路20需要设置7采样电容Cs、1个反馈电容Cf，以及与采样电容Cs分别连接的7个采样开关φ1和7个解码器开关φ2，与反馈电容Cf分别连接的1个采样开关φ1和1个反馈开关，该反馈开关为解码器开关φ2，其中，采样开关φ1与需要处理的输入模拟信号输入量Vin连接，与采样电容Cs连接的7个解码器开关φ2与子DAC解码电路10的输出端连接，反馈开关与运算放大器电路30的输出端Vout连接，同时，反馈电容Cf和采样电容Cs与运算放大器电路300的输入端连接，同时，还通过接地开关φie接地。各采样开关φ1、解码器开关φ2和接地开关φ1e在如图1C的时序下工作时，可控制采样开关、解码器开关和接地开关的关闭或打开，实现上述图1A所示的采样保持电路、子DAC电路、减法器电路和余量放大器电路的功能，对本级流水线电路的模拟信号输入量Vin处理，得到该模拟信号输入量Vin的余量信号。

综上，传统流水线ADC的MDAC中，每个采样电容Cs均需要连接有1个采样开关和1个解码开关，MDAC中开关总数较多，而采样开关和解码器开关的尺寸较大，使得MDAC中开关占用的电路面积较大。

发明内容

为了解决现有技术中的缺陷，本发明提供一种乘法数模转换器以及流水线模数转换器，可有效减少乘法数模转换器中开关的数量，从而减少开关占用的电路面积。

本发明提供一种乘法数模转换器，应用于流水线模数转换器中的流水线电路中，所述乘法数模转换器包括子数模转换器解码电路、电容开关电路和运算放大器电路。所述电容开关电路的输出端与所述运算放大器电路的输入端连接，所述电容开关电路的输入端分别与所述子数模转换器解码电路的输出端以及所述流水线电路的模拟信号输入量连接。所述电容开关电路包括至少2个并联连接的采样电容组，至少1个采样电容组中采样电容的数量大于或等于2，且各采样电容组中的采样电容并联连接；各采样电容组分别通过采样开关连接所述模拟信号输入量；各采样电容组分别通过解码器开关连接至所述子数模转换器解码电路的各输出端。所述子数模转换器解码电路用于对输入的数字量进行解码，在所述子数模转换器解码电路的各输出端输出相应的模拟信号，以使得所述相应的模拟信号经过解码器开关施加到各采样电容组后，相加得到与所述数字量对应的模拟信号量。所述数字量为所述流水线电路中的子模数转换器对所述模拟信号输入量量化处理后得到的数字量。

本发明另提供一种流水线模数转换器，包括相互串联连接的多级流水线电路，所述流水线电路包括子模数转换器和乘法数模转换器，所述乘法数模转换器包括子数模转换器解码电路、电容开关电路和运算放大器电路。所述电容开关电路的输出端与所述运算放大器电路的输入端连接，所述电容开关电路的输入端分别与所述子数模转换器解码电路的输出端以及所述流水线电路的模拟信号输入量连接。所述电容开关电路包括至少2个并联连接的采样电容组，至少1个采样电容组中采样电容的数量大于或等于2，且各采样电容组中的采样电容并联连接；各采样电容组分别通过采样开关连接所述模拟信号输入量；各采样电容组分别通过解码器开关连接至所述子数模转换器解码电路的各输出端。所述子数模转换器解码电路用于对输入的数字量进行解码，在所述子数模转换器解码电路的各输出端输出相应的模拟信号，以使得所述对应的模拟信号经过解码器开关施加到各采样电容组后，相加得到与所述数字量对应的模拟信号量。所述数字量为所述子模数转换器对所述模拟信号输入量量化处理后得到的数字量。

本发明提供的乘法数模转换器以及流水线模数转换器，通过对乘法数模转换器中的采样电容进行分组，使得每组采样电容仅需连接一个采样开关和一个解码器开关，相对于传统电路中每个采样电容均需要连接一个采样开关和一个解码器开关而言，可有效减少单个乘法数模转换器中采样开关和解码器开关的数量，从而减少开关占用的电路面积，降低整个乘法数模转换器的体积，提高流水线模数转换器的集成度。

附图说明

图1A是传统流水线ADC的架构示意图；

图1B是传统流水线ADC中MDAC的电路结构示意图；

图1C是图1B的电路结构中各开关的时序示意图；

图2为本发明实施例一提供的3.5bits的MDAC电路结构示意图；

图3为本发明实施例二提供的3.5bits的MDAC电路结构示意图；

图4为本发明实施例三提供的3.5bits的MDAC电路结构示意图；

图5为本发明实施例四提供的3.5bits的MDAC电路结构示意图。

具体实施方式

鉴于现有流水线ADC中各级流水线电路的MDAC中开关较多，占用电路面积较大的问题，本发明实施例提供一种新型架构的MDAC，该MDAC中的采样电容可共享开关，从而减少MDAC中开关的数量以及减少电路面积，该MDAC具体可包括子DAC解码电路、电容开关电路和运算放大器电路，该电容开关电路的输出端与所述运算放大器电路的输入端连接，电容开关电路的输入端与所述子DAC解码电路的输出端连接，且电容开关电路的输入端还与待处理的模拟信号输入量连接；该电容开关电路可包括：至少2个采样电容组，该至少2个采样电容组并联连接，各采样电容组中的采样电容也并联连接，且至少1个采样电容组中采样电容的数量大于或等于2；各采样电容组分别通过采样开关连接所述模拟信号输入量，且各采样电容组分别通过解码器开关连接至所述子DAC解码电路的各输出端；该子DAC解码电路用于对与该模拟信号输入量对应的数字量进行解码，在所述子DAC解码电路的各输出端输出相应的模拟信号量，使得模拟信号输入量和子DAC输出的模拟信号可在采样电容组进行相加，以得到该模拟信号输入量的余量信号，并送给下一级流水线电路进行处理。下面将以3.5bits的MDAC电路结构为例，对本发明技术方案进行详细说明。

实施例一

图2为本发明实施例一提供的3.5bits的MDAC电路结构示意图。本实施例MDAC可以实现3.5bits精度的模数处理，具体地，如图2所示，本实施例MDAC可包括：子DAC解码电路1、电容开关电路2和运算放大器电路3，其中，运算放大器电路3具有2个输入端和一个输出端，其中一个输入端与电容开关电路2的输出端连接，运算放大器电路3的另一输入端接地；电容开关电路2的输入端分别与模拟信号输入量Vin和子DAC解码电路1连接，子DAC解码电路1与本级流水线电路中的子ADC电路4的输出端连接，并通过3个输入端分别接收模拟电压Vrp、Vcm及Vrn，该子ADC电路4的输入端与模拟信号输入量Vin连接。

本实施例中，采样电容组的数量为4，且各采样电容组中采样电容的数量分别为1、2、2和2。具体地，如图2所示，电容开关电路2可包括第一采样电容组21、第二采样电容组22、第三采样电容组23和第四采样电容组24，其中，第一采样电容组21、第二采样电容组22、第三采样电容组23和第四采样电容组24中采样电容的数量分别为1、2、2和2。所述的4个采样电容组之间并联连接；每个采样电容组通过一个采样开关φ1与模拟信号输入量Vin连接，且每个采样电容组通过一个解码器开关φ2与子DAC解码电路1的一个输出端连接。本实施例中子DAC解码电路1的输出端有4个，分别是第一输出端31、第二输出端32、第三输出端33和第四输出端34，该第一输出端31、第二输出端32、第三输出端33和第四输出端34分别通过解码器开关φ2与第一采样电容组21、第二采样电容组22、第三采样电容组23和第四采样电容组24连接。

本实施例中，如图2所示，电容开关电路2中还具有一反馈电容Cf，反馈电容Cf的一端通过采样开关φ1连接在模拟信号输入量Vin，并通过反馈开关(解码器开关φ2)连接运算放大器电路3的输出端，而另一端则连接在运算放大器电路3上与电容开关电路2输出端连接的输入端，该反馈电容Cf与采样电容组形成并联连接结构。

本实施例中，通过控制电容开关电路2中的采样开关φ1和解码器开关φ2，就可以在采样功能和放大功能之间进行功能切换，以实现对模拟信号输入量Vin进行处理，得到该模拟信号输入量Vin的余量信号Vout。具体地，在第一时钟内，可将电容开关电路2切换到采样功能，此时，采样开关φ1全部关闭，解码器开关φ2全部打开，以使得各采样电容Cs和反馈电容Cf分别充有模拟信号输入量Vin，在此第一时钟内，模拟信号输入量Vin还通过子ADC电路4进行量化，经过模数转换，还通过子ADC电路4输出与模拟信号输入量Vin对应的数字量；在第二时钟内，可将电容开关电路2切换到放大功能，此时，采样开关φ1全部打开，解码器开关φ2全部关闭，各采样电容Cs和反馈电容Cf均保持有模拟信号输入量Vin，而子DAC解码电路1可对子ADC电路4输出的数字量进行解码处理，在子DAC解码电路1的各输出端分别输出Vrp、Vcm或Vrn的模拟信号，并通过各解码器开关φ2施加到各采样电容组中的采样电容Cs，使得子DAC解码电路1的各输出端输出的模拟信号在各采样电容Cs相加后，即为与该数字量对应的模拟信号量，其中，Vrp和Vrn为子DAC解码电路的参考电压，Vcm是共享电压，且Vcm＝(Vrp+Vrn)/2。本领域技术人员可以理解，上述的子DAC解码电路1的各输出端输出的模拟信号在各采样电容Cs相加后，得到的与该数字量对应的模拟信号量即为对该数字量进行数模转换后的模拟信号量，这里的子DAC解码电路1、解码器开关φ2和采样电容Cs可实现如图1A所示的子DAC电路，进行数模转换。

本实施例中，子DAC解码电路1可对输入端输入的数字量进行解码，以控制子DAC解码器的各输出端输出的模拟信号量是Vrp、Vrn或Vcm，确保各输出端输出的模拟信号经过在采样电容Cs相加后，可得到与输入的数字量对应的模拟信号量。具体地，对于3.5bits的MDAC来说，其输入输出方程式可表示为：Vout＝8Vin+(-7～+7)*Vr，其中，Vr＝Vrp-Vrn，通过控制子DAC解码器的各输出端输出的模拟信号量，就可以通过图2所示电容开关电路得到(8Vin-7Vr)～(8Vin+7Vr)之间任一数值的输出Vout，-7Vr～7Vr就是对应于子DAC解码电路1的输入端输入的数字量，每一个输入的数字量经过解码并控制各输出端输出的模拟信号，并在各采样电容Cs相加后即可得到与输入的数字量对应的模拟信号量。

具体地，可通过以下方式来实现上述方程式中的-7Vr～+7Vr：

Vout＝8Vin-7*Vr，其中，-7＝-1-2-2-2；

Vout＝8Vin-6*Vr，其中，-6＝0-2-2-2；

Vout＝8Vin-5*Vr，其中，-5＝+1-2-2-2，或者-5＝1+0-2-2；

Vout＝8Vin-4*Vr，其中，-4＝0+0-2-2；

Vout＝8Vin-3*Vr，其中，-3＝-1+2-2-2，或者，-3＝+1+0-2-2，或者，-3＝-1+0+0-2；

Vout＝8Vin-2*Vr，其中，-2＝0+0+0-2；

Vout＝8Vin-1*Vr，其中，-1＝-1+0+0+0，或者，-1＝-1+2-2+0；

Vout＝8Vin+0*Vr，其中，0＝0+0+0+0。

其中，-1表示采样电容组具有1个采样电容Cs，且通过解码器开关连接的子DAC解码电路的输出端输出的模拟信号为Vrp；+1表示采样电容组具有1个采样电容Cs，且通过解码器开关连接的子DAC解码电路的输出端输出的模拟信号为Vrn；-2表示采样电容组中采样电容Cs有2个，且通过解码器开关连接的子DAC解码电路的输出端输出的模拟信号为Vrp；0表示采样电容组通过解码器开关连接的子DAC解码电路的输出端输出的模拟信号为Vcm；+2表示采样电容组中的采样电容Cs有2个，且通过解码器开关连接的子DAC解码电路的输出端的模拟信号为Vrn。而对于0～+7Vr，也可以类似地通过调整各采样电容组通过解码器开关所连接的模拟信号电压来实现，例如，将原本通过解码器开关连接于模拟信号Vrp的采样电容Cs改为通过解码器开关连接至模拟信号为Vrn。

可以看出，子DAC解码电路1可根据数字输入量，按照上述各方程式，对输入的数字量进行解码，控制子DAC解码电路1的各输出端分别输出相应的模拟信号，以使得该各输出端的模拟信号施加到各采样电容Cs后，相加可得到与该数字量对应的模拟信号量，例如，输入的数字量为a对应的模拟信号输出为-3Vr，对数字量a解码后，即可在子DAC解码电路1的第一输出端31、第二输出端32、第三输出端33和第四输出端34分别输出Vrp、Vrn、Vrp和Vrp的模拟信号，如此，各输出端通过解码器开关φ2而施加到各采样电容Cs后，在各采样电容Cs叠加就可得到-3Vr的模拟信号量，此时与各采样电容与保持的模拟信号输入量Vin相加，就可得到Vout＝8Vin-3*Vr。

本实施例中，子DAC解码电路1通过各种逻辑开关电路来实现的解码电路，可对输入的数字量进行解码，以输出相应的模拟信号，具体地，子DAC解码电路可按照上述-7Vr～+7Vr的实现方式，对输入的数字量进行解码，以控制子DAC解码电路1的各输出端分别输出Vrp、Vrn或Vcm模拟信号，使得各输出端输出的模拟信号相加后得到与输入的数字量对应的模拟信号量，其具体实现过程与普通的解码器电路相同或类似。

综上，本发明实施例提供的MDAC，通过将采样电容分组，每个采样电容组仅需要连接有1个采样开关和1个解码开关，相对于传统3.5bits的MDAC，采样开关的数量可由8个减少到5个，解码器开关的数量可由7个减少到4个，从而可减少MDAC中开关的总数量，减少MDAC中开关占用的电路面积。

实施例三

图3为本发明实施例二提供的3.5bits的MDAC电路结构示意图。与上述图2所示实施例技术方案不同的是，本实施例中，每个采样电容组的数量分别为1、1、2和3，其同样可达到相同的效果，具体地，如图3所示，该MDAC的电熔开关电路2’中，第一采样电容组21’、第二采样电容组22’、第三采样电容组23’和第四采样电容组24’中采样电容的数量分别是1、1、2和3，此时，MDAC的输入输出方程式可表示如下：

Vout＝8Vin-7*Vr，其中，-7＝-1-1-2-3；

Vout＝8Vin-6*Vr，其中，-6＝0-1-2-3；

Vout＝8Vin-5*Vr，其中，-5＝-1-1-0-3，或者，-5＝-1+1-2-3，或者，-5＝0+0-2-3；

Vout＝8Vin-4*Vr，其中，-4＝-1+0+0-3，或者，-4＝-1-1-2+0，或者，-4＝+1+0-2-3；

Vout＝8Vin-3*Vr，其中，-3＝-1+0-2+0，或者，-3＝+0+0+0-3，或者，-3＝-1-1+2-3，或者，-3＝+1+1-2-3；

Vout＝8Vin-2*Vr，其中，-2＝-1-1+0+0，或者，-2＝+1-1-2+0，或者，-1＝+1+0+0-3；

Vout＝8Vin-1*Vr，其中，-1＝-1+0+0+0，或者，-1＝-1+2-2+0，或者，-1＝+1+0-2+0，或者，-1＝+1-1+2-3。

其中，-3表示采样电容组具有3个采样电容Cs，且通过解码器开关连接的子DAC解码电路的输出端输出的模拟信号为Vrp。

本实施例中，子DAC解码电路1可基于上述方程式，对输入的数字量进行解码，以控制该子DAC解码电路1的四个输出端分别输出所需的模拟信号，使得四个输出端输出的模拟信号在施加到各采样电容Cs后，相加可得到与输入的数字量对应的模拟信号量，从而可与采样电容Cs上保持的模拟信号输入量Vin进行相加，以得到该模拟信号输入量Vin的余量信号。

实施例三

图4为本发明实施例三提供的3.5bits的MDAC电路结构示意图。与上述图2所示实施例技术方案不同的是，本实施例中采样电容组的数量为3个，且各采样电容组中采样电容Cs的数量分别为1、2和4，使得采样开关仅需要4个，解码器开关仅需要3个。具体地，如图4所示，本实施例MDAC的电容开关电路2”包括：第五采样电容组25、第六采样电容组26和第七采样电容组27，其中，第五采样电容组25、第六采样电容组26和第七采样电容组27中采样电容的数量分别为1、2和4，相应的，子DAC解码器电路3的输出端有3个，分别为第五输出端35、第六输出端36和第七输出端37，该第五输出端35、第六输出端36和第七输出端37分别通过解码器开关φ2与第五采样电容组25、第六采样电容组26和第七采样电容组27连接。

本实施例中，MDAC的输入输出方程式可表示如下：

Vout＝8Vin-7*Vr，其中，-7＝-1-2-4；

Vout＝8Vin-6*Vr，其中，-6＝+0-2-4；

Vout＝8Vin-5*Vr，其中，-5＝-1+0-4，或者，-5＝+1-2-4；

Vout＝8Vin-4*Vr，其中，-4＝0+0-4；

Vout＝8Vin-3*Vr，其中，-3＝-1-2+0，或者，-3＝+1+0-4，或者，-3＝-1+2-4；

Vout＝8Vin-2*Vr，其中，-2＝0-2+0，或者，-2＝0+2-4；

Vout＝8Vin-1*Vr，其中，-1＝-1+0+0，或者，-1＝+1+2-4。

其中，-4表示采样电容组具有4个采样电容Cs，且通过解码器开关连接的子DAC解码电路的输出端输出的模拟信号为Vrp。

本实施例中，子DAC解码电路1可基于上述方程式，对输入的数字量进行解码，以控制该子DAC解码电路1的三个输出端分别输出所需的模拟信号，使得四个输出端输出的模拟信号在施加到各采样电容Cs后，相加可得到与输入的数字量对应的模拟信号量，从而可与采样电容Cs上保持的模拟信号输入量Vin进行相加，以得到该该模拟信号输入量Vin的余量信号。

实施例四

图5为本发明实施例四提供的3.5bits的MDAC电路结构示意图。与上述图4所示实施例技术方案不同的是，本实施例中，每个采样电容组的数量分别为1、3和3，其同样可达到相同的效果，具体地，如图5所示，该MDAC的电熔开关电路2’”中，第五采样电容组25’、第六采样电容组26’和第七采样电容组27’中采样电容的数量分别是1、3和3，此时，MDAC的输入输出方程式可表示如下：

Vout＝8Vin-7*Vr，其中，-7＝-1-3-3；

Vout＝8Vin-6*Vr，其中，-6＝+0-3-3；

Vout＝8Vin-5*Vr，其中，-5＝+1-3-3；

Vout＝8Vin-4*Vr，其中，-4＝-1+0-3；

Vout＝8Vin-3*Vr，其中，-3＝0+0-3；

Vout＝8Vin-2*Vr，其中，-2＝+1-3+0；

Vout＝8Vin-1*Vr，其中，-1＝-1+0+0，或者，-1＝-1+3-3。

其中，+3表示采样电容组具有3个采样电容Cs，且通过解码器开关连接的子DAC解码电路的输出端输出的模拟信号为Vrn。

本实施例中，子DAC解码电路1可基于上述方程式，对输入的数字量进行解码，以控制该子DAC解码电路1的三个输出端分别输出所需的模拟信号，使得四个输出端输出的模拟信号在施加到各采样电容Cs后，相加可得到与输入的数字量对应的模拟信号量，从而可与采样电容Cs上保持的模拟信号输入量Vin进行相加，以得到该该模拟信号输入量Vin的余量信号。

本领域技术人员可以理解，实际应用中可根据需要，对采样电容进行合适的分组，使得每个采样电容组仅需要连接一个采样开关和一个解码器开关；同时，对子DAC解码器电路的输出进行控制，以使得各子DAC解码器电路的各输出端通过解码器开关施加到各采样电容后，相加可得到与该子DAC解码器电路的输入端输入的数字量对应的模拟信号量即可。

本领域技术人员可以理解，对于其他精度等级的流水线电路，例如4.5bits、5.5bits等更高精度等级的MDAC，精度等级越高的MDAC，相对于传统MDAC结构中每个采样电容均需要连接1个采样开关和1个解码器开关而言，可节省更多的开关，从而可有效减少MDAC中开关占用的电路面积，其具体实现与3.5bits的MDAC具有类似的结构。同时，本发明实施例MDAC可以是单端(single-end)的MDAC，也可是差分(differential-end)的MDAC。

此外，本发明实施例还提供这一种流水线ADC，该流水线ADC包括相互串联连接的多级流水线电路，整体结构可参见图1A所示，其中各级流水线电路均包括子模数转换器和乘法数模转换器，其中，所述乘法数模转换器为采用上述本发明实施例提供的乘法数模转换器，具体结构可参见上述本发明乘法数模转换器的说明，在此不再赘述。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种乘法数模转换器，应用于流水线模数转换器中的流水线电路中，所述乘法数模转换器包括：

子数模转换器解码电路、电容开关电路和运算放大器电路，所述电容开关电路的输出端与所述运算放大器电路的输入端连接，所述电容开关电路的输入端分别与所述子数模转换器解码电路的输出端以及所述流水线电路的模拟信号输入量连接；

其特征在于，所述电容开关电路包括：

至少2个并联连接的采样电容组，至少1个采样电容组中采样电容的数量大于或等于2，且各采样电容组中的采样电容并联连接；

各采样电容组分别通过采样开关连接所述模拟信号输入量；

各采样电容组分别通过解码器开关连接至所述子数模转换器解码电路的各输出端；

所述子数模转换器解码电路用于对输入的数字量进行解码，在所述子数模转换器解码电路的各输出端输出相应的模拟信号，以使得所述相应的模拟信号经过解码器开关施加到各采样电容组后，相加得到与所述数字量对应的模拟信号量；

所述数字量为所述流水线电路中的子模数转换器对所述模拟信号输入量量化处理后得到的数字量。

2.根据权利要求1所述的乘法数模转换器，其特征在于，所述乘法数模转换器的精度为3.5位；

所述采样电容组的数量为4个，且每个采样电容组中采样电容的数量分别为1、2、2和2；

所述子数模转换器解码电路具有与各采样电容组对应的4个输出端。

3.根据权利要求1所述的乘法数模转换器，其特征在于，所述乘法数模转换器的精度为3.5位；

所述采样电容组的数量为4个，且每个采样电容组中采样电容的数量分别为1、1、2和3；

所述子数模转换器解码电路具有与各采样电容组对应的4个输出端。

4.根据权利要求1所述的乘法数模转换器，其特征在于，所述乘法数模转换器的精度为3.5位；

所述采样电容组的数量为3个，且每个采样电容组中采样电容的数量分别为1、2和4；

所述子数模转换器解码电路具有与各采样电容组对应的3个输出端。

5.根据权利要求1所述的乘法数模转换器，其特征在于，所述乘法数模转换器的精度为3.5位；

所述采样电容组的数量为3个，且每个采样电容中采样电容的数量分别为1、3和3；

所述子数模转换器解码电路具有与各采样电容组对应的3个输出端。

6.一种流水线模数转换器，包括：相互串联连接的多级流水线电路，所述流水线电路包括子模数转换器和乘法数模转换器，所述乘法数模转换器包括：

子数模转换器解码电路、电容开关电路和运算放大器电路，所述电容开关电路的输出端与所述运算放大器电路的输入端连接，所述电容开关电路的输入端分别与所述子数模转换器解码电路的输出端以及所述流水线电路的模拟信号输入量连接；

其特征在于，所述电容开关电路包括：

至少2个并联连接的采样电容组，至少1个采样电容组中采样电容的数量大于或等于2，且各采样电容组中的采样电容并联连接；

各采样电容组分别通过采样开关连接所述模拟信号输入量；

各采样电容组分别通过解码器开关连接至所述子数模转换器解码电路的各输出端；

所述子数模转换器解码电路用于对输入的数字量进行解码，在所述子数模转换器解码电路的各输出端输出相应的模拟信号，以使得所述相应的模拟信号经过解码器开关施加到各采样电容组后，相加得到与所述数字量对应的模拟信号量；

所述数字量为所述子模数转换器对所述模拟信号输入量量化处理后得到的数字量。

7.根据权利要求6所述的乘法数模转换器，其特征在于，所述乘法数模转换器的精度为3.5位；

所述采样电容组的数量为4个，且每个采样电容组中采样电容的数量分别为1、2、2和2；

所述子数模转换器解码电路具有与各采样电容组对应的4个输出端。

8.根据权利要求6所述的乘法数模转换器，其特征在于，所述乘法数模转换器的精度为3.5位；

所述采样电容组的数量为4个，且每个采样电容组中采样电容的数量分别为1、1、2和3；

所述子数模转换器解码电路具有与各采样电容组对应的4个输出端。

9.根据权利要求6所述的乘法数模转换器，其特征在于，所述乘法数模转换器的精度为3.5位；

所述采样电容组的数量为3个，且每个采样电容组中采样电容的数量分别为1、2和4；

所述子数模转换器解码电路具有与各采样电容组对应的3个输出端。

10.根据权利要求6所述的乘法数模转换器，其特征在于，所述乘法数模转换器的精度为3.5位；

所述采样电容组的数量为3个，且每个采样电容中采样电容的数量分别为1、3和3；

所述子数模转换器解码电路具有与各采样电容组对应的3个输出端。