CN115833839A

CN115833839A - 采用底极板采样时序的单调切换型逐次逼近模数转换器

Info

Publication number: CN115833839A
Application number: CN202211598467.1A
Authority: CN
Inventors: 常玉春; 王月; 申人升; 熊波涛; 程禹; 孟凡龙; 潘冲
Original assignee: Dalian University of Technology
Current assignee: Dalian University of Technology
Priority date: 2022-12-12
Filing date: 2022-12-12
Publication date: 2023-03-21

Abstract

本发明公开一种采用底极板采样时序的单调切换型逐次逼近模数转换器，包括采样保持电路、比较器、数模转换器、异步时钟产生模块、多时钟分时控制的逐次逼近控制模块和数字纠错电路。逐次逼近逼近控制逻辑采用多时钟分时控制，采用底极板采样技术中的开关切换时序代替单调切换型逐次逼近模数转换器顶极板采样技术的开关切换时序，在采样阶段，使输入信号通过采样保持电路连接在数模转换器中电容阵列的顶极板和比较器的输入端，但是采样保持电路中的开关和电容阵列底极板控制开关采用底极板采样的时序进行切换来完成信号的采样。对数模转换器模块采用非二进制冗余技术和分段架构，减少单位电容的数量，提高转换过程中对参考电压建立误差的容忍度。

Description

采用底极板采样时序的单调切换型逐次逼近模数转换器

技术领域

本发明属于模拟集成电路设计技术领域，具体涉及一种采用底极板采样时序的单调切换型逐次逼近模数转换器(SAR ADC)。

背景技术

随着科技的飞速发展及集成电路工艺不断发展进步，一些电路***中对模数转换器的要求也不断提高，模数转换器开始向着高速、高精度的方向发展，SAR ADC由于其串行的结构和电路中模拟模块较少，在中高精度和中等速度方面体现出较好的性能。

目前应用最为普遍的是采用电荷重分配结构的SAR ADC，这种结构SAR ADC中的数模转换器(DAC)由电容阵列组成，其单位电容的数量随着模数转换器的精度的提高呈指数关系变化，因此，高精度的模数转换器的实现以较大面积的电容为代价，使得芯片的面积很大，会产生过高的成本，同时，电容越大，其充放电的时间也越长，这也会限制模数转换器采样速度的提高。

为了提高采样速度，通常采用异步的SAR ADC，使得每一次转换的时间都是按需分配，实现转换阶段时间利用的最大化，但是对于大电容的建立时间较长，在DAC参考电压不完全建立时，将未建立完全的DAC参考电压送入比较器进行比较，会导致比较器比较结果出错。

在SAR ADC现有的开关切换策略中，每次比较之后，只需根据比较结果切换一侧的电容阵列，这种切换策略采用的是顶极板采样的方法和时序，在对输入信号采样结束之后，第一次比较过程中直接将采样的信号输出给比较器进行比较，无需切换电容，可以节省一位最高位的电容，但是顶极板采样的时序会引入开关的非理想特性，进而影响模数转换器的性能。

发明内容

为解决上述问题，本发明提出了一种采用底极板采样时序的单调切换型逐次逼近模数转换器。对其中的逐次逼近控制逻辑采用多时钟分时控制，采用底极板采样技术中的开关切换时序代替单调切换型逐次逼近模数转换器顶极板采样技术的开关切换时序，在采样阶段，使输入信号仍然通过采样保持电路连接在数模转换器中电容阵列的顶极板和比较器的输入端，但是采样保持电路中的开关和电容阵列底极板控制开关采用底极板采样的时序进行切换来完成信号的采样，这种方法可以实现节省一位最高位电容，有效地减小电容型数模转换器中单位电容的总量；节省了芯片面积；同时避免了传统的单调切换型逐次逼近模数转换器在采样阶段引入的采样开关的非理想特性——沟道电荷注入效应和时钟馈通效应对模数转换器精度的影响。对所述的模数转换器采用基于电荷重分配原理的分段式电容架构和非二进制冗余技术，进一步减少单位电容的数量，提高了转换过程中对DAC参考电压建立误差的容忍度。

本发明的技术方案如下：

采用底极板采样时序的单调切换型逐次逼近模数转换器，包括采样保持电路、比较器、数模转换器(DAC)、异步时钟产生模块、多时钟分时控制的逐次逼近控制模块和数字纠错电路(DEC)。外部提供模拟信号作为输入信号，输入信号经过采样保持电路输出给数模转换器中电容阵列的顶极板和比较器的输入端；比较器的输出端与异步时钟产生模块相连，输出控制每一次转换的上升沿控制时钟，同时比较器的输出端与异步时钟产生模块的输出端及多时钟分时控制的逐次逼近控制模块的输入端连接，多时钟分时控制的逐次逼近控制模块的输入连接异步时钟产生模块输出的上升沿控制时钟信号，该模块根据比较器结果控制电容阵列切换并将比较器结果存储，输出给数字纠错电路，数字纠错电路将非二进制数字码转换为二进制数字码输出最终的二进制数字码。

所述的模数转换器采用基于电荷重分配原理的分段式电容架构，将电容阵列分为两段，通过桥接电容进行连接，每一段电容阵列均采用非二进制冗余电容阵列，电容阵列中所有电容的顶极板连接在一起，与比较器的输入端相连，接入采样保持电路输出的采样信号，电容阵列中每个电容的底极板与多时钟分时控制的逐次逼近控制模块的输出端相连，根据每一次比较的比较结果对相应位的电容底极板的电平进行切换。

所述的多时钟分时控制的逐次逼近控制模块包括一个逐次逼近寄存器模块和一个控制逻辑模块。需要由独立源提供四个方波信号和电源信号(VDD)作为***输入信号，四个由独立源提供的方波信号分别是：一个所述的模数转换器的采样时钟信号(clks)、两个用来实现底极板采样时序的时钟信号(valid1和valid2)和一个用来实现底极板时序的控制信号(select)；其中select、clks、valid1、valid2的周期都相同，select的占空比略大于clks的，valid1的占空比小于clks的，valid2的上升沿在valid1的下降沿延迟几纳秒之后产生，valid2的上升沿在clks的下降沿之前产生。

进一步地，逐次逼近寄存器模块主要由一个D-触发器、一个数字域的二选一多路选择器、两个模拟域的二选一多路选择器和一个反相器构成，其中由独立源提供的select信号作为数字域和模拟域的二选一多路选择器的控制信号，控制“0”端输入信号或者“1”端输入信号，数字域二选一多路选择器的“1”端的输入信号连接VDD，“0”端的输入信号连接比较器的输出端，输出端连接在D-触发器D输入端；第一模拟域二选一多路选择器的“1”端输入信号连接valid1，“0”端的输入信号连接clks，它的输出端连接反相器的输入端，反相器的输出端连接在D-触发器的RN端；第二模拟域二选一多路选择器的“1”端的输入信号连接valid2，“0”端的输入信号连接异步时钟产生模块输出的上升沿控制时钟(clk<i>)，它的输出端连接D-触发器的clock端，D-触发器的Q端将比较器结果锁存同时作为输出信号。不需要单独的锁存器来存储比较器的结果，节省了数字电路部分的功耗和面积。

进一步地，控制逻辑模块主要由三个传输管、一个二输入与门、一个二输入同或门、一个反相器和一个延迟模块构成。D-触发器的clock端作为延迟模块的输入端，延迟模块的输出端和D-触发器的Q端作为二输入与门的两个输入端，二输入与门的输出端连接在第一传输管和第二传输管的源端，select作为第一传输管和第二传输管的栅端控制信号，第一传输管的漏端连接第三传输管的栅端，第三传输管的源端连接由独立源提供的参考电压信号(vrefp)，第二传输管的漏端连接反相器的输入端，clks和select作为二输入同或门的两个输入信号，二输入同或门的输出端连接在第三传输管的栅端，反相器的输出端和第三传输管的漏端作为最终的输出端，用于控制电容阵列中参与转换的电容的底极板电平切换。

进一步地，当所述的模数转换器所有位比较结束之后，多时钟分时控制的逐次逼近控制模块将所有锁存的比较器结果全部输入数字纠错电路，数字纠错电路将非二进制权重的数字码转换为二进制权重数字码输出，该输出是所述模数转换器的最终输出。

进一步地，数字纠错电路由M个D-触发器、M个与门组成和多个全加器组成，M代表模数转换器的分辨率。将每一位非二进制权重用二进制权重相加表示出来，得到每一位权重对应的非二进制数字码，将其按位相加，每一位二进制权重对应的一个或几个非二进制数字码输入到一个或几个全加器中，其中有M个全加器的输出分别接入M个D-触发器的D端，所有D-触发器的clock端连接判断转换完成的上升沿控制时钟，RN端连接select的反相信号，D-触发器与二输入与门一一对应，D-触发器的Q端作为二输入与门的第一输入端，由独立源提供的电源信号作为二输入与门的第二输入端，一个与门输出一个二进制数字码，所有与门的输出组成最终的二进制码。加入与门的作用是防止D-触发器输出中间电平，避免输出为“1”的数字码时发生误码。

本发明的有益效果在于：

1、所述的多时钟分时控制的逐次逼近控制模块使输入信号在顶极板采样时，也能使用底极板采样中开关切换的时序，不仅能实现采样之后直接比较，节省一半的电容阵列，还可以避免传统的单调切换型逐次逼近模数转换器的时钟馈通效应和电荷注入效应对模数转换器精度的影响。

2、数模转换器中采用非二进制冗余的分段式电容阵列，这种电容阵列为模数转换器提供了冗余量，防止因比较器的错误结果导致的模数转换器动态性能下降，同时防止在模拟信号转换为数字码时出现丢码的情况，有利于高速模数转换器的设计。电容阵列分段技术减小了单位电容的数量，极大地减小了电容阵列的面积，有效地节省了模数转换器在芯片中所占用的面积。

3、所述的模数转换器采用异步时序，通过比较器的输出结果来产生异步时钟，从而避免了外部高频时钟的产生，异步时序可以根据每一位的比较时间长短按需分配，因此异步时序的使用会大大提高采样速度。

附图说明

图1是传统单调切换型SAR ADC的顶极板采样的等效模型；

图2是现有的底极板采样的等效模型；

图3是本发明提出的采用底极板采样时序的单调切换型SAR ADC的采样等效模型；

图4是本发明中提出的多时钟分时控制的逐次逼近控制模块电路原理图；

图5本发明中提出的多时钟分时控制的逐次逼近控制模块时序图；

图6是本发明中提出的SAR ADC的***框图；

图7是本发明中提出的SAR ADC的带有电容值的电路原理图；

图8是本发明中提出的前四位数字纠错电路电路原理图；

图9是本发明中采用的非二进制数字码转换为二进制数字码的计算方式。

具体实施方式

下面结合附图和技术方案，说明本发明的具体实施方式。

结合图1说明传统单调切换型SAR ADC的顶极板采样技术的工作原理：

假设采样保持电路在时钟CLK上升沿时采样，在时钟CLK下降沿时采样结束进入保持阶段，在采样阶段，电容下极板等效为接交流地(GND)，采样开关闭合，此时电容的顶极板通过开关连接到输入信号(V_in)；当时钟CLK的下降沿来临时，采样开关断开，此时电荷存储在电容顶极板，由顶极板电荷守恒可知，存储的电荷量Q＝V_in*C，输入信号V_in的信息被存在采样电容C上，采样电容C的顶极板采样到输入信号V_in，至此采样结束。

上述的顶极板采样为理想情况下的采样，在实际应用中采样开关通常由MOS管实现，会存在开关断开瞬间的沟道电荷注入和时钟馈通，给采样信号带来了非线性成分。

结合图2说明现有的底极板采样技术工作原理：SW1、SW2和SW3分别为控制电容顶极板、底极板的开关，PH1、PH1D、PH2分别为控制SW1、SW2、SW3切换的时钟信号，开关在时钟上升沿时闭合，在时钟下降沿时断开，三个开关的切换顺序为：在第一阶段，SW1和与SW3闭合，将输入信号V_in存储在采样电容C上；在第二阶段，SW1断开，一段延时过后，SW3再断开；在第三阶段，SW2闭合，至此采样完成。

PH1(PH1D)＝“1”，PH2＝“0”，SW1和SW3闭合，采样电容C的顶极板电压V_TOP＝0，采样电容C的底极板电压V_BOT＝Vin，此时采样电容C上存储的电荷量Q1＝(0-V_in)*C；PH1(PH1D)＝“0”，PH2＝“1”，SW1和SW3断开、SW2闭合，采样电容C的顶极板电压V_TOP＝V_x，采样电容C的底极板电压V_BOT＝0，此时采样电容C上存储的电荷量Q2＝(V_x-0)*C；在PH1下降沿之后，由于电荷守恒，Q1＝Q2，V_x＝-V_in，采样完成。

SW1的沟道电荷和时钟馈通会引入一个与信号V_in无关的误差，不会引入非线性的误差，开关SW2和SW3的沟道电荷和时钟馈通对精度无影响，底极板采样会达到比较高的精度。

结合图3说明本发明的采用底极板采样时序的单调切换型SAR ADC的采样的工作原理：SW4和SW5是分别接在采样电容C底极板和顶极板的开关，顶极板电压是V_TOP，底极板电压是V_BOT，PH3和PH4为SW4的控制时钟，PH3D为SW5的控制时钟，当PH3(PH3D)＝“1”、PH4＝“0”时，SW4、SW5闭合，在t1时刻，SW4断开，输入信号V_in存储在采样电容C上，采样电容C上的电荷量Q1^’＝(0-V_in)*C＝-V_in*C；在t2时刻，SW5断开，假设此时采样电容C的顶极板的电压V_TOP＝V_in+V₁，其底极板的电压V_BOT＝V_x，采样电容C两端的电荷量Q2^’＝(V_x-V_in-V₁)*C，根据采样电容C的底极板电荷守恒，Q₁ ^’＝Q₂ ^’可得到V_x＝V₁，根据采样电容C的顶极板电荷守恒可得其两端电荷量Q3^’＝(V_in+V1-Vx)*C＝V_in*C；在t3时刻，SW4闭合，假设此时其顶极板的电压V_TOP＝V_y，那么其两端电荷量Q₄ ^’＝V_y*C，由采样电容C的顶极板电荷守恒，可知Q₃ ^’＝Q₄ ^’，V_y＝V_in，至此采样完成。

如图4所示，本发明通过多时钟分时控制的逐次逼近控制模块来实现将底极板采样时序应用在单调切换型SAR ADC之中，其由逐次逼近寄存器模块和控制逻辑模块组成。结合图4和图5来说明其工作过程：

在t1时刻，clks＝“1”，输入信号Vin经过栅压自举开关接入电容阵列的顶极板，此时select＝“1”，两个模拟域的二选一多路选择器分别输出valid1和valid2，数字域二选一多路选择器输出VDD，valid1＝“1”，valid2＝“0”，D-触发器处于复位状态，输出Q＝“0”，与门的输出为“0”，输出端Cout接入vrefp信号，即电容阵列电容的底极板接入vrefp信号；在t2时刻，select＝“1”，valid1＝“0”，valid2从“0”变为“1”，D-触发器输出Q＝“1”，与门的输出为“1”，输出端Cout与vrefp信号断开；在t3时刻，select＝“1”，clks＝“0”，栅压自举开关断开，输出端Cout保持与vrefp信号断开；t4时刻，select＝“0”，两个模拟域的二选一多路选择器分别输出clks和clk<i>，clk<i>(i＝1～14)是有异步时钟产生电路输出的时钟信号，数字域二选一多路选择器输出比较器的输出结果VON，clks＝“0”，输出端Cout连接在vrefp信号，此时将电容阵列底极板电平置为vrefp，同时采样阶段结束。

图6给出了本发明提出的SAR ADC的***框图，包括采样保持电路、比较器、多时钟分时控制的逐次逼近控制逻辑、异步时钟产生模块、数字逻辑纠错电路(DEC)，采样保持电路将输入信号采样后输出给比较器的输入端和数模转换器中电容阵列的顶极板，比较器输出端与多时钟分时控制的逐次逼近控制逻辑及异步时钟产生模块相连，逐次逼近控制逻辑在上升沿异步时钟输入时根据输出结果控制电容阵列并将其锁存，输出给数字纠错电路，最后得到二进制数字码输出。

如图7所示，本发明中提出的SAR ADC采用基于电荷重分配原理全差分架构，电容阵列分为两段，桥接电容C_b取为2C_u，高位段与低位段分别有7个参与转换的电容C1～C14和两个补偿电容Cd1和Cd2,高位段和低位段电容权重从高位到低位分别为：32C_u、18C_u、10C_u、6C_u、3C_u、2C_u、1C_u，由于桥接电容取为单位电容的整数倍，为保证电容阵列分段后两侧电容的权重不变，加入的补偿电容C_d1为38C_u，C_d2为1C_u，其中C_u为单位电容，在SAR ADC的正常转换过程中，补偿电容的底极板电压不进行切换，将其接在一个固定电平vrefp上。

该SAR ADC每一次的转换过程都包括两个阶段：采样阶段和比较阶段，且每一次转换都要进行一次采样与14次比较。

在采样阶段，S_p0与S_n0闭合，电容阵列和栅压自举开关(S_p0、S_n0)构成的采样保持电路对输入模拟信号V_ip与V_in采样。采样过程开关的切换次序为：首先，S_p0、S_n0与S_n1～S_n14、S_p1～S_p14闭合；接下来，S_n1～S_n14、S_p1～S_p14断开，延时一段时间，S_p0、S_n0再断开；最后，再S_n1～S_n14、S_p1～S_p14复位到最初的状态，将其连接到初始电平vrefp。

下面以前两次比较过程为例说明本发明提出的SAR ADC的转换过程，第一次比较输出的数字码为B13，第二次比较输出的结果为B12，以此类推，最后一次比较输出的数字码为B0。

采样结束后，直接开始第一次比较，如果V_P>V_N，输出数字码B13＝1，V_P端电容C₁₄对应的开关S_p1从Vrefp切换到Vrefn，V_N端电容C₁₄对应的开关S_n1保持接在Vrefp不变；反之，则B13＝0，V_N端电容C₁₄对应的开关S_n1从Vrefp切换到Vrefn，V_P端电容C₁₄对应的开关S_p1保持接在Vrefp不变，V_P端和V_N端其他位的电容对应的开关S_n2～S_n14、S_p2～S_p14均保持接Vrefp不变。

第二次比较的过程如下：第二次比较对第一次比较后重新建立的V_P与V_N的大小进行比较，假设电荷重分配之后V_P与V_N端的电压分别为V_P2与V_N2，如果V_P2>V_N2，则输出数字码B12＝1，V_P端电容C₁₃对应的开关S_p2从Vrefp切换到Vrefn，V_N端电容C₁₃对应的开关S_n1保持接在Vrefp不变；反之，则B12＝0，V_N端电容C₁₃对应的开关S_n2从Vrefp切换到Vrefn，V_P端电容C₁₃对应的开关S_p2保持接在Vrefp不变，V_P端和V_N端其他位的电容对应的开关S_n1、S_p1、S_n3～S_n14、S_p3～S_p14均保持接Vrefp不变。剩下的12次比较与前两次比较的原理相同。直至输出最后一位数字码B0，即完成一次转换。该SAR ADC将输入的差分信号(Vip-Vin)转换为14位数字码B13～B0，最后再通过数字纠错电路将非二进制数字码B13～B0转换为二进制数字码D11～D0，实现模拟信号到数字信号的转换。

如图8所示，给出了前四位非二进制数字码转换为二进制数字码的电路原理图，每一个全加器都有五个端子，分别是第一输入端、第二输入端、输入进位、输出进位和求和输出端。根据图9的计算方式相加，以前两次相加为例，select反相信号连接所有D-触发器RN端，当select＝“0”时，D-触发器才能正常工作。B0和B2作为第一位全加器的两个输入，输入进位输入地信号(GND)，输出进位连接第二位第一全加器的进位输入端，将第一位全加器的求和信号输出给D-触发器的D端，D-触发器的clock端输入判断转换完成的上升沿控制时钟，D-触发器Q端连接二输入与门的第一输入端，第二输入输入电源信号(VDD)，二输入与门的输出当前位的二进制数字码D0；第二次相加，B1和B2第二位第一全加器的两个输入，其输入进位连接第一次相加的输出进位，其求和输出连接第二位第二个全加器的进位，B3和B4作为第二位第二个全加器的两个输入，求和输出连接第二位第三个全加器的进位，B5和GND作为其两个输入，其求和输出接入D-触发器D端，D-触发器的clock端输入判断转换完成的上升沿控制时钟，D-触发器Q端接入第二位二输入与门的输入端，第二位二输入与门的输出作为第二位二进制数字码D1，第二位的三个全加器的进位输出分别接入第三位全加器的进位或输入，以此类推，直至输出最终12位二进制数字码。

Claims

1.采用底极板采样时序的单调切换型逐次逼近模数转换器，其特征在于，所述的采用底极板采样时序的单调切换型逐次逼近模数转换器包括采样保持电路、比较器、数模转换器、异步时钟产生模块、多时钟分时控制的逐次逼近控制模块和数字纠错电路；外部提供模拟信号作为输入信号，输入信号经过采样保持电路输出给数模转换器中电容阵列的顶极板和比较器的输入端；比较器的输出端与异步时钟产生模块相连，输出控制每一次转换的上升沿控制时钟，同时比较器的输出端与异步时钟产生模块的输出端及多时钟分时控制的逐次逼近控制模块的输入端连接，多时钟分时控制的逐次逼近控制模块的输入连接异步时钟产生模块输出的上升沿控制时钟信号，该模块根据比较器结果控制电容阵列切换并将比较器结果存储，输出给数字纠错电路，数字纠错电路将非二进制数字码转换为二进制数字码输出最终的二进制数字码；

所述的模数转换器采用基于电荷重分配原理的分段式电容架构，将电容阵列分为两段，通过桥接电容进行连接，每一段电容阵列均采用非二进制冗余电容阵列，电容阵列中所有电容的顶极板连接在一起，与比较器的输入端相连，接入采样保持电路输出的采样信号，电容阵列中每个电容的底极板与多时钟分时控制的逐次逼近控制模块的输出端相连，根据每一次比较的比较结果对相应位的电容底极板的电平进行切换；

所述的多时钟分时控制的逐次逼近控制模块包括一个逐次逼近寄存器模块和一个控制逻辑模块；需要由独立源提供四个方波信号和电源信号作为***输入信号，四个由独立源提供的方波信号分别是：一个所述的模数转换器的采样时钟信号clks、两个用来实现底极板采样时序的时钟信号valid1和valid2、一个用来实现底极板时序的控制信号select；其中select、clks、valid1、valid2的周期都相同，select的占空比略大于clks的，valid1的占空比小于clks的，valid2的上升沿在valid1的下降沿延迟几纳秒之后产生，valid2的上升沿在clks的下降沿之前产生；

进一步地，逐次逼近寄存器模块主要由一个D-触发器、一个数字域的二选一多路选择器、两个模拟域的二选一多路选择器和一个反相器构成，其中由独立源提供的select信号作为数字域和模拟域的二选一多路选择器的控制信号，控制“0”端输入信号或者“1”端输入信号，数字域二选一多路选择器的“1”端的输入信号连接VDD，“0”端的输入信号连接比较器的输出端，输出端连接在D-触发器D输入端；第一模拟域二选一多路选择器的“1”端输入信号连接valid1，“0”端的输入信号连接clks，它的输出端连接反相器的输入端，反相器的输出端连接在D-触发器的RN端；第二模拟域二选一多路选择器的“1”端的输入信号连接valid2，“0”端的输入信号连接异步时钟产生模块输出的上升沿控制时钟clk<i>，它的输出端连接D-触发器的clock端，D-触发器的Q端将比较器结果锁存同时作为输出信号；

进一步地，控制逻辑模块主要由三个传输管、一个二输入与门、一个二输入同或门、一个反相器和一个延迟模块构成；D-触发器的clock端作为延迟模块的输入端，延迟模块的输出端和D-触发器的Q端作为二输入与门的两个输入端，二输入与门的输出端连接在第一传输管和第二传输管的源端，select作为第一传输管和第二传输管的栅端控制信号，第一传输管的漏端连接第三传输管的栅端，第三传输管的源端连接由独立源提供的参考电压信号vrefp，第二传输管的漏端连接反相器的输入端，clks和select作为二输入同或门的两个输入信号，二输入同或门的输出端连接在第三传输管的栅端，反相器的输出端和第三传输管的漏端作为最终的输出端，用于控制电容阵列中参与转换的电容的底极板电平切换；

进一步地，当所述的模数转换器所有位比较结束之后，多时钟分时控制的逐次逼近控制模块将所有锁存的比较器结果全部输入数字纠错电路，数字纠错电路将非二进制权重的数字码转换为二进制权重数字码输出，该输出是所述模数转换器的最终输出；

进一步地，数字纠错电路由M个D-触发器、M个与门组成和多个全加器组成，M代表模数转换器的分辨率；将每一位非二进制权重用二进制权重相加表示出来，得到每一位权重对应的非二进制数字码，将其按位相加，每一位二进制权重对应的一个或几个非二进制数字码输入到一个或几个全加器中，其中有M个全加器的输出分别接入M个D-触发器的D端，所有D-触发器的clock端连接判断转换完成的上升沿控制时钟，RN端连接select的反相信号；D-触发器与二输入与门一一对应，D-触发器的Q端作为二输入与门的第一输入端，由独立源提供的电源信号作为二输入与门的第二输入端，一个与门输出一个二进制数字码，所有与门的输出为最终的二进制码。