CN102832237A - 一种槽型半导体功率器件 - Google Patents
一种槽型半导体功率器件 Download PDFInfo
- Publication number
- CN102832237A CN102832237A CN2012102264541A CN201210226454A CN102832237A CN 102832237 A CN102832237 A CN 102832237A CN 2012102264541 A CN2012102264541 A CN 2012102264541A CN 201210226454 A CN201210226454 A CN 201210226454A CN 102832237 A CN102832237 A CN 102832237A
- Authority
- CN
- China
- Prior art keywords
- groove
- semiconductor power
- power device
- media slot
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000002955 isolation Methods 0.000 abstract description 17
- 238000009825 accumulation Methods 0.000 abstract description 8
- 230000008901 benefit Effects 0.000 abstract description 6
- 230000005684 electric field Effects 0.000 description 16
- 239000012212 insulator Substances 0.000 description 16
- 230000000694 effects Effects 0.000 description 14
- 230000001413 cellular effect Effects 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 238000009826 distribution Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 210000003850 cellular structure Anatomy 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 3
- 238000011982 device technology Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000002650 habitual effect Effects 0.000 description 1
- 230000035800 maturation Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Landscapes
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种槽型半导体功率器件，涉及槽型半导体功率器件技术领域，包括衬底层和有源层，所述有源层中形成有槽栅，槽栅纵向至少伸入到有源层中；在体接触区和漏区之间形成有阶梯型的介质槽，阶梯型的介质槽宽度较大的那一端更接近衬底层，介质槽分别与漏区和体接触区接触；介质槽中介质的介电系数小于有源层材料的介电系数；本发明具有以下优点：第一、器件耐压大大提高；第二、槽栅增大了器件有效拓展纵向导电区域和介质槽辅助耗尽漂移区，使得比导通电阻降低，进而降低功耗，同时栅槽也作为介质隔离槽，节省了隔离槽的面积；第三、介质槽折叠了漂移区以及在介质槽界面处的电荷积累区也是漏区或体接触区，大大缩小了器件尺寸。
Description
技术领域
本发明涉及槽型半导体功率器件技术领域，确切地说涉及一种用于功率集成电路或射频功率集成电路的横向MOSFET（Metal-Oxide-Semiconductor Field-Effect-Transistor，金属-氧化物-半导体场效应晶体管）器件。
背景技术
SOI是在顶层半导体（称为有源层）和衬底层（可以为半导体或绝缘介质）之间引入介质埋层，将半导体器件或电路制作在有源层中。集成电路中高压器件、低压电路之间通常采用隔离槽30进行隔离，有源层3与衬底层1之间则由介质层2进行隔离 （如图1所示）。因此，与体硅（半导体）技术相比，SOI技术具有寄生效应小，泄漏电流小，集成度高、抗辐射能力强以及无可控硅自锁效应等优点，在高速、高温、低功耗以及抗辐射等领域得到广泛关注和应用。
SOI功率集成电路技术的关键是实现高耐压、低功耗以及高压单元和低压单元之间的有效隔离。SOI横向器件，如LDMOSFET（Lateral Double-diffused Metal-Oxide-Semiconductor Field-Effect-Transistor LDMOSFET，横向双扩散金属氧化物场效应晶体管）因其便于集成和相对较低的导通电阻而成为SOI功率集成电路的核心器件，在等离子显示屏、马达驱动、汽车电子、便携式电源管理产品以及个人电脑等应用中倍受青睐。同时，较之于VDMOSFET（Vertical Double-diffused Metal-Oxide-Semiconductor Field-Effect-Transistor VDMOS，垂直双扩散金属氧化物半导体场效应晶体管），横向MOSFET更高的开关速度，使其在射频领域应用广泛。
对于常规LDMOSFET器件而言，漂移区长度随器件击穿电压的升高单调增加。这不仅使器件（或电路）的芯片面积增加、成本增大，而且不利于小型化。更为严重的是，器件的导通电阻随漂移区长度（或器件耐压）的增加而增大（导通电阻与器件耐压的关系式可以表达为：Ron∝BV 2.5，其中BV为器件耐压，Ron为导通电阻），导通电阻的增加导致功耗急剧增加，并且器件开关速度也随之降低。
与平面栅结构的MOSFET相比，具有槽栅结构的MOSFET，一方面可以增加封装密度，从而提高沟道密度和电流密度。另一方面槽栅MOSFET的沟道的长度不受光刻工艺的限制，沟道可以做得较短，从而降低导通电阻。以上两点均增加槽栅结构的MOSFET电流承受能力。再者，槽栅MOSFET能够避免JFET （Junction Field-Effect-Transistor，结型场效应晶体管）效应和闭锁效应。
为了克服上面提到的常规LDMOSFET存在的问题，业内研究者利用槽栅MOSFET的优点，提出了基于槽技术的SOI LDMOSFET器件结构。文献（Won-So Son, Young-Ho Sohn, Sie-Young Choi，【Effects of a trench under the gate in high voltage RESURF LDMOSFET for SOI power integrated circuits】Solid-State Electronics 48 (2004) 1629–1635）提出具有槽的RESURF LDMOSFET，其器件结构如图2所示。该器件将氧化物槽31引入栅电极G末端附近直至漏区之间的漂移区。当掺杂浓度过高时，氧化物槽31降低栅电极G末端之下硅表面的高电场，避免此处提前击穿，并降低漏区边缘的表面电场峰值，从而在降低导通电阻的基础上提高器件耐压。该器件在漂移区长度为16μm，介质埋层2和有源层3厚度分别为3μm和8μm时的最高耐压可达356V。该文献报道其实验结果耐压为352V，比导通电阻约为18.8 mΩ·cm2。该类结构的LDMOSFET在250V时，比导通电阻约为9 mΩ·cm2。可见，该结构降低漂移区长度和比导通电阻的效果非常有限。
文献Naoto Fujishima and C. Andre T. Salama,【A trench lateral power MOSFET using self-aligned trench bottom contact holes】IEDM 1997, 359-362中将漏电极D和栅电极G设计在同一阶梯型状的槽中，且槽的下半部分（靠近漏区）侧壁有厚氧化物层32。文中将其称为槽底部具有漏接触的槽型横向功率MOSFET （Trench Lateral Power MOSFET with Trench Bottom Drain Contact），称为TLPM/D MOSFET，器件结构如图3所示。美国专利(US 7005352B2, 2006.2.28,【trench-type MOSFET having a reduced device pitch and on-resistance】) 将源电极S和栅电极G设计在同一槽中，称为TLPM/S MOSFET，结构如图4所示。以上两种结构均是采用槽型结构以降低器件横向尺寸（或芯片面积），进而降低器件的导通电阻并保持较高耐压，前者更适于耐压高于80V的槽型低阻MOSFET，后者更适于耐压低于80V的槽型低阻小尺寸MOSFET，且工艺较前者更简单。但对于耐压超过100V的TLPM/D MOSFET，一方面槽下部分的厚氧化物层32厚度增加，削弱了缩小器件横向尺寸的优势；另一方面，槽的深度随耐压增加，将漏电极和栅电极制作在同一个深而窄的槽内工艺难度增大。以上两种结构均需将漏电极与栅电极或源电极与栅电极制作在同一槽中，其工艺难度随耐压的提高（槽的深度增加）而增大，而且该结构减小器件横向尺寸的效果随耐压的升高而削弱。美国专利（US 2007/0298562A1，2007.12.27,【method of manufacturing a semiconductor integrated circuit device】）将上面提到的TLPM/S器件用于集成电路，但集成电路中的各个器件之间须采用PN结隔离和浅槽隔离，且将高压 MOSFET的源电极和栅电极设计在同一槽中，工艺较复杂。
发明内容
为解决上述现有技术中所存在的技术问题，本发明提出了一种槽型半导体功率器件，采用本发明，解决了常规LDMOSFET器件所存在的器件的导通电阻随着漂移区的长度的增加而增大所导致芯片面积增大而不利于小型化和成本增加的技术问题，同时，也解决了闭锁效应和平面栅结构不利于隔离、缩短器件尺寸以及其所带来的JFET效应，以及沟道长度受光刻工艺限制的技术问题；还解决了基于槽技术的SOI LDMOSFET器件、TLPM/S MOSFET和TLPM/D MOSFET所存在的工艺难度大的技术问题。
本发明是通过采用下述方案实现的：
一种槽型半导体功率器件，包括衬底层和有源层，所述有源层中形成有槽栅，槽栅由栅介质和被包围在栅介质内的导电材料构成，导电材料的引出端为栅电极，其特征在于：
所述槽栅纵向至少伸入到有源层中，槽栅分别与体区和源区接触，源区完全覆盖在体区的上部，在槽栅一侧的有源层表面顺次设置源区、体接触区和漏区；
所述源区与体接触区接触，所述体区纵向深度大于或等于所述体接触区深度；槽栅纵向深度大于或等于体区纵向深度；
在体接触区和漏区之间形成有阶梯型的介质槽，阶梯型的介质槽宽度较大的那一端更接近衬底层，介质槽分别与漏区和体接触区接触；介质槽中介质的介电系数小于有源层材料的介电系数，介质槽纵向深度小于有源层的厚度且大于所述体区的深度；
所述漏区引出端为漏电极，所述源区和体接触区的共同引出端为源电极。
本发明还包括设置在衬底层和有源层之间的介质埋层，所述槽栅纵向穿过有源层直到介质埋层。
所述阶梯介质槽是通过刻蚀去除介质槽中的部分介质之后形成的，所述体接触区通过淀积多晶硅填充阶梯型槽形成的。
所述阶梯型的介质槽的阶梯数大于或等于1。
所述漏区位于槽型半导体功率器件的中心，槽栅位于槽型半导体功率器件的***。
所述槽栅纵向上呈上薄下厚的结构。
所述介质埋层的横向宽度小于或等于槽栅到漏区的横向宽度。
槽型半导体功率器件形成N沟道或P沟道的横向MOS控制的半导体器件。
所述阶梯型的介质槽为倒T型。
与现有技术相比，本发明所达到的有益效果如下：
一、本发明中，有源层中形成有槽栅，槽栅纵向至少伸入到有源层中，这样的结构方式，能够调节电场的分布从而提高耐压，扩展了漂移区纵向有效导电区域，大大降低了导通电阻和功耗；与采用平面栅的现有技术相比，一方面可以增加封装密度，从而提高沟道密度和电流密度，另一方面槽栅MOSFET的沟道的长度不受光刻工艺的限制，沟道可以做得较短，从而降低导通电阻，以上两点均增加槽栅结构的MOSFET电流承受能力，再者，槽栅MOSFET能够避免JFET （Junction Field-Effect-Transistor，结型场效应晶体管）效应和闭锁效应。
在体接触区和漏区之间形成有阶梯型的介质槽，就能够调节电场的分布从而提高耐压；而阶梯型的介质槽宽度较大的那一端更接近衬底层，因而能在介质槽阶梯处形成大量电荷积累，进一步提高器件的耐压特性；采用这种介质槽的形式，介质槽使漂移区折叠以及在介质槽阶梯处的电荷积累区也是漏区或体接触区，缩小了器件横向尺寸，进而降低比导通电阻和芯片成本，并增加开关速度。
介质槽内介质的介电系数低于有源层的介电系数，这降低了栅电极-漏电极间电容，提高了器件的开关频率和输出功率，特别有益于射频领域的应用。
漏区引出端为漏电极，源区和体接触区的共同引出端为源电极，源电极和栅电极无需做在介质槽中，因此减小了工艺难度。
二、本发明还包括设置在衬底层和有源层之间的介质埋层，所述槽栅纵向穿过有源层直到介质埋层，这样的技术方案，高压截止状态时，栅介质将来自于器件中心的漏区的高电位终止于槽栅以内，避免高电位对槽栅以外低压电路的影响。因此，栅槽同时也作为介质隔离槽，这不仅节省了介质隔离槽的面积，而且不需要象常规高压集成电路那样，采用专门工艺流程制作介质隔离槽，简化了功率集成电路工艺，节约了成本。
三、本发明中，所述阶梯型的介质槽的阶梯数大于或等于1，采用多阶梯优化了电场分布，器件耐压有一定提高，但导通电阻略有上升。
四、本发明中，漏区位于槽型半导体功率器件的中心，槽栅位于槽型半导体功率器件的***，能进一步提高耐压、更高速、低功耗、低成本，以便实现集成电路中高、低压单元隔离。
五、本发明中，槽栅纵向上呈上薄下厚的结构，这种槽栅结构有利于提高器件的耐压。
六、本发明中，介质埋层的横向宽度小于衬底层的宽度时，使器件衬底层参与了耐压，使器件的散热性得到了明显改善。
七、本发明中，所述阶梯型的介质槽为倒T型是最佳的结构方式，因为倒T型的介质槽的两侧的阶梯处都形成大量电荷积累，进一步提高了器件的耐压特性。
附图说明
图1是常规SOI技术高压集成电路剖面结构示意图。
图2是具有槽的SOI RESURF LDMOSFET器件结构示意图。
图3是TLPM/D MOSFET结构示意图。
图4是TLPM/S MOSFET结构示意图。
图5是N沟道介质槽刻蚀成倒T型的SOI 横向MOSFET元胞结构剖视图。
图6是N沟道介质槽刻蚀成一个阶梯型的SOI 横向MOSFET元胞结构剖视图。
图7是N沟道介质槽刻蚀成两个阶梯型的SOI 横向MOSFET元胞结构剖视图。
图8是栅介质上薄下厚的N沟道介质槽刻蚀成一个阶梯型的SOI横向MOSFET器件元胞结构剖视图。
图9是P沟道SOI横向MOSFET器件元胞结构剖视图。
图10是N沟道介质槽刻蚀成倒T型的体硅横向MOSFET元胞结构剖视图。
图11是具有面对称结构的一种介质槽刻蚀成阶梯型SOI横向MOSFET器件元胞结构示意图（xz平面）；
AA′沿x方向，BB′沿z方向，纵向即为y方向；器件结构以过BB′的yz平面对称。
图12是具有轴对称结构的一种介质槽刻蚀成阶梯型SOI 横向MOSFET器件元胞结构示意图（xz平面）；
AA′沿x方向；纵向即为y方向；器件以过漏电极D中心的y轴为对称轴。
图13是二维电流线分布比较示意图（半个元胞）。
图14 是二维等势线分布比较示意图（半个元胞）。
图15是本发明用于集成电路中，高压SOI横向MOSFET器件与低压电路的隔离示意图。
附图标记：
1、衬底层；2、介质层；3、有源层；4、栅介质；5、导电材料；61、介质槽；6、介质槽内填充介质；7、漏区； 8、为栅槽；9、体区；10、体接触区；11、源区；21、槽栅电极；30、介质隔离槽；31、氧化物槽；32、厚氧化物层；33、高压电路区域；34、低压电路区域； S、源电极；D、为漏电极；G、为栅电极。
具体实施方式
下面结合附图及实施例，详细描述本发明的技术方案。
本发明的技术方案，充分利用槽栅，介质槽以及在介质槽界面处引入大量电荷积累，达到对一种槽型半导体功率器件的电气性能进行了综合改进和提高。为了方便描述，本发明的一种槽型半导体功率器件有的地方也简称为器件。
实施例1
图5示出了N沟道带有一个倒T型介质槽SOI槽型半导体功率器件元胞剖视图。本例器件包括：
纵向自下而上的半导体衬底层1、介质埋层2和有源层3;
所述有源层中形成槽栅8，所述槽栅由栅介质4及其包围的导电材料5构成，所述导电材料引出端为栅电极G；其特征在于，所述槽栅纵向穿过半导体有源层3直到介质埋层2；所述槽栅分别与体区9和源区11接触，源区11完全覆盖在体区9的上部；在槽栅一侧的半导体有源层表面顺次具有源区11、体接触区10和漏区7；所述源区11与体接触区10接触，所述体区9纵向深度大于或等于所述体接触区10深度；槽栅纵向深度大于或等于体区9纵向深度；
所述体接触区10和漏区7之间形成倒T型的介质槽61，所述介质槽61分别与漏区7和体接触区10接触；所述介质槽61中介质的介电系数小于有源层材料的介电系数，所述介质槽61纵向深度小于半导体有源层3的厚度且大于所述体区9的深度；
所述漏区7引出端为漏电极D，所述源区11和体接触区10的共同引出端为源电极S。
槽栅结构的引入增大了器件的有效纵向导电面积，从而大大降低比导通电阻。介质槽两边的接触区处于不同电位，形成反型层有大量电荷积累增强了介质内的电场，同时介质槽内填充介电系数低于11.9的介质，也有利于提高临界击穿电场。引入介质槽不仅提高了器件耐压，而且减小了器件或芯片的横向尺寸，从而降低导通电阻和功耗，并因此节约成本。图5示出的是有一个阶梯介质槽61的N沟道SOI槽型半导体功率器件。这种结构形状的器件工艺更容易实现，器件具有最佳的对称性。
实施例2
与实施例1相比，本例器件是采用带有一个阶梯的介质槽，其余结构与实施例1相同，如图6所示。与图5所示结构相比，本例中器件采用阶梯型介质槽，耐压会有稍微下降。
实施例 3
与实施例2相比，本例器件是采用有两个或两个以上阶梯的介质槽，其余结构与实施例2相同，如图7所示。与图6所示结构相比，本例中器件采用多阶梯优化了电场分布，器件耐压有一定提高，但导通电阻略有上升。
实施例4
本例器件栅介质4纵向成上薄下厚的结构，如图8所示。这种槽栅8的结构有利于提高器件耐压。
实施例5
见图9，本例器件为具有一个阶梯介质槽61的P沟道SOI槽型半导体功率器件。本例器件有源层3、源区11、漏区7、体区9和体接触区10的材料导电类型与N沟道SOI槽型半导体功率器件(图5～图8所示)正好向反。
实施例1-实施例4的结构均适用于P沟道SOI槽型半导体功率器件。不过 P沟道SOI槽型半导体功率器件有源层3、源区11、漏区7、体区9和体接触区10的材料导电类型与N沟道SOI槽型半导体功率器件(图5～图8所示)正好向反。
实施例6
图10示出了N沟道带有一个倒T型介质槽的体硅槽型半导体功率器件元胞剖视图。本例器件包括：
纵向自下而上的半导体衬底层1和有源层3;
所述有源层中形成槽栅8，所述槽栅由栅介质4及其包围的导电材料5构成，所述导电材料引出端为栅电极G；所述槽栅分别与体区9和源区11接触，源区11完全覆盖在体区9的上部；在槽栅一侧的半导体有源层表面顺次具有源区11、体接触区10和漏区7；所述源区11与体接触区10接触，所述体区9纵向深度大于或等于所述体接触区10深度；槽栅纵向深度大于或等于体区9纵向深度；
所述体接触区10和漏区7之间形成倒T型的介质槽61，所述介质槽61分别与漏区7和体接触区10接触；所述介质槽61中介质的介电系数小于有源层材料的介电系数，所述介质槽61纵向深度小于半导体有源层3的厚度且大于所述体区9的深度；
所述漏区7引出端为漏电极D，所述源区11和体接触区10的共同引出端为源电极S。
槽栅结构的引入增大了器件的有效纵向导电面积，从而大大降低比导通电阻。介质槽两边的接触区处于不同电位，形成反型层有大量电荷积累增强了介质内的电场，同时介质槽内填充介电系数低于11.9的介质，也有利于提高临界击穿电场。引入介质槽不仅提高了器件耐压，而且减小了器件或芯片的横向尺寸，从而降低导通电阻和功耗，并因此节约成本。图10示出的是有一个阶梯介质槽61的N沟道SOI槽型半导体功率器件。这种结构形状的器件工艺更容易实现，器件具有最佳的对称性。
实施例7
参见图11所示，这是一种面对称结构的介质槽为阶梯型或倒T型的槽型半导体功率器件元胞版图布局示意图。该图为xz平面图，其中AA′沿x方向，BB′沿z方向，纵向即为y方向。该器件的对称面为过BB′的yz平面。该图包含介质槽61和槽栅8的版图，还有金属电极的版图：槽栅电极21、栅电极G、源电极S和漏电极D。在该版图布局上，电学起作用的源区、漏区，槽栅8，介质槽61，等图形均为条形，图中漏电极D位于器件中心，漏电极D两边为介质槽61，介质槽61外侧为源电极S，槽栅8位于器件最外侧以便实现集成电路中高、低压单元隔离。图中槽栅8中的导电材料由槽栅电极21引出，引出端为器件的栅电极G。栅电极G和源电极S采用了惯用的叉指状结构。
图12示出了一种具有轴对称结构的介质槽为阶梯型或倒T型的槽型半导体功率器件元胞版图布局图，即xz平面图，其中AA′沿x方向。该图以圆形图形为例描述轴对称结构。漏区D位于器件中心，与源区b被介质槽61隔开。器件以过漏电极D中心的y轴为对称轴。器件最***的槽栅8中的导电材料的引出端槽栅电极21，最终为器件的栅电极G。槽栅8位于器件最外侧以便实现集成电路中高、低压单元隔离。
本发明的SOI槽型半导体功率器件最适合由于集成电路的有源器件，特别是用于功率集成电路和射频功率集成电路。
本发明的上述几种实施例描述的器件，可以采用Si、SiC、SiGe、GaAs或GaN等作为源层3的材料制作器件或集成电路，这几种材料技术成熟，取材方便。可以满足不同器件或电路性能要求。
如果有源层材料采用Si，推荐的导电材料5和对刻蚀的介质槽淀积填充材料为多晶硅。
作为业界常用的介质，介质槽中介质6为SiO2，或可以采用介电系数低于SiO2且临界击穿电场高于Si临界击穿电场3倍的介质，如SiOF、CDO或SiCOF等。由于SiO2相对介电系数3.9低于Si相对介电系数11.9，且在介质槽界面处有大量电荷积累，所以增强了介质槽内介质的电场，提高器件耐压，选用相对介电系数低于SiO2且临界击穿电场高于Si临界击穿电场3倍的介质更有利于提高耐压。介质槽61中介质6的低介电系数，还有利于降低器件栅-漏电容，提高器件开关速度。
栅介质4的选择，也可以采用SiO2，或介电系数高于SiO2且临界击穿电场与SiO2相当或更高的介质：如Si3N4、AlN、Al2O3或HfO2等。栅介质采用较高的介电系数，可以增强栅电压对栅电荷的控制能力，增大跨导。或者在相同的栅结构MIS（Metal-Insulator-Semiconductor,栅电极-栅介质-栅介质下的半导体形成MIS结构）电容下，可以将栅介质做得更厚，减小隧道电流，避免隧穿效应，增强器件或芯片的稳定性与可靠性。
本发明的技术方案，对衬底材料几乎没有要求，可以是n型或p型半导体材料，甚至可以是绝缘介质材料，或与介质埋层为同一种介质材料。
图13是二维电流线分布（2根相邻电流线的电流强度差为5×10-7A/μm）。13a代表本发明公开的具有槽栅和倒T型介质槽的SOI槽型半导体功率器件；13b代表具有平面栅和倒T型的介质槽横向MOSFET；13c代表具有平面栅和不带阶梯型介质槽的横向MOSFET；13d代表常规平面栅 LDMOSFET(无槽栅和介质槽)。在图13d的常规SOI LDMOSFET器件中，电流仅流经器件表面薄层，有效的导电面积较小，同时无介质槽对漂移区浓度优化，比导通电阻比较大。对比图13c和13d可知，介质槽的引入提高了漂移区的浓度，从而大大降低比导通电阻。因此，器件的比导通电阻从图13d的95mΩ.cm2降低为11mΩ.cm2。对比图13a和13b可知，尽管介质槽61占据了漂移区中较大的导电区域，但优化的漂移区浓度因此而增大；槽栅优化了漂移区的浓度，拓展电流通道面积和删除的JFET效应，所以，本发明技术在相同的器件大小的情况下比导通电阻降低为2.1mΩ.cm2。
图14是二维等势线分布比较示意图（半个元胞）。14a代表本发明公开的具有槽栅和倒T型介质槽的SOI槽型半导体功率器件；14b代表具有平面栅和倒T型介质槽的横向MOSFET；14c代表具有平面栅和不带倒T型介质槽的横向MOSFET；14d代表常规平面栅 LDMOSFET(无槽栅和介质槽) 。图中2根相邻等势线的电压差为5V，三种结构击穿电压分别为149V，132V，58V,19V。对比图14a 和14b可知，槽栅结构的引入使耐压从具有平面栅和倒T型介质槽横向MOSFET的132V提高到149V；对比图14b 和14c可知，介质槽中引入倒T型使耐压58V提高到132V，提高了1倍多。对比图14c 和14d可知，介质槽使耐压19V提高到58V，提高了接近3倍。
综上，本发明的技术一方面使器件耐压大大提高并缩小器件横向尺寸，起主要作用的是介质槽61，在倒T型介质槽两侧界面处有大量电荷积累以及槽栅8对电场的调制；另一方面，槽栅8增大了器件有效纵向导电面积，大大降低比导通电阻；同时，介质槽辅助耗尽漂移区，提高了漂移区的浓度，显著降低比导通电阻，进而降低功耗；再者，介质槽降低了栅-漏电容，提高器件的频率和输出功率。
图15是本发明用于集成电路中，高压器件与电压电路的隔离示意图。可以看出，采用本发明的技术方案，高压器件与低压电路之间不需要形成专门的隔离槽（如图1中的30），本发明的槽栅本身就具有完善的隔离作用，该技术降低了集成电路的制造成本和工艺难度；在栅槽的周围形成P+区域接地，作用相当于一个旁路电容，避免了噪声干扰。
本实施例具有以下优点：第一、器件耐压大大提高，其主要作用的是槽栅以及介质槽和在介质槽界面处积累的大量电荷；第二、槽栅增大了器件有效拓展纵向导电区域和介质槽辅助耗尽漂移区，使得比导通电阻降低，进而降低功耗，同时栅槽也作为介质隔离槽，节省了隔离槽的面积；第三、介质槽折叠了漂移区以及在介质槽界面处的电荷积累区也是漏区或体接触区，大大缩小了器件尺寸。本发明的器件具有高压、高速、低功耗，低成本和便与集成的优点，特别适合用于功率集成电路和射频集成电路。
Claims (9)
1.一种槽型半导体功率器件，包括衬底层和有源层，所述有源层中形成有槽栅，槽栅由栅介质和被包围在栅介质内的导电材料构成，导电材料的引出端为栅电极；其特征在于：
所述槽栅纵向至少伸入到有源层中，槽栅分别与体区和源区接触，源区完全覆盖在体区的上部；在槽栅一侧的有源层表面顺次设置源区、体接触区和漏区；所述源区与体接触区接触，所述体区纵向深度大于或等于所述体接触区深度；槽栅纵向深度大于或等于体区纵向深度；
在体接触区和漏区之间形成有阶梯型的介质槽，阶梯型的介质槽宽度较大的那一端更接近衬底层，介质槽分别与漏区和体接触区接触；介质槽中介质的介电系数小于有源层材料的介电系数；介质槽纵向深度小于有源层的厚度且大于所述体区的深度；
所述漏区引出端为漏电极，所述源区和体接触区的共同引出端为源电极。
2.根据权利要求1所述的一种槽型半导体功率器件，其特征在于：还包括设置在衬底层和有源层之间的介质埋层，所述槽栅纵向穿过有源层直到介质埋层。
3.根据权利要求1或2所述的一种槽型半导体功率器件，其特征在于：所述阶梯型介质槽是通过刻蚀去除介质槽两侧的部分介质之后形成的，所述体接触区通过淀积多晶硅填充倒阶梯型槽形成的。
4.根据权利要求1或2所述的一种槽型半导体功率器件，其特征在于：所述阶梯型的介质槽的阶梯数大于或等于1。
5.根据权利要求1或2所述的一种槽型半导体功率器件，其特征在于：所述漏区位于槽型半导体功率器件的中心，槽栅位于槽型半导体功率器件的***。
6.根据权利要求5所述的一种槽型半导体功率器件，其特征在于：所述槽栅纵向上呈上薄下厚的结构。
7.根据权利要求1或2所述的一种槽型半导体功率器件，其特征在于：所述介质埋层的横向宽度小于或等于槽栅到漏区的横向宽度。
8.根据权利要求1所述的一种槽型半导体功率器件，其特征在于：槽型半导体功率器件形成N沟道或P沟道的横向MOS控制的半导体器件。
9.根据权利要求1所述的一种槽型半导体功率器件，其特征在于：述阶梯型的介质槽为倒T型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210226454.1A CN102832237B (zh) | 2012-07-03 | 2012-07-03 | 一种槽型半导体功率器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210226454.1A CN102832237B (zh) | 2012-07-03 | 2012-07-03 | 一种槽型半导体功率器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102832237A true CN102832237A (zh) | 2012-12-19 |
| CN102832237B CN102832237B (zh) | 2015-04-01 |
Family
ID=47335295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210226454.1A Expired - Fee Related CN102832237B (zh) | 2012-07-03 | 2012-07-03 | 一种槽型半导体功率器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102832237B (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103928522A (zh) * | 2014-04-10 | 2014-07-16 | 电子科技大学 | 一种槽型积累层mosfet器件 |
| CN104253050B (zh) * | 2014-04-10 | 2016-12-21 | 电子科技大学 | 一种槽型横向mosfet器件的制造方法 |
| CN108780808A (zh) * | 2016-02-10 | 2018-11-09 | 株式会社电装 | 半导体装置 |
| CN110416306A (zh) * | 2019-07-01 | 2019-11-05 | 长沙理工大学 | 一种具有阶梯分离栅l型槽横向器件 |
| CN111142179A (zh) * | 2018-11-02 | 2020-05-12 | 唯亚威通讯技术有限公司 | 阶梯结构光滤波器 |
| CN112820648A (zh) * | 2020-12-31 | 2021-05-18 | 扬州扬杰电子科技股份有限公司 | 一种氮化镓金属氧化物半导体晶体管及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030230777A1 (en) * | 2002-04-04 | 2003-12-18 | Kabushiki Kaisha Toshiba | MOSFET and a method for manufacturing the same |
| CN101840935A (zh) * | 2010-05-17 | 2010-09-22 | 电子科技大学 | Soi横向mosfet器件 |
| US20120068231A1 (en) * | 2010-09-22 | 2012-03-22 | Garnett Martin E | Vertical discrete devices with trench contacts and associated methods of manufacturing |
-
2012
- 2012-07-03 CN CN201210226454.1A patent/CN102832237B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030230777A1 (en) * | 2002-04-04 | 2003-12-18 | Kabushiki Kaisha Toshiba | MOSFET and a method for manufacturing the same |
| CN101840935A (zh) * | 2010-05-17 | 2010-09-22 | 电子科技大学 | Soi横向mosfet器件 |
| US20120068231A1 (en) * | 2010-09-22 | 2012-03-22 | Garnett Martin E | Vertical discrete devices with trench contacts and associated methods of manufacturing |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103928522A (zh) * | 2014-04-10 | 2014-07-16 | 电子科技大学 | 一种槽型积累层mosfet器件 |
| CN104253050B (zh) * | 2014-04-10 | 2016-12-21 | 电子科技大学 | 一种槽型横向mosfet器件的制造方法 |
| CN108780808A (zh) * | 2016-02-10 | 2018-11-09 | 株式会社电装 | 半导体装置 |
| CN111142179A (zh) * | 2018-11-02 | 2020-05-12 | 唯亚威通讯技术有限公司 | 阶梯结构光滤波器 |
| CN111142179B (zh) * | 2018-11-02 | 2023-09-08 | 唯亚威通讯技术有限公司 | 阶梯结构光滤波器 |
| US11892664B2 (en) | 2018-11-02 | 2024-02-06 | Viavi Solutions Inc. | Stepped structure optical filter |
| CN110416306A (zh) * | 2019-07-01 | 2019-11-05 | 长沙理工大学 | 一种具有阶梯分离栅l型槽横向器件 |
| CN112820648A (zh) * | 2020-12-31 | 2021-05-18 | 扬州扬杰电子科技股份有限公司 | 一种氮化镓金属氧化物半导体晶体管及其制备方法 |
| CN112820648B (zh) * | 2020-12-31 | 2023-08-01 | 扬州扬杰电子科技股份有限公司 | 一种氮化镓金属氧化物半导体晶体管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102832237B (zh) | 2015-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101840935B (zh) | Soi横向mosfet器件 | |
| CN102148251B (zh) | Soi横向mosfet器件和集成电路 | |
| US9324855B2 (en) | Lateral power device having low specific on-resistance and using high-dielectric constant socket structure and manufacturing method therefor | |
| CN104201206B (zh) | 一种横向soi功率ldmos器件 | |
| CN203205426U (zh) | 横向晶体管 | |
| CN103904124B (zh) | 具有u型延伸栅的soi槽型ldmos器件 | |
| CN102832237B (zh) | 一种槽型半导体功率器件 | |
| CN102779836B (zh) | 使用高介电常数槽结构的低比导通电阻的纵向功率器件 | |
| US7898024B2 (en) | Semiconductor device and method for manufacturing the same | |
| CN102184939B (zh) | 一种具有高k介质槽的半导体功率器件 | |
| WO2010065427A2 (en) | Power device structures and methods | |
| CN102969355B (zh) | 一种soi基pmosfet功率器件 | |
| CN103219386B (zh) | 一种具有高k绝缘区的横向功率器件 | |
| CN103715238A (zh) | 一种超低比导通电阻的横向高压器件 | |
| Cao et al. | Novel superjunction LDMOS with a high-K dielectric trench by TCAD simulation study | |
| CN106531802A (zh) | 低比导的新型高压sj功率器件 | |
| CN103022134A (zh) | 一种超低比导通电阻的soi横向高压功率器件 | |
| Yao et al. | Novel LDMOS with integrated triple direction high-k gate and field dielectrics | |
| CN107845675B (zh) | 一种横向双扩散金属氧化物半导体场效应管 | |
| CN104218088A (zh) | 基于折叠漂移区的soi耐压结构及功率器件 | |
| CN102142460B (zh) | 一种soi型p-ldmos | |
| CN103606562A (zh) | 一种具有n型硅埋层的部分绝缘层上硅ldmos晶体管 | |
| CN103325835A (zh) | 一种具有结型场板的soi功率ldmos器件 | |
| US11316042B2 (en) | Process and structure for a superjunction device | |
| Li et al. | A novel SOI LDMOS with substrate field plate and variable-k dielectric buried layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150401 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |