CN102714201B - 半导体封装和方法 - Google Patents

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Abstract

本发明涉及通过将多个管芯电连接至上和下引线框的半导体封装。上引线框中的每个相应引线组的相对边缘是弯曲的。上引线框中的引线电连接在相应管芯上的相应触点与下引线框中的引线的相应下部分之间。在包封之前，上引线框的每个相应引线组的弯曲的相对边缘支撑上引线框，将多个管芯设置在封装半导体中的上和下引线框的引线之间。在将包封的管芯分离之后，上引线为L形，且将管芯上侧的管芯触点电连接至管芯的下侧上的引线，使得封装触点在同一侧上。

Description

半导体封装和方法
相关美国申请
本申请要求以转让给本发明的受让人的申请日为2010年1月19日的，序列号为61/296,471，标题为“包括管芯和L形引线的半导体封装和制造方法”（SemiconductorPackagesIncludingDieandL-ShaperLeadandMethodofManufacturing）的待审临时专利申请，以及申请日为2010年3月24日，序列号为12/730,230，标题为“包括管芯和L形引线的半导体封装和制造方法”（SemiconductorPackagesIncludingDieandL-ShaperLeadandMethodofManufacturing）的待审非临时专利申请的优先权，在此结合其全部内容作为参考。
背景技术
多个半导体管芯包括在管芯（die）的相反侧上的端子。例如，垂直电源MOSFET，无论是平面型的还是沟槽式栅极变型，通常具有在管芯的前侧上的源极和栅极端以及在管芯的后侧上的漏极端。然而，为了紧凑、容易且经济地制造包括该半导体管芯的装置，有利地将管芯封装成使得所有的端子都位于封装的同一侧。
在图1中示出了传统的封装，其包括在上和下引线框之间以倒装片的方式***管芯。来自下引线框（未示出）的一个或多个下引线110、115电连接至管芯130底面上的端子。来自上引线框（未示出）的上引线135包括电连接至管芯130的顶侧的中心部分，和相对的边缘，该相对的边缘围绕管芯向下弯曲成“u”形或杯形并电连接至多个相应下引线120、125。管芯130的端子通过焊料层的方式电连接至引线110、115、135。然后，管芯130以及上下引线110-125、130的部分被封装起来。上引线135的向下弯曲边缘接触多个下引线120、125，因此所有的外封装触点为共面的，允许该封装被表面安装在印刷电路板上。
发明内容
概括地，本说明公开了包括管芯和L型引线的半导体封装及制造方法。
参考下文中的说明以及用于示出本发明的实施方式的附图可更好地理解本发明。在一个实施方式中，半导体封装包括管芯、多个下引线和一个或多个上引线。一个或多个下引线电连接至管芯的第一侧上的管芯触点。一个或多个上引线具有L形状，且电连接至管芯的第二侧上的相应管芯触点以及相应的其它下引线，使得封装触点位于半导体封装的第一侧。
在另一个实施方式中，封装半导体的方法包括将多个管芯的每一个的第一表面上的一个或多个触点电连接至下引线框的多个引线的相应引线。上引线框的各相应引线组的相对边缘弯曲，且接着上引线框的引线电连接在各相应管芯的第二表面上的相应触点与下引线框的多个引线的另一相应引线之间。上引线框的各相应引线组的弯曲相对边缘在包封之前支撑上引线框，以实现在封装半导体中多个管芯在上和下引线框的引线之间的期望位置。在包封管芯被分开后，上引线为L形，且将管芯的上侧上的管芯触点电连接至管芯的下侧上的引线，从而封装触点位于半导体封装的同一侧。
附图说明
在附图的图中，以示例的方式而不是限制的方式示出本发明的实施方式，且其中相似的附图标记表示相似的元件，其中：
图1示出了根据传统技术的半导体封装的侧视图，该半导体封装包括以倒插的方式***在上和下引线框之间的管芯。
图2A和2B示出了根据本发明的实施方式的示例性的上和下引线框的平面图。
图3A和3B示出了根据本发明的实施方式的将多个管芯连接至下引线框的顶视图和侧视图。
图4A和4B是根据本发明的实施方式的将上引线框连接至下引线框和多个管芯的顶视图和侧视图。
图5示出了根据本发明的实施方式的示例性封装半导体装置的侧视图。
图6示出了根据本发明的实施方式的制造封装半导体装置的方法的流程图。
具体实施方式
具体地参考本发明的实施方式，在附图中示出了示例。尽管结合实施方式对本发明进行了说明，然而应该理解本发明不限于这些实施方式。相反地，本发明旨在覆盖在本发明由所附权利要求所限定的范围内的替换、修改和等同方式。此外，在本发明的所附具体说明中，提供了多个具体的细节以提供对本发明的透彻的理解。然而，应该理解本发明不需要这些细节也可实施。在其他情况下，没有对公知的方法、过程、部件和电路进行详细说明以避免不必要地混淆本发明的技术特征。
本发明的实施方式涉及一种倒装晶片式的半导体封装和制造方法，该半导体封装包括管芯、一个或多个下引线以及一个或多个“L”形上引线。
现参考图2A和2B，示出了根据本发明的一个实施方式的示例性上和下引线框（leadframe）的平面图。针对多个管芯中的每一个，下引线框包括一个或多个引线210-220，其由一个或多个分流条（tiebar）连接。上引线框还包括一个或多个引线230，其由一个或多个分流条235连接。在一个实施方式中，下引线框可包括用于每个管芯的源极引线、栅极引线和漏极引线下部分，且上引线框可包括用于每个管芯的漏极引线的上部分。在下引线框中的每组源极引线、栅极引线和漏极引线下部分通常被称作板。类似地，上引线框的漏极引线的每个上部通常被称作板。引线框通常包括大的板阵列。在一个实施方式中，上和下引线框可由约0.006至0.012英寸厚的铜合金194片制成。引线和分流条的图形可通过蚀刻、冲压（punch）、压印（stamp）和/或等方式形成。
在一个实施方式中，可局部地蚀刻下引线框，以在源极和/或栅极引线上形成多个凸出的台面。蚀刻处理还可用于在漏极引线的下部分中形成腔。可通过使用化学溶液蚀刻下引线框的铜合金至其初始厚度的大约一半而形成台面和腔。可选地，可通过级进压印形成台面和腔。可在下引线框上形成不同图案的凸出台面。在一个实施方式中，可局部地蚀刻上引线框以在下表面上形成一条或多条槽（未示出）。槽可改善上引线与半导体管芯在热循环过程中的贴合性。在一个实施方式中，槽可被形成为一个或多个平行的和/或垂直的槽。然而，应该注意，由于上引线的平坦中央部分在模制过程中保护管芯不会由可使管芯破裂的力差损坏，所以在上引线中形成过多的槽可增加管芯在模制过程中破裂的风险。
参考附图3A和3B，示出了根据本发明的一个实施方式的将多个管芯连接至下引线框的顶视图和侧视图。将参考图6进一步说明半导体封装技术，图6示出了制造封装半导体装置的方法。在一个实施方式中，管芯可以是垂直沟槽式MOSFET，其漏极端子在管芯的顶面上，而源极端子和栅极端子在管芯的下表面上。在步骤610，通过诸如焊料层的导体将下引线框的一个或多个引线电连接至管芯130上的相应端子。在一个实施方式中，在将焊料膏施加于源极和栅极引线之后，通过焊料回流处理将引线连接至管芯的端子。在一个实施方式中，焊料层从源极和栅极引线上的台面的顶面延伸至管芯的相应触点。还可在将焊料层施加到源极和栅极引线的同时将焊料层施加到漏极引线的下部，且当焊料层被回流至将源极和栅极引线连接至管芯的相应端子时焊料层可流入漏极引线的下部中的槽中。
现参考图4A和4B，示出了根据本发明的实施方式的将上引线框连接至下引线框和多个管芯的顶视图和侧视图。在步骤620，在连接之前，上引线框的引线的一个或多个边缘被弯曲以形成“L”形引线，用于接触下引线框的一个或多个引线。在一个实施方式中，将上引线框中通过第二组分流条连接在一起的每对引线的相对边缘弯曲，以形成漏极引线的“L”形上部。
在步骤630，通过诸如焊料层的导体将上引线框的每个引线电连接至一组管芯的相应端子。此外，引线的弯曲边缘被连接至下引线框上的相应引线。在一个实施方式中，漏极引线的上部的边缘被电连接至下引线框的漏极引线的相应下部。在一个实施方式中，在将焊料膏施加到管芯的端子以及下引线框的漏极引线的下部之后，通过焊料回流处理将漏极引线的上部连接至管芯的相应端子以及漏极引线的下部。
在一个实施方式中，将上引线框连接至管芯的焊料层的相对厚度以及将下引线框连接至管芯的焊料层的厚度被设置成，使得得到的封装能够承受很多热循环而不会在任一焊料层断裂或破裂。总而言之，由于上焊料层具有在上引线框的引线与管芯之间的较宽的接触面积，所以上焊料层比下焊料层薄。上焊料层和下焊料层的厚度之间的相对比例可通过双回流处理实现。根据该处理，首先将焊料膏的液滴施加在下引线框上，通常是台面的顶部上。接着，将管芯放置在焊料膏液滴上，且该焊料膏回流。在将管芯与下引线框连接的焊料回流后，将焊料膏液滴施加在管芯的顶侧上。同时，还可将焊料膏放置在将被连接至上引线框引线弯曲部分的下引线框的部分上。上引线框被设置在管芯上方的适当位置处，安置在管芯后侧的焊料膏液滴上，且接着进行第二回流处理。随着焊料膏回流，管芯被从下引线框升至上引线框与下引线框之间的位置。该管芯的升高是由于焊料的表面张力而发生的。通过分别调节施加到下引线框和上引线框的焊料膏的量，可进一步实现管芯的所要求的位置。典型地，上焊料层与下焊料层之间的厚度比例在1:1.5至1:4的范围中。例如，在一个实施方式中，上焊料层可以是1.1毫英寸（mil）厚，而下焊料层可以是2.8毫英寸（mil）厚。
在施加焊料后，包括下引线框、多个管芯和上引线框的组件在步骤640被包封。在一个实施方式中，该组件被放置在填充了诸如Nitto8000CH4的模塑料的模具中。在一个实施方式中，上引线框的板（panel）的上表面被密封剂留出暴露在外，以最大化来自封装的头转移（headtransfer）。
接着，在步骤650，通过切断下和上引线框的分流条而将上引线框、管芯和下引线框的包封板分离。各封装管芯的上引线具有大致“L”形状。在一个实施方式中，通过切穿密封剂以及管芯之间的上和下引线框的分流条而将管芯分离，以形成封装的半导体装置。
参考图5，示出了根据本发明实施方式的示例性封装半导体装置。在切割（singulation）之后，每个封装半导体包括电连接至多个下引线215、220中的一个或多个的管芯130，电连接在管芯130与多个下引线210中另一个下引线之间的“L”形上引线230，密封剂510。该上引线连接至一侧的下引线，且不连接至管芯另一侧的另一下引线。因此，根据本发明实施方式的半导体装置与根据传统技术的类似半导体封装相比具有较小的封装尺寸520。还应理解，可使用不同的锯切配置来产生具有不同引线布局（如，管脚输出）的不同的成对封装。
所得到的封装分别在管芯的顶侧和底侧上的端子与上下引线框之间有利地提供了优良的导电性和导热性。管芯的顶侧和底侧上的端子的触点有利地设置在封装的单个平面内，以便表面安装在印刷电路板或其他平坦平面上。可将该封装有利地制成薄的且紧凑的，且能够承受很多次热循环，而焊料或管芯不会裂开。本发明的实施方式有利地支持上引线而不需要在每个封装中的额外的下引线。优选地包括这里所说明的所有的元件、部件和步骤。应该理解，对本领域的技术人员来说很明显，这些元件、部件和步骤中的任何一个可由其它元件、部件和步骤替换，或一起删掉。
已为了示意和说明的目的示出了本发明的具体实施方式的上述说明。其不用于穷举或将本发明限于所公开的精确形式，且很明显在上述公开的基础上可进行多种修改和改变。选择和说明所述实施方式以最佳地解释本发明的原理和其实际应用，从而使得本领域其他技术人员最佳地应用本发明，且具有多种改变的多种实施方式适于预期的实际使用。本发明的范围意在由这里所附的权利要求及其等同限定。
广泛地，本文公开了通过将多个管芯与上下引线框电连接的半导体封装。在上引线框中的每个相应引线组的相对边缘被弯曲。在上引线框中的引线电连接在相应管芯上相应接触点与下引线框中的引线的相应下部分之间。上引线框每个相应引线组的弯曲的相对边缘在包封之前支撑上引线框，以实现在封装半导体中的上下引线框的引线之间的多个管芯的期望位置。在将包封管芯分离之后，上引线具有L形状且将管芯上侧上的管芯触点与管芯下侧上的引线电连接，使得封装触点位于半导体封装的同一侧。
方案
本说明公开了至少以下方案。
方案1.一种半导体封装，包括：
管芯；
第一下引线，其电连接至所述管芯的第一侧上的管芯触点；和
具有L形状的上引线，其电连接至所述管芯的第二侧上的管芯触点和第二下引线，使得封装触点位于所述半导体封装的第一侧。
方案2.如方案1所述的半导体封装，还包括密封剂，其包封所述管芯、所述上引线、所述第一下引线的一部分和所述第二下引线的一部分。
方案3.如方案1所述的半导体封装，其中所述第一下引线包括一个或多个台面。
方案4.如方案1所述的半导体封装，其中所述第二下引线包括用于电连接至所述上引线的腔。
方案5.如方案1所述的半导体封装，其中所述上引线包括一个或多个槽，其在所述上引线到所述管芯的所述第二侧上的所述管芯触点的电连接附近。
方案6.如方案1所述的半导体封装，其中：
所述第一下引线电连接至所述管芯的栅极；
所述上引线电连接至所述管芯的漏极；
所述第二下引线通过所述上引线电连接至所述管芯的所述漏极；且
第三下引线电连接至所述管芯的源极。
方案7.一种封装半导体的方法，包括：
将多个管芯中的每一个的第一表面上的触点与下引线框的多个引线的相应第一引线电连接，其中所述下引线框的所述多个引线通过一个或多个分流条连接在一起；
弯曲上引线框的各相应引线组的相对边缘，其中所述上引线框的引线通过一个或多个分流条连接在一起；及
将所述上引线框的引线电连接在各相应管芯的第二表面上的相应触点与所述下引线框的所述多个引线的相应第二引线之间，其中所述上引线框的各相应引线组的弯曲的相对边缘将所述上引线框支撑在相对于所述多个管芯和所述下引线框的期望位置处。
方案8.如方案7所述的方法，还包括：
在所述下引线框和上引线框电连接至所述多个管芯之后，包封所述多个管芯、所述上引线框的至少一部分和所述下引线框的一部分；及
在包封后将所述管芯切割成封装的半导体。
方案9.如方案8所述的方法，其中切割所述管芯包括切穿所述密封剂、连接所述下引线框的所述引线的所述分流条和连接所述上引线框的所述引线的所述分流条，以将所述多个管芯分离成封装的半导体。
方案10.如方案7所述的方法，其中：
将所述多个管芯中每一个的所述第一表面上的触点与所述下引线框的所述多个引线中的相应第一引线电连接，包括将施加在所述多个管芯中每一个的所述第一表面与所述下引线框的所述多个引线中的相应第一引线之间的焊料回流；及
将所述上引线框的所述引线电连接在各相应管芯的所述第二表面上的各触点与所述下引线框的所述多个引线中的相应第二引线之间，包括将施加在所述上引线框的所述引线与每个相应管芯的所述第二表面和所述下引线框的所述多个引线中的所述相应第二引线之间的焊料回流。
方案11.如方案10所述的方法，其中将所述上引线框连接至所述管芯的焊料的厚度与将所述下引线框连接至所述管芯的焊料层的厚度的比例被调节，以提供在所述下引线框和上引线框之间的所述多个管芯的期望位置。
方案12.如方案7所述的方法，其中所述上引线框被弯曲成L形状。
方案13.如方案7所述的方法，其中：
所述下引线框的所述多个下引线的所述第一引线中的每一个引线电连接至所述多个管芯的相应栅极；
所述上引线框的所述上引线中的每一个引线电连接至所述多个管芯的相应漏极；
所述下引线框的所述第二下引线中的每一个引线通过所述相应上引线电连接至所述多个管芯的相应漏极；且
所述下引线框的第三下引线中的每一个引线电连接至所述多个管芯的相应源极。
方案14.如方案7所述的方法，其中所述上引线框的所述上引线不连接至所述下引线框的另一个下引线。
方案15.一种封装半岛体的方法，包括：
将多个管芯中的每一个的第一表面上的触点电连接至下引线框的多个引线的相应第一引线，其中所述下引线框的所述多个引线通过一个或多个分流条连接在一起；
在上引线框中形成相对设置的L形引线组，其中所述上引线框的L形引线通过一个或多个分流条连接在一起；及
将所述上引线框的L形引线电连接在每个相应管芯的第二表面上的相应触点与所述下引线框的所述多个引线的相应第二引线之间。
方案16.如方案15所述的方法，其中所述上引线框的相对设置的L形引线组将所述上引线框支撑在相对于所述多个管芯和所述下引线框的期望位置处，而不需要用于每个管芯的下引线框的另一个下引线。
方案17.如方案15所述的方法，还包括：
在所述下引线框和上引线框电连接至所述多个管芯之后，将所述多个管芯、所述上引线框的至少一部分和所述下引线框的一部分包封；及
切穿所述密封剂、连接所述下引线框的引线的所述分流条和连接所述上引线框的引线的所述分流条，以将所述多个管芯分离成封装的半导体。
方案18.如方案17所述的方法，还包括以多种方式切穿所述密封剂、连接所述下引线框的所述引线的所述分流条，和连接所述上引线框的所述引线的所述分流条，以产生多种不同的引线布局。
方案19.如方案15所述的方法，其中：
将所述多个管芯中每一个的所述第一表面上的触点与所述下引线框的所述多个引线的相应第一引线电连接，包括将施加在所述多个管芯中每一个管芯的第一表面与所述下引线框的所述多个引线的相应第一引线之间的焊料回流；及
将所述上引线框的引线电连接在每个相应管芯的第二表面上的各自的触点与所述下引线框的所述多个引线的所述相应第二引线之间，包括将施加在所述上引线框的所述引线与每个相应管芯的第二表面和所述下引线框的所述多个引线的相应第二引线之间的焊料回流。
方案20.如方案19所述的方法，其中将所述上引线框连接至所述管芯的焊料的厚度与将所述下引线框连接至所述管芯的焊料层的厚度的比例被调节，以提供所述多个管芯在所述下引线框和上引线框之间的期望位置。

Claims (14)

1.一种封装半导体的方法，包括：
将多个管芯中的每一个的第一表面上的触点与下引线框的多个引线的相应第一引线电连接，其中所述下引线框的所述多个引线通过所述下引线框的一个或多个分流条连接在一起；
弯曲上引线框的多个引线的各相应组的两个或多个引线的相对边缘，同时通过上引线框的一个或多个分流条将各相应组的两个或多个引线的相邻边缘连接在一起，其中所述上引线框的所述多个引线的两个或多个引线中的每一个被弯曲成L形状，其中所述上引线框的各相应引线组的弯曲的相对边缘从所述下引线框将所述上引线框支撑在相对于所述多个管芯的期望位置处，并且其中所述上引线框的多个引线通过所述上引线框的一个或多个附加的分流条连接在一起；及
将所述上引线框的引线电连接在各相应管芯的第二表面上的相应触点与所述下引线框的所述多个引线的相应第二引线之间。
2.如权利要求1所述的方法，还包括：
在所述下引线框和上引线框电连接至所述多个管芯之后，使用密封剂包封所述多个管芯、所述上引线框的至少一部分和所述下引线框的一部分；及
在包封后将所述管芯切割成封装的半导体。
3.如权利要求2所述的方法，其中切割所述管芯包括切穿所述密封剂、连接所述下引线框的所述引线的所述分流条和连接所述上引线框的所述引线的所述分流条，以将所述多个管芯分离成封装的半导体。
4.如权利要求1所述的方法，其中：
将所述多个管芯中每一个的所述第一表面上的触点与所述下引线框的所述多个引线中的相应第一引线电连接，包括将施加在所述多个管芯中每一个的所述第一表面与所述下引线框的所述多个引线中的相应第一引线之间的焊料回流；及
将所述上引线框的所述引线电连接在各相应管芯的所述第二表面上的各触点与所述下引线框的所述多个引线中的相应第二引线之间，包括将施加在所述上引线框的所述引线与每个相应管芯的所述第二表面和所述下引线框的所述多个引线中的所述相应第二引线之间的焊料回流。
5.如权利要求4所述的方法，其中将所述上引线框连接至所述管芯的焊料的厚度与将所述下引线框连接至所述管芯的焊料层的厚度的比例被调节，以提供在所述下引线框和上引线框之间的所述多个管芯的期望位置。
6.如权利要求1所述的方法，其中：
所述下引线框的所述多个下引线的所述第一引线中的每一个引线电连接至所述多个管芯的相应栅极；
所述上引线框的所述上引线中的每一个引线电连接至所述多个管芯的相应漏极；
所述下引线框的所述多个引线的所述第二引线中的每一个引线通过所述相应上引线电连接至所述多个管芯的相应漏极；且
所述下引线框的所述多个引线的第三引线中的每一个引线电连接至所述多个管芯的相应源极。
7.如权利要求1所述的方法，其中多个管芯的第一表面上的触点电连接在所述下引线框的多个引线的相应第一引线的台面部分处。
8.如权利要求2所述的方法，其中所述上引线框的引线电连接在所述下引线框的多个引线的相应第二引线的腔处。
9.如权利要求2所述的方法，所述上引线框的引线在所述上引线框的引线的一个或多个槽附近电连接至每个相应管芯的第二表面上的触点。
10.一种封装半导体的方法，包括：
将多个管芯中的每一个的第一表面上的触点电连接至下引线框的多个引线的相应第一引线，其中所述下引线框的所述多个引线通过一个或多个分流条连接在一起；
在上引线框中形成相对设置的两个L形引线的组，使得每组的两个L形引线的弯曲边缘彼此相对，其中所述上引线框的L形引线通过一个或多个分流条连接在一起；及
将所述上引线框的L形引线电连接在每个相应管芯的第二表面上的相应触点与所述下引线框的所述多个引线的相应第二引线之间。
11.如权利要求10所述的方法，还包括：
在所述下引线框和上引线框电连接至所述多个管芯之后，使用密封剂将所述多个管芯、所述上引线框的至少一部分和所述下引线框的一部分包封；及
切穿所述密封剂、连接所述下引线框的引线的所述分流条和连接所述上引线框的引线的所述分流条，以将所述多个管芯分离成封装的半导体。
12.如权利要求11所述的方法，还包括以多种方式切穿所述密封剂、连接所述下引线框的所述引线的所述分流条，和连接所述上引线框的所述引线的所述分流条，以产生多种不同的引线布局。
13.如权利要求10所述的方法，其中：
将所述多个管芯中每一个的所述第一表面上的触点与所述下引线框的所述多个引线的相应第一引线电连接，包括将施加在所述多个管芯中每一个管芯的第一表面与所述下引线框的所述多个引线的相应第一引线之间的焊料回流；及
将所述上引线框的引线电连接在每个相应管芯的第二表面上的各自的触点与所述下引线框的所述多个引线的所述相应第二引线之间，包括将施加在所述上引线框的所述引线与每个相应管芯的第二表面和所述下引线框的所述多个引线的相应第二引线之间的焊料回流。
14.如权利要求13所述的方法，其中将所述上引线框连接至所述管芯的焊料的厚度与将所述下引线框连接至所述管芯的焊料层的厚度的比例被调节，以提供所述多个管芯在所述下引线框和上引线框之间的期望位置。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
JP5333402B2 (ja) * 2010-10-06 2013-11-06 三菱電機株式会社 半導体装置の製造方法
CN102394232A (zh) * 2011-11-29 2012-03-28 杭州矽力杰半导体技术有限公司 一种引线框架及应用其的芯片倒装封装装置
US9589929B2 (en) * 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
EP2973686B1 (en) * 2013-03-14 2020-05-06 Vishay-Siliconix Method for fabricating stack die package
CN103395735B (zh) * 2013-08-05 2015-12-02 天津大学 微机电***器件的封装结构
CN103646938B (zh) * 2013-12-05 2016-02-24 江苏长电科技股份有限公司 一次先镀后蚀金属框减法埋芯片倒装凸点结构及工艺方法
CN103681582B (zh) * 2013-12-05 2016-03-30 江苏长电科技股份有限公司 一次先蚀后镀金属框减法埋芯片正装凸点结构及工艺方法
CN103646937B (zh) * 2013-12-05 2016-02-24 江苏长电科技股份有限公司 二次先蚀后镀金属框减法埋芯片倒装凸点结构及工艺方法
CN103646930B (zh) * 2013-12-05 2016-02-24 江苏长电科技股份有限公司 二次先蚀后镀金属框减法埋芯片倒装平脚结构及工艺方法
CN103646931B (zh) * 2013-12-05 2016-06-29 江苏长电科技股份有限公司 一次先镀后蚀金属框减法埋芯片倒装平脚结构及工艺方法
JP2015176871A (ja) * 2014-03-12 2015-10-05 株式会社東芝 半導体装置及びその製造方法
US9425304B2 (en) 2014-08-21 2016-08-23 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
CN104952737B (zh) * 2015-06-30 2017-12-26 通富微电子股份有限公司 一种具有铝带或l脚或凸起的封装框架结构及生产方法
KR101734712B1 (ko) * 2015-12-09 2017-05-11 현대자동차주식회사 파워모듈
US9870985B1 (en) * 2016-07-11 2018-01-16 Amkor Technology, Inc. Semiconductor package with clip alignment notch
JP6892796B2 (ja) * 2017-07-07 2021-06-23 新光電気工業株式会社 電子部品装置及びその製造方法
DE102019103281B4 (de) * 2019-02-11 2023-03-16 Infineon Technologies Ag Verfahren zum bilden eines die-gehäuses
CN111725173A (zh) * 2020-06-05 2020-09-29 杰群电子科技（东莞）有限公司 一种堆叠封装结构及堆叠封装结构的制造方法
JPWO2022138318A1 (zh) * 2020-12-23 2022-06-30
US20230215783A1 (en) * 2021-12-30 2023-07-06 Alpha And Omega Semiconductor International Lp Semiconductor package having mold locking feature

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101326636A (zh) * 2005-12-09 2008-12-17 飞兆半导体公司 用于组装顶部与底部暴露的封装半导体的装置和方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177007A (ja) * 1997-12-15 1999-07-02 Hitachi Ltd トランジスタパッケージ
JP4450800B2 (ja) * 1999-02-17 2010-04-14 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3314768B2 (ja) * 1999-10-26 2002-08-12 サンケン電気株式会社 半導体装置及びその製造方法
US6734536B2 (en) * 2001-01-12 2004-05-11 Rohm Co., Ltd. Surface-mounting semiconductor device and method of making the same
JP2002222890A (ja) * 2001-01-25 2002-08-09 Rohm Co Ltd 半導体装置およびその製造方法
US6777800B2 (en) * 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
US7132734B2 (en) * 2003-01-06 2006-11-07 Micron Technology, Inc. Microelectronic component assemblies and microelectronic component lead frame structures
JP4294405B2 (ja) * 2003-07-31 2009-07-15 株式会社ルネサステクノロジ 半導体装置
WO2006058030A2 (en) * 2004-11-23 2006-06-01 Siliconix Incorporated Semiconductor package including die interposed between cup-shaped lead frame and lead frame having mesas and valleys
US20060108635A1 (en) * 2004-11-23 2006-05-25 Alpha Omega Semiconductor Limited Trenched MOSFETS with part of the device formed on a (110) crystal plane
US7394150B2 (en) * 2004-11-23 2008-07-01 Siliconix Incorporated Semiconductor package including die interposed between cup-shaped lead frame and lead frame having mesas and valleys
US7238551B2 (en) * 2004-11-23 2007-07-03 Siliconix Incorporated Method of fabricating semiconductor package including die interposed between cup-shaped lead frame having mesas and valleys
US7394151B2 (en) * 2005-02-15 2008-07-01 Alpha & Omega Semiconductor Limited Semiconductor package with plated connection
US20070132073A1 (en) * 2005-12-09 2007-06-14 Tiong Toong T Device and method for assembling a top and bottom exposed packaged semiconductor
US7271470B1 (en) * 2006-05-31 2007-09-18 Infineon Technologies Ag Electronic component having at least two semiconductor power devices
US20080036078A1 (en) 2006-08-14 2008-02-14 Ciclon Semiconductor Device Corp. Wirebond-less semiconductor package
JP4365856B2 (ja) * 2006-12-21 2009-11-18 株式会社オティックス カムシャフトの支持構造及び支持部材
US8035221B2 (en) * 2007-11-08 2011-10-11 Intersil Americas, Inc. Clip mount for integrated circuit leadframes

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101326636A (zh) * 2005-12-09 2008-12-17 飞兆半导体公司 用于组装顶部与底部暴露的封装半导体的装置和方法

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