CN102683291B - 制造3d非易失性存储器件的方法 - Google Patents
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Abstract
本发明提供一种制造3D非易失性存储器件的方法，包括以下步骤：在衬底之上形成次沟道；在衬底之上形成叠层，所述叠层包括与导电层交替层叠的多个层间电介质层；选择性地刻蚀叠层以形成暴露出次沟道的第一开放区；形成主沟道导电层以间隙填充第一开放区；选择性地刻蚀叠层和主沟道导电层以形成限定出多个主沟道的第二开放区；以及形成隔离层以间隙填充第二开放区。
Description
相关申请的交叉引用
本申请要求2011年3月7日提交的申请号为10-2011-0019859的韩国专利申请的优先权，本文通过引用包括该申请。
技术领域
本发明的示例性实施例涉及一种制造半导体器件的方法，更具体地，涉及一种制造3D(三维)非易失性存储器件的方法。
背景技术
非易失性存储器件是指即使在电源被切断的情况下也会保留所储存的数据的存储器件。目前，包括快闪存储器在内的各种非易失性存储器件得到了广泛的使用。
随着对半导体器件的小型化和高集成化的发展的追求，在要将更多的存储器单元形成在有限的面积内以增加其存储能力的同时，器件的按比例缩放正达到极限。例如，已难以利用光刻技术来实现集成度的进一步提高。在此，在非易失性快闪存储器件的情况下，利用40nm光刻工艺制造32GB快闪存储器，利用30nm光刻工艺制造64GB快闪存储器。为了进一步提高集成度和存储容量，正在开发制造3D非易失性存储器件的方法。
发明内容
本发明的一个实施例涉及一种制造3D非易失性存储器件的方法。
根据本发明的一个实施例，一种制造3D非易失性存储器件的方法包括以下步骤：在衬底之上形成次沟道(sub-channel)；在衬底之上形成叠层，所述叠层包括与导电层交替层叠的多个层间电介质层；选择性地刻蚀叠层以形成暴露出次沟道的第一开放区；形成主沟道导电层以间隙填充第一开放区；选择性地刻蚀叠层和主沟道导电层，以形成限定出多个主沟道的第二开放区；以及形成隔离层以间隙填充第二开放区。
根据本发明的另一个实施例，一种制造3D非易失性存储器件的方法包括以下步骤：在衬底之上形成次沟道；在衬底之上形成叠层，所述叠层包括与导电层交替层叠的多个层间电介质层；选择性地刻蚀叠层以形成暴露出次沟道的第一开放区；执行清洗工艺以在第一开放区的侧壁上形成突部和凹部；形成主沟道导电层以间隙填充第一开放区；选择性地刻蚀叠层和主沟道导电层，以形成限定出多个主沟道的第二开放区；以及形成隔离层以间隙填充第二开放区。
附图说明
图1A至图1G是示出根据本发明第一实施例的制造3D非易失性存储器件的方法的俯视图。
图2A至图2G是分别沿着图1A至图1G中的线X-X’截取的剖面图。
图3A至图3D是示出根据本发明第二实施例的制造3D非易失性存储器件的方法的俯视图。
图4A至图4D是分别沿着图3A至图3D中的线X-X’截取的剖面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，并不应当解释为受到本文所列实施例的限制。另外，提供这些实施例是为了使本说明书充分和完整，以及向本领域技术人员充分传达本发明的范围。在本说明书中，相似的附图标记在本发明不同附图和实施例中表示相似的部分。
附图并不一定按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层上或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。
图1A至图1G是示出根据本发明第一个实施例的制造3D非易失性存储器件的方法的俯视图。图2A至图2G是分别沿着图1A至图1G中的线X-X’截取的剖面图。
参照图1A和图2A，在衬底11上形成掩埋绝缘层12(见图2A)。图2A中的掩埋绝缘层12用于使衬底11与将由后续工艺形成的次沟道13电隔离。掩埋绝缘层12可以由氧化物形成。
在掩埋绝缘层12上形成绝缘层14，以使次沟道13与相邻的次沟道13电隔离。次沟道13用于使将由后续工艺形成的多个主沟道电耦接。次沟道13可以由选自硅层、金属性层和纳米管中的任一种形成。金属性层包括金属层、金属氧化物层、金属氮化物层和金属硅化物层。
参照图1B和图2B，在上面形成有次沟道13的衬底11上形成叠层101。叠层101包括交替层叠的多个层间电介质层15和导电层16。此时，可以根据要实现的存储器单元(MC)的数量来调节要层叠的层间电介质层15和导电层16的数量。层间电介质层15中的每个用作使次沟道13与导电层16电隔离的隔离层、使导电层16与另一个导电层16电隔离的隔离层、或使导电层16与将由后续工艺形成的选择晶体管的栅电极电隔离的隔离层。导电层16用作字线或控制栅。
选择性地刻蚀叠层101以形成暴露出次沟道13的第一开放区17。可以通过干法刻蚀方法形成第一开放区17。可以将第一开放区17形成为孔型。
参照图1C和图2C，以使第一开放区17的侧壁具有凸出部和凹进部的方式执行清洗工艺。具体地，可以利用对导电层16比对层间电介质层15具有更高刻蚀速率的清洗剂来执行清洗工艺。然后，使导电层16的内侧壁比层间电介质层15的侧壁向外侧壁凹进的程度更深。
与此同时，为了实质上防止通过第一开放区17暴露出的次沟道13在清洗工艺中受到损伤，在执行清洗工艺之前，可以形成保护层以间隙填充第一开放区17，所述保护层未在图中示出。在清洗工艺期间去除所述保护层。
参照图1D和图2D，沿着第一开放区17的侧壁轮廓形成电介质层19。此时，在沿着包括第一开放区17的结构的表面形成电介质层19之后，以使电介质层19仅保留在第一开放区17的侧壁上的方式执行毯式工艺(blanketprocess)，例如回蚀工艺。
在电介质层19上形成浮栅20以间隙填充凹槽18。通过下列工艺形成浮栅20：在第一开放区17中形成浮栅导电层以填充凹槽18，并以使浮栅导电层仅保留在凹槽18中的方式执行刻蚀工艺。
在第一开放区17的侧壁上形成隧道绝缘层21。在沿着形成有电介质层19和浮栅20的结构的表面形成隧道绝缘层21之后，以使隧道绝缘层21仅保留在第一开放区17的侧壁上的方式执行毯式工艺。
形成主沟道导电层22以间隙填充第一开放区17。主沟道导电层22可以由硅层形成，并且可以使用掺杂的硅层作为所述硅层。
通过上述工艺，可以形成沿水平方向层叠了主沟道导电层22、隧道绝缘层21、浮栅20、电介质层19以及用作字线或控制栅的导电层16的多个存储器单元(MC)，同时地，可以形成沿竖直方向层叠了多个存储器单元MC的串。
参照图1E和图2E，选择性地刻蚀主沟道导电层22、隧道绝缘层21、浮栅20、电介质层19和叠层101，直到暴露出次沟道13为止，据此形成将主沟道导电层22分为两个主沟道22A的第二开放区23。可以使用干法刻蚀方法将第二开放区23形成为线型。
由于通过上述工艺形成了第二开放区23，通过分隔主沟道导电层22而形成的两个主沟道22A与次沟道13耦接，从而使整个沟道具有“U”形。由于一个存储单元MC被分成两个存储单元MC，因此在相同面积内构成串的存储单元的数量翻倍。
参照图1F和图2F，通过将绝缘材料掩埋在第二开放区23中形成隔离层24。隔离层24用于将相邻的主沟道22A，即，在水平方向上相邻的存储单元MC电隔离。
在包括隔离层24的所得结构之上形成多个层间电介质层25和插在相应的层间电介质层25之间的栅导电层26，然后刻蚀层间电介质层25和栅导电层26以形成暴露出两个主沟道22A的第三开放区27。
参照图1G和图2G，在第三开放区27的侧壁上形成栅电介质层28，并且形成沟道层29以间隙填充第三开放区27。
选择性地刻蚀沟道层29、栅电介质层28、层间电介质层25和栅导电层26，以形成将沟道层29分隔成两部分的第四开放区30。可以将第四开放区30形成为沿着与第二开放区23相同的方向延伸的线型。
形成隔离绝缘层31以间隙填充第四开放区30。隔离绝缘层31用于将相邻的沟道层29电隔离。
通过上述工艺，可以在包括隔离层24的所得结构之上形成第一选择晶体管102和第二选择晶体管103。第一选择晶体管102包括与位于隔离层24一侧的主沟道22A耦接的沟道层29，而第二选择晶体管103包括与位于隔离层24另一侧的主沟道22A耦接的沟道层29。
根据本发明的第一实施例，可以制造具有U形沟道的3D非易失性存储器件。更具体而言，通过形成包括从衬底11突出的主沟道22A以及与相邻的主沟道22A耦接的次沟道13的U形沟道，可以将相同面积内包括在一个串中的存储单元MC的数量提高至两倍或更多。
此外，由于在形成多个存储单元MC之后在存储单元MC之上形成了选择晶体管，所以可以简化选择晶体管形成工艺。
图3A至图3D是示出根据本发明第二实施例的制造3D非易失性存储器件的方法的俯视图。图4A至图4D是分别沿着图3A至图3D中的线X-X’截取的剖面图。
参照图3A和图4A，在上面形成有掩埋绝缘层42的衬底41上形成绝缘层44。绝缘层44用于将次沟道43与相邻的次沟道43电隔离。
在上面形成有次沟道43的衬底41上形成叠层201。叠层201包括交替层叠的多个层间电介质层45和导电层46。可以根据要实现的存储器单元(MC)的数量来调节要层叠的层间电介质层45和导电层46的数量。
选择性地刻蚀叠层201以形成暴露出次沟道43的第一开放区47。可以将第一开放区47形成为孔型。
参照图3B和图4B，在第一开放区47的侧壁上形成存储层48。将存储层48形成为顺序地层叠了电荷阻挡层、电荷陷阱层和隧道绝缘层的叠层。在此，电荷阻挡层用于防止电荷穿过电荷陷阱层并移动到导电层45。电荷陷阱层用于通过捕获电荷来储存数据。隧道绝缘层用作根据电荷遂穿的能量储存墙。
在沿着包括第一开放区47的结构的表面形成存储层48之后，以使存储层48仅保留在第一开放区47的侧壁上的方式执行毯式工艺，例如回蚀工艺。
形成主沟道导电层49以间隙填充第一开放区47。主沟道导电层49可以由硅层形成，并且可以使用掺杂的硅层作为所述硅层。
通过上述工艺，可以形成沿水平方向层叠了主沟道导电层49、存储层48和用作字线的导电层46的多个存储单元MC，同时地，可以形成沿竖直方向层叠了多个存储单元MC的串。
参照图3C和图4C，选择性地刻蚀主沟道导电层49、存储层48和叠层201，直到暴露出次沟道43为止，据此形成将一个存储器单元MC分隔成两部分的第二开放区50，即，将主沟道导电层49分隔成两个主沟道49A的第二开放区50。可以将第二开放区50形成为线型。
由于通过上述工艺形成了第二开放区50，通过分隔主沟道导电层49而形成的两个主沟道49A与次沟道43耦接，从而整个沟道具有“U”形。由于一个存储器单元MC被分隔成两个存储器单元，因此在相同面积内构成串的存储器单元MC的数量翻倍。
参照图3D和图4D，通过在第二开放区50中掩埋绝缘材料形成隔离层51。隔离层51用于将相邻的主沟道49A，即，在水平方向上相邻的存储单元MC电隔离。
在包括隔离层51的结构之上形成多个层间电介质层52和插在相应的层间电介质层52之间的栅导电层53，然后刻蚀层间电介质层52和栅导电层53以形成暴露出两个主沟道49A的第三开放区54。
在第三开放区54的侧壁上形成栅电介质层55，并形成沟道层56以间隙填充第三开放区54。
选择性地刻蚀沟道层56、栅电介质层55、层间电介质层52和栅导电层53，以形成将沟道层56分隔成两部分的第四开放区57。可以将第四开放区57形成为沿着与第二开放区50相同的方向延伸的线型。
形成隔离绝缘层58以间隙填充第四开放区57。隔离绝缘层58用于将相邻的沟道层56彼此电隔离。
通过上述工艺，可以在包括隔离层51的所得结构之上形成第一选择晶体管202和第二选择晶体管203。第一选择晶体管202包括与位于隔离层51一侧的主沟道49A耦接的沟道层56，而第二选择晶体管203包括与位于隔离层51另一侧的主沟道49A耦接的沟道层56。
根据本发明的第二实施例，可以制造具有U形沟道的3D非易失性存储器件。更具体而言，通过形成包括从衬底41突出的主沟道49A和与相邻的主沟道49A耦接的次沟道43的U形沟道，可以将相同面积内包括在一个串中的存储器单元数量提高至两倍或更多。
此外，由于在形成存储器单元MC之后在多个存储器单元MC之上形成了选择晶体管，可以简化选择晶体管的形成工艺。
根据本发明的实施例，通过形成多个主沟道和与主沟道耦接的次沟道，可以制造具有U形沟道的3D非易失性存储器件。据此，在相同面积内可以使包括在一个串中的存储器单元的数量翻倍或更多。
虽然已经以具体实施例的方式描述了本发明，但是对于本领域技术人员明显的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
Claims (19)
1.一种制造三维非易失性存储器件的方法，包括以下步骤：
在衬底上形成掩埋绝缘层；
在所述掩埋绝缘层之上形成次沟道；
在所述掩埋绝缘层上形成绝缘层，以使所述次沟道与相邻的次沟道电隔离；
在所述衬底之上形成叠层，所述叠层包括与导电层交替层叠的多个层间电介质层；
选择性地刻蚀所述叠层，以形成暴露出所述次沟道的第一开放区；
形成主沟道导电层以间隙填充所述第一开放区；
选择性地刻蚀所述叠层和所述主沟道导电层，以形成限定出多个主沟道的第二开放区；以及
形成隔离层以间隙填充所述第二开放区，
其中所述次沟道与所述多个主沟道形成U形沟道。
2.如权利要求1所述的方法，还包括以下步骤：在形成所述主沟道导电层之前，在所述第一开放区的侧壁上形成存储层。
3.如权利要求2所述的方法，其中，所述存储层包括顺序地层叠的电荷阻挡层、电荷陷阱层和隧道绝缘层。
4.如权利要求1所述的方法，其中，将所述第一开放区形成为孔型，而将所述第二开放区形成为线型以分隔所述第一开放区的各部分。
5.如权利要求1所述的方法，还包括以下步骤：在包括所述隔离层的所得结构之上形成选择晶体管，其中所述选择晶体管与相应的所述主沟道耦接。
6.如权利要求5所述的方法，其中，形成选择晶体管的步骤包括以下步骤：
在包括所述隔离层的所得结构之上顺序地形成层间电介质层、栅导电层和层间电介质层；
选择性地刻蚀所述层间电介质层和所述栅导电层，并形成暴露出所述多个主沟道的第三开放区；
在所述第三开放区的侧壁上形成栅电介质层；
形成沟道导电层以间隙填充所述第三开放区；
选择性地刻蚀所述层间电介质层、所述栅导电层、所述栅电介质层和所述沟道导电层，并形成限定出与相应的所述主沟道耦接的沟道层的第四开放区；以及
形成隔离绝缘层以间隙填充所述第四开放区。
7.如权利要求6所述的方法，其中，将所述第三开放区形成为孔型，而将所述第四开放区形成为分隔所述第三开放区的各部分的线型。
8.如权利要求6所述的方法，其中，将所述第四开放区形成为沿着与所述第二开放区相同的方向延伸的线型。
9.一种制造三维非易失性存储器件的方法，包括以下步骤：
在衬底上形成掩埋绝缘层；
在所述掩埋绝缘层之上形成次沟道；
在所述掩埋绝缘层上形成绝缘层，以使所述次沟道与相邻的次沟道电隔离；
在所述衬底之上形成叠层，所述叠层包括与导电层交替层叠的多个层间电介质层；
选择性地刻蚀所述叠层，以形成暴露出所述次沟道的第一开放区；
执行清洗工艺以在所述第一开放区的侧壁上形成凸出部和凹进部；
形成主沟道导电层以间隙填充所述第一开放区；
选择性地刻蚀所述叠层和所述主沟道导电层，以形成限定出多个主沟道的第二开放区；以及
形成隔离层以间隙填充所述第二开放区，
其中所述次沟道与所述多个主沟道形成U形沟道。
10.如权利要求9所述的方法，其中，在执行清洗工艺步骤中，所述导电层的侧壁由所述清洗工艺所产生的刻蚀深度比所述层间电介质层由所述清洗工艺上所产生的侧壁的刻蚀深度更大，其中由于刻蚀深度差的原因而在所述层间电介质层的侧壁之间形成凹槽。
11.如权利要求10所述的方法，其中，利用对导电层比对层间电介质层具有更高刻蚀速率的清洗剂来执行所述清洗工艺。
12.如权利要求10所述的方法，在形成所述主沟道导电层之前还包括以下步骤：
沿着所述第一开放区的侧壁形成电介质层；
形成浮栅以间隙填充所述凹槽；以及
在形成有所述电介质层和所述浮栅的第一开放区的侧壁上形成隧道绝缘层。
13.如权利要求9所述的方法，其中，将所述第一开放区形成为孔型，而将所述第二开放区形成为分隔所述第一开放区的各部分的线型。
14.如权利要求9所述的方法，还包括以下步骤：在包括所述隔离层的所得结构之上形成选择晶体管，所述选择晶体管与相应的所述主沟道耦接。
15.如权利要求14所述的方法，其中，形成选择晶体管的步骤包括以下步骤：
在包括所述隔离层的所得结构之上顺序地形成层间电介质层、栅导电层和层间电介质层；
选择性地刻蚀所述层间电介质层和所述栅导电层，并形成暴露出所述多个主沟道的第三开放区；
在所述第三开放区的侧壁上形成栅电介质层；
形成沟道导电层以间隙填充所述第三开放区；
选择性地刻蚀所述层间电介质层、所述栅导电层、所述栅电介质层和所述沟道导电层，并形成限定出与相应的所述主沟道耦接的沟道层的第四开放区；以及
形成隔离绝缘层以间隙填充所述第四开放区。
16.如权利要求15所述的方法，其中，将所述第三开放区形成为孔型，而将所述第四开放区形成为分隔所述第三开放区的各部分的线型。
17.如权利要求16所述的方法，其中，将所述第四开放区形成为沿着与所述第二开放区相同方向延伸的线型。
18.如权利要求16所述的方法，还包括以下步骤：在所述衬底之上形成沟道层，并且将所述主沟道导电层的被所述隔离层分隔的各部分电耦接。
19.如权利要求18所述的方法，还包括以下步骤：在所述沟道层与所述衬底之间形成掩埋绝缘层，以将所述沟道层与所述衬底电隔离。
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