CN102332470A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括：衬底(10)；在所述衬底上的多个第一和第二导电类型区域(20，30)，以用于提供超结结构；位于所述超结结构上的沟道层(40)；所述沟道层中的第一导电类型层(51)；所述沟道层中的接触第二导电类型区域(52)；经由栅极绝缘膜(62)位于所述沟道层(40)上的栅极电极(63)；所述沟道层上的表面电极(70)；位于与所述超结结构相对的所述衬底上的背侧电极(90)；以及掩埋第二导电类型区域(53)。所述掩埋第二导电类型区域设置在相应的第二导电类型区域中，突出至所述沟道层中并且与所述接触第二导电类型区域接触。所述掩埋第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度，并且在所述相应的第二导电类型区域中的位置处具有最大杂质浓度。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种具有超结结构的半导体器件以及具有超结结构的半导体器件的制造方法。
背景技术
常规地，改善了半导体器件中的沟槽栅极型超结MOS晶体管的抗雪崩能力，并在对应于US 2008/0283913的JP-A-2008-288367和JP-A-2009-43966中公开了所述器件。在所述器件中，形成超结结构，使得沿着平行于衬底的表面的方向P导电类型区域和N导电类型区域交替布置在N导电类型的衬底上。P导电类型沟道层形成在超结结构的表面部分中。N+导电类型源极区形成在沟道层的表面部分中，并且源极区与超结结构中的N导电类型区域相对。接触P+导电类型区域形成在沟道层的表面部分中，并且P+导电类型区域与超结结构中的P导电类型区域相对。P+导电类型区域的杂质浓度高于P导电类型沟道层的杂质浓度。掩埋P+导电类型区域形成在P导电类型沟道层中，使得掩埋P+导电类型区域与接触P+导电类型区域接触。掩埋P+导电类型区域的杂质浓度高于P导电类型沟道层的杂质浓度。
形成沟槽使得沟槽穿过源极区和沟道层，并且到达N导电类型区域。栅极电极经由栅极绝缘膜形成在沟槽的内壁上。因此，沟槽、栅极绝缘膜以及栅极电极提供了沟槽栅极结构。在这里，掩埋P+导电类型区域形成在相邻的两沟槽之间。
在所述半导体器件中，在超结结构中生成的雪崩电流经由P+导电类型区域释放至接触P+导电类型区域。具体而言，在P导电类型区域处发生击穿时，雪崩电流从掩埋P+导电类型区域流至接触P+导电类型区域。此外，在N导电类型区域处发生击穿时，雪崩电流经由N导电类型区域上的P导电类型沟道层流至掩埋P+导电类型区域，所述掩埋P+导电类型区域的杂质浓度大于P导电类型沟道层的杂质浓度。
因此，限制了寄生双极晶体管起作用。通过使雪崩电流流经沟槽侧上的沟道层和源极区来驱动寄生双极晶体管。因此，改善了抗雪崩能力。
此外，在JP-A-2002-16250中公开了一种具有超结结构的平面型半导体器件。具体而言，在所述器件中，P导电类型基极区形成在超结结构中的P导电类型区域的表面部分中。N+导电类型源极区形成在所述基极区的表面部分中。凹槽形成在基极区上，并且所述凹槽到达P导电类型区域。多晶硅层经由绝缘膜掩埋在所述凹槽中。栅极电极经由绝缘膜形成在所述基极区、所述源极区以及所述N导电类型区域中的每一个的表面上。栅极电极被设置在表面的预定区域。
此外，对应于US 2007/0132012的JP-A-2007-150142教导了具有超结结构的平面型半导体器件，其中高杂质浓度层形成在被布置在P导电类型基极区的角落处的P导电类型区域的表面上。所述高杂质浓度层的杂质浓度大于P导电类型区域的杂质浓度。此外，所述高杂质浓度层的杂质浓度是恒定的，即，局部同质的。
然而，在JP-A-2002-16250和JP-A-2007-150142中，尽管公开了一种具有超结结构的平面型半导体器件，但是未公开关于抗雪崩能力的信息。
在JP-A-2004-134714中公开了包括平面型半导体器件的半导体器件，所述平面型半导体器件具有超结结构。在所述器件中，改进了抗雪崩能力，使得高杂质浓度层形成在P导电类型区域的表面部分中。高杂质浓度层的杂质浓度大于P导电类型区域的杂质浓度，并且是局部同质的。在这种情况下，改善了负电阻，并且还改善了抗雪崩能力。在这里，在所述器件中，基极层被布置在高杂质浓度层和接触P+导电类型区域之间。
JP-A-2008-288367、JP-A-2009-43966以及JP-A-2004-134714教导了改善了半导体器件的抗雪崩能力。然而，要求更大程度地改善抗雪崩能力。
发明内容
考虑到上述问题，本公开的目的在于提供一种具有超结结构的半导体器件以及具有超结结构的半导体器件的制造方法。在所述半导体器件中，改善了抗雪崩能力。
根据本公开的第一方面，一种半导体器件，包括：具有第一导电类型的衬底；多个第一导电类型区域和多个第二导电类型区域，设置在所述衬底上，沿着第一方向延伸，并且沿着第二方向交替布置以提供超结结构；沟道层，具有第二导电类型并且设置在所述超结结构上；第一导电类型层，设置在所述沟道层的第一表面部分中；接触第二导电类型区域，设置在所述沟道层的与相应第二导电类型区域相对的第二表面部分中，并且所述接触第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度；栅极绝缘膜，设置在所述沟道层上；栅极电极，设置在所述栅极绝缘膜上；表面电极，设置在所述沟道层上；背侧电极，设置在与所述超结结构相对的所述衬底上；以及掩埋第二导电类型区域。电流在所述表面电极和所述背侧电极之间流动。所述掩埋第二导电类型区域设置在相应的第二导电类型区域中，突出至所述沟道层中并且与所述接触第二导电类型区域接触。所述掩埋第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度，并且在所述相应的第二导电类型区域中的位置处具有最大杂质浓度。
在上述半导体器件中，电场容易集中在所述掩埋第二导电类型区域附近。因此，容易在所述掩埋第二导电类型区域附近发生击穿。因此，雪崩电流容易从所述掩埋第二导电类型区域流至所述接触第二导电类型区域，使得改善了抗雪崩能力。
根据本公开的第二方面，一种用于制造半导体器件的方法，包括：在具有第一导电类型的衬底上形成第一导电类型区域膜；在所述第一导电类型区域膜上将多个第一沟槽形成为到达所述衬底，使得所述第一导电类型区域膜被划分为多个第一导电类型区域，所述多个第一导电类型区域被所述多个第一沟槽彼此隔离；利用第二导电类型区域膜填充每个第一沟槽；抛光所述第二导电类型区域膜的表面，使得所述第二导电类型区域膜被划分为多个第二导电类型区域，并且所述第一导电类型区域和所述第二导电类型区域提供了超结结构，其中所述第一导电类型区域和所述第二导电类型区域沿着第一方向延伸，并且其中所述第一导电类型区域和所述第二导电类型区域沿着第二方向交替布置；将第二导电类型杂质注入所述第二导电类型区域中；在所述超结结构上形成具有第二导电类型的沟道层；形成多个第二沟槽，以穿透所述沟道层并且到达相应的第一导电类型区域，其中所述第二沟槽具有带状图案；在每个第二沟槽的内壁上形成栅极绝缘膜，并且在每个第二沟槽中的所述栅极绝缘膜上形成栅极电极，使得所述沟槽、所述栅极绝缘膜和所述栅极电极提供了沟槽栅极结构；将第一导电类型杂质注入到所述沟道层的表面部分中；将第二导电类型杂质注入到所述沟道层的另一表面部分中；以及加热所述衬底，使得所述沟道层中的所述第二导电类型杂质扩散，并且在所述沟道层的与相应的第二导电类型区域相对的所述另一表面部分中形成接触第二导电类型区域。所述接触第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度。在对所属衬底进行所述加热时，所述沟道层中的所述第一导电类型杂质扩散，并且在所述沟道层的所述表面部分中形成第一导电类型层。所述第一导电类型层具有所述第一导电类型，并且与相应的沟槽的侧壁接触。在对所述衬底进行所述加热时，所述第二导电类型区域中的所述第二导电类型杂质扩散，并且在相应的第二导电类型区域中形成掩埋第二导电类型区域。所述掩埋第二导电类型区域具有突出到所述沟道层中并且与所述接触第二导电类型区域接触的端部。所述掩埋第二导电类型区域具有深于相应的沟槽的底部的另一端部。所述掩埋第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度，并且在所述相应的第二导电类型区域中的位置处具有最大杂质浓度。
在上述方法中，所述热处理温度较低并且所述热处理时间短。因此，不改变所述第一和第二导电类型区域之间的电荷平衡。
根据本公开的第三方面，一种用于制造半导体器件的方法，包括：在具有第一导电类型的衬底上形成第一导电类型区域膜；在所述第一导电类型区域膜上将多个第一沟槽形成为到达所述衬底，使得所述第一导电类型区域膜被划分为多个第一导电类型区域，所述多个第一导电类型区域被所述多个第一沟槽彼此隔离；利用第二导电类型区域膜填充每个第一沟槽，并且在所述第一导电类型区域上形成所述第二导电类型区域膜；利用所述第一导电类型区域上的所述第二导电类型区域膜作为掩模，将第二导电类型杂质注入到每个沟槽中的所述第二导电类型区域膜中；抛光所述第二导电类型区域膜的表面，使得所述第二导电类型区域膜被划分为多个第二导电类型区域，并且所述第一导电类型区域和所述第二导电类型区域提供了超结结构，其中所述第一导电类型区域和所述第二导电类型区域沿着第一方向延伸，并且其中所述第一导电类型区域和所述第二导电类型区域沿着第二方向交替布置；在所述超结结构上形成具有第二导电类型的沟道层；形成多个第二沟槽，以穿透所述沟道层并且到达相应的第一导电类型区域，其中所述第二沟槽具有带状图案；在每个第二沟槽的内壁上形成栅极绝缘膜，并且在每个第二沟槽中的所述栅极绝缘膜上形成栅极电极，以便所述第二沟槽、所述栅极绝缘膜和所述栅极电极提供了沟槽栅极结构；将第一导电类型杂质注入到所述沟道层的表面部分中；将第二导电类型杂质注入到所述沟道层的另一表面部分中；以及加热所述衬底，使得所述沟道层中的所述第二导电类型杂质扩散，并且在所述沟道层的与相应的第二导电类型区域相对的所述另一表面部分中形成接触第二导电类型区域。所述接触第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度。在对所属衬底进行所述加热时，所述沟道层中的所述第一导电类型杂质扩散，并且在所述沟道层的所述表面部分中形成第一导电类型层。所述第一导电类型层具有所述第一导电类型，并且与相应的沟槽的侧壁接触。在对所述衬底进行所述加热时，所述第二导电类型区域中的所述第二导电类型杂质扩散，并且在相应的第二导电类型区域中形成掩埋第二导电类型区域。所述掩埋第二导电类型区域具有突出到所述沟道层中并且与所述接触第二导电类型区域接触的端部。所述掩埋第二导电类型区域具有深于相应的沟槽的底部的另一端部。所述掩埋第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度，并且在所述相应的第二导电类型区域中的位置处具有最大杂质浓度。
在上述方法中，无需制备新的掩模，使得简化了所述制造方法。
附图说明
从下面参考附图给出的具体描述中，本发明的上述和其它目的、特征和优点将变得更显而易见。在附图中：
图1是示出了根据第一实施例的半导体器件的截面图的示图；
图2A是示出了沿着图1中的线IIA-IIA的器件的杂质浓度的示图，而图2B是示出了沿着图1中的线IIB-IIB的器件的杂质浓度的示图；
图3A至3G是示出了图1中的半导体器件的制造方法的示图；
图4是示出了根据第二实施例的半导体器件的截面图的示图；
图5A是示出了图4中的半导体器件的杂质浓度的模拟结果的示图，而图5B是示出了没有掩埋P+导电类型区域的常规半导体器件中的杂质浓度的模拟结果的示图；
图6是示出了图4中的半导体器件以及没有掩埋P+导电类型区域的常规半导体器件的寄生双极晶体管的操作电流的示图；
图7是示出了根据第三实施例的半导体器件的截面图的示图；
图8是示出了根据第四实施例的半导体器件的截面图的示图；
图9A是示出了沿着图8中的线IXA-IXA截取的器件的截面图的示图，并且图9B是示出了沿着图8中的线IXB-IXB截取的器件的截面图的示图；
图10是示出了根据第五实施例的半导体器件的截面图的示图；
图11是示出了根据第六实施例的半导体器件的截面图的示图；
图12A是示出了根据第七实施例的半导体器件的透视图的示图，并且图12B是示出了沿着图12A中的线XIIB-XIIB截取的器件的截面图的示图；
图13A是示出了根据第八实施例的半导体器件的平面图的示图，并且图13B是示出了图13A中的器件的截面图的示图；
图14是示出了根据第九实施例的半导体器件的平面图的示图；
图15是示出了沿着图14的线XV-XV截取的器件的截面图的示图；
图16是示出了沿着图14的线XVI-XVI截取的器件的截面图的示图；
图17是示出了沿着图14的线XVII-XVII截取的器件的截面图的示图；
图18是示出了根据第十实施例的半导体器件的平面图的示图；
图19A至19F是示出了根据第十一实施例的半导体器件的制造方法的示图；
图20是示出了根据第十二实施例的半导体器件的截面图的示图；
图21是示出了根据其它实施例的半导体器件的截面图的示图；
图22是示出了根据其它实施例的半导体器件的截面图的示图；以及
图23是示出了根据其它实施例的半导体器件的截面图的示图。
具体实施方式
(第一实施例)
图1示出了根据第一实施例的半导体器件。所述器件具有沟槽栅极结构。所述器件可以适用于提供逆变电路的切换器件。
如图1所示，N导电类型区域20和P导电类型区域30形成在N+导电类型衬底10上。每一个N导电类型区域20沿着预定的方向(垂直于图1中的图的方向)延伸，并且具有柱形形状。每一个P型导电类型区域30沿着预定的方向(垂直于图1中的图的方向)延伸，并且具有柱形形状。因此，N导电类型区域20和P导电类型区域30沿着平行于衬底10的表面的方向交替布置，以便形成超结结构。
具体而言，在图1的器件中，沿着交替布置方向形成N导电类型区域20和P导电类型区域30构成的交替布置结构。N导电类型区域20定义为N柱，P导电类型区域30定义为P柱。超结结构提供超结层。
P导电类型沟道层40形成在超结层的表面部分，即，N柱20和P柱30中的每一个的表面部分。用于提供第一导电类型层的N+导电类型源极区51形成在P导电类型沟道层40的表面部分中。源极区51相对于N柱20。接触P+导电类型区域52形成在P导电类型沟道层40的表面部分中。接触P+导电类型区域52相对于P柱30。接触P+导电类型区域52在区域52的截面中具有相等的浓度线，所述区域52以一曲率形成弯曲。区域52的外周具有一曲率的弯曲形状。具体而言，区域53具有椭圆(卵形或蛋形)截面。源极区51和接触P+导电类型区域52沿着平行于N柱20和P柱30的纵向的方向延伸。
多个沟槽61穿过源极区51、沟道层40，并且到达N柱20。沟槽61具有带状图案。栅极绝缘膜62和栅极电极63以该顺序形成在沟槽61的内壁上。因此，沟槽61、栅极绝缘膜62和栅极电极63提供了沟槽栅极结构。
在本实施例中，沟槽61沿着平行于N柱20的纵向的方向延伸。N+导电类型源极区51形成在沟槽61的侧壁的两侧。接触P+导电类型区域52布置在两相邻的沟槽61之间。在本实施例中，沟道层40接触沟槽61的侧壁的一部分提供了沟道。
P柱30的一端突出到沟道层40，并且与接触P+导电类型区域52接触。P柱30的另一端深于沟槽61。掩埋P+导电类型区域53形成在P柱30中。掩埋P+导电类型区域53沿着平行于P柱30的纵向的方向上延伸。掩埋P+导电类型区域53提供用于允许雪崩电流流至接触P+导电类型区域52的通道。
掩埋P+导电类型区域53的截面形状具有一曲率，并且弯曲区域53中的等浓度线。区域53的外周以一曲率进行弯曲。具体而言，区域53具有椭圆(卵形或蛋形)截面。区域53在垂直于区域53的延伸方向以及平行于衬底10的表面的方向上的长度被定义为区域53的宽度。因此，在图1的图中的右-左方向上测量区域53的宽度。区域53的最大宽度窄于区域52的最大宽度。区域53设置在沟道层40和P柱30中。
此外，区域53的杂质浓度高于沟道层40的杂质浓度。区域53中杂质浓度最大的位置设置在P柱30中，使得区域53具有其中区域53中的峰值杂质浓度的位置在P柱30中的杂质浓度分布。具体而言，区域53的杂质浓度分布在从沟道层40和P柱30或N柱20之间的边界开始的衬底侧上具有峰值杂质浓度分布。区域53的杂质浓度分布在区域53的深于沟槽61的底部的位置处基本上等于P柱30的杂质浓度分布。
图2A示出了沿着图1的线IIA-IIA的器件的杂质浓度。图2B示出了沿着图1的线IIB-IIB的器件的杂质浓度。如图2A所示，P柱30中的杂质浓度是恒定的，即，局部同质的。区域52的表面部分具有峰值杂质浓度。如图2B所示，区域53具有杂质浓度分布，并且区域53的中间部分处的杂质浓度最高。
栅极电极63覆盖有层间绝缘膜64。源极电极70经由接触孔64a和层间绝缘膜64形成在沟道层40上，使得源极电极70与源极区51和接触P+导电类型区域52电耦合。源极电极70覆盖有保护膜80。漏极电极90形成在衬底10的背侧。漏极电极90与衬底10电耦合。在本实施例中，漏极电极提供了背侧电极。因此，解释了半导体器件的全部结构。
接下来，将参考图3A至3G来解释所述半导体器件的制造方法。
如图3A所示，制备N+导电类型衬底10。在衬底10上外延生长N导电类型区域20。接下来，如图3B所示，通过诸如RIE(即，反应离子蚀刻)的干法蚀刻方法在N导电类型区域20上形成沟槽100。沟槽100到达衬底10。因此，在衬底10上形成多个N柱20，使得N柱20彼此隔离。然后，如图3C所示，在沟槽100中掩埋P导电类型区域30，使得在沟槽100中外延生长P导电类型区域30。然后，如图3D所示，通过CMP方法抛光P导电类型区域30的表面。因此，形成了超结结构，所述超结结构具有在衬底10上交替布置的N柱20和P柱30。
然后，如图3E所示，在超结结构上形成抗蚀剂101，对抗蚀剂101进行构图，使得抗蚀剂101具有对应于P柱30的开口。具体而言，抗蚀剂101的开口对应于将要形成掩埋P+导电类型区域的区域。利用抗蚀剂101作为掩模，在P柱30上注入诸如硼的P导电类型杂质。通过调节加速电压来注入P导电类型杂质，使得在执行图3G的步骤的热处理时所注入的杂质扩散至深于沟槽61的底部的位置。然后，去除抗蚀剂101，并且如图3F所示，在超结结构的表面上外延形成P导电类型沟道层40。
然后，如图3G所示，执行预定半导体制造工艺，以便制造所述半导体器件。具体而言，在沟道层10上形成抗蚀剂(未示出)，对抗蚀剂进行构图使得抗蚀剂的开口对应于N柱20。接下来，通过诸如RIE方法的干法蚀刻方法，利用抗蚀剂作为掩模来形成沟槽61。沟槽61穿过沟道层40，并且到达N柱20。
然后，通过热氧化方法、CVD方法等等在沟槽61的内壁上形成栅极绝缘膜62。此外，通过CVD方法等等在栅极绝缘膜62上形成多晶硅膜。因此，形成栅极电极63，使得沟槽61、栅极绝缘膜62以及栅极电极63提供了沟槽栅极结构。
接下来，在沟道层40上形成抗蚀剂(未示出)，对抗蚀剂进行构图，使得抗蚀剂的开口对应于将要形成N+导电类型源极区的区域。利用抗蚀剂作为掩模，诸如磷的N导电类型杂质注入沟槽61的侧壁上的沟道层40的表面部分。类似地，在沟道层40上形成抗蚀剂(未示出)，并且对抗蚀剂进行构图，使得抗蚀剂的开口对应于将要形成接触P+导电类型区域的区域。利用抗蚀剂作为掩模，P导电类型杂质注入沟道层40中被夹置在源极区51之间的的表面部分。具体而言，P导电类型杂质注入将要形成掩埋P+导电类型区域的区域。然后，在1000℃到1050℃对衬底10进行加热，使得P导电类型杂质扩散。因此，形成掩埋P+导电类型区域53、N+导电类型源极区51和接触P+导电类型区域52。在这里，控制热处理，使得掩埋P+导电类型区域53与接触P+导电类型区域52接触，并且掩埋P+导电类型区域53的深度深于沟槽61的底部，并且未突出至N柱20中。之后，形成源极区70、保护膜80以及漏极电极90等等，以便完成半导体器件。
在半导体器件导通时，在沟道层40的面向栅极电极63的一部分中形成反转层41。电流经由反转层41而从源极区51流至N柱20。
接下来，将解释雪崩电流在器件中流动的情况。在图1中的器件中，掩埋P+导电类型区域53的深度深于沟槽61的底部。因此，电场可以集中在低于沟槽61的底部的掩埋P+导电类型区域53下面。因此，如图1所示，击穿可能发生在P+导电类型区域53和P柱30之间的边界的一部分处，该部分低于(即，深于)沟槽61的底部并且设置在衬底侧。
在掩埋P+导电类型区域53下面发生击穿时，雪崩电流从掩埋P+导电类型区域53流至接触P+导电类型区域52。此外，如果在N柱20中发生击穿，雪崩电流流至N柱20上的沟道40中，并且电流经由掩埋P+导电类型区域53流至接触P+导电类型区域52，所述掩埋P+导电类型区域53杂质浓度大于沟道层40的杂质浓度。
因此，在上述半导体器件中，在发生击穿时，雪崩电流经由掩埋P+导电类型区域53流至接触P+导电类型区域52，使得改善了抗雪崩能力。
如上所述，在根据本实施例的半导体器件中，掩埋P+导电类型区域53的一端与接触P+导电类型区域52接触，其另一端设置在P柱30中，并且掩埋P+导电类型区域53深于沟槽61。因此，电场集中在掩埋P+导电类型区域53下面，而不是在沟槽61的底部。因此，击穿发生在掩埋P+导电类型区域53下面。在这种情况下，在掩埋P+导电类型区域53下面产生的雪崩电流经由掩埋P+导电类型区域53流至接触P+导电类型区域52。即使在N柱20中发生击穿，雪崩电流可以经由掩埋P+导电类型区域53和P导电类型沟道层40而流至接触P+导电类型区域52。因此，限制了寄生双极晶体管的功能，并且因此改善了抗雪崩能力。
此外，在所述半导体器件中，掩埋P+导电类型区域53被布置在P导电类型沟道层40和P柱30中。因此，掩埋P+导电类型区域53未突出至N柱20中。因此，在不扩大相邻沟槽61的距离的情况下，足以确保由沟槽61的侧壁上P导电类型沟道层40产生的电流路径。因此，限制了导通状态电阻的增加，并且限制了半导体器件的尺寸的增加。
此外，掩埋P+导电类型区域53在P柱30中具有最大杂质浓度。与掩埋P+导电类型区域在P导电类型沟道层40中具有最大杂质浓度分布的情况，即将P导电类型注入P导电类型沟道层40中，并且P导电类型杂质被热扩散，使得形成掩埋P+导电类型区域的情况相比，可以迅速地改变掩埋P+导电类型区域53和P柱30之间的边界附近的杂质浓度分布。因此，电场很容易集中在掩埋P+导电类型区域53下面。由于使得掩埋P+导电类型区域53下面的电场的强度最大化，使得击穿发生在掩埋P+导电类型区域53下面。雪崩电流从掩埋P+导电类型区域53流至接触P+导电类型区域52。因此，改善了抗雪崩能力。
在高杂质浓层的杂质浓度等于本发明的掩埋P+导电类型区域53的周边的杂质浓度时，与在JP-A-2009-43966、JP-A-2002-16250、JP-A-2007-150142以及JP-A-2004-134714中描述的半导体器件中高杂质浓度层不具有杂质浓度分布的情况相比，由于掩埋P+导电类型区域53在P柱30中具有最大杂质浓度，所以能够迅速地改变掩埋P+导电类型区域53和P柱30之间的边界附近的杂质浓度分布。因此，更大程度地改善了抗雪崩能力。
此外，掩埋P+导电类型区域53的截面形状具有等浓度线的曲率。掩埋P+导电类型区域53的轮廓提供了椭圆形状。因此，与掩埋P+导电类型区域53的轮廓提供了矩形形状的情况相比，容易在更大区域中在掩埋P+导电类型区域53附近集中电场。因此，扩大了发生击穿的区域，并且因此降低了操作电阻。
在半导体器件的制造方法中，P导电类型杂质注入P柱30中，并且P导电类型杂质进行热扩散，以便制备掩埋P+导电类型区域53。因此，在P导电类型杂质扩散至相同深度时，与P导电类型杂质注入在P导电类型沟道层40中，并且P导电类型杂质进行热扩散以便制备掩埋P+导电类型区域53的情况相比，在根据本发明的半导体器件的制造方法中，热处理温度低并且热处理时间短。因此，能够正确地控制N柱20和P柱30之间的电荷平衡。因此，限制了击穿电压的降低。此外，由于降低了热处理温度并且缩短了热处理时间，所以掩埋P+导电类型区域53未扩散至N柱20。在不增加N柱20和P柱30的宽度的情况下，足够确保沟槽61和掩埋P+导电类型区域53之间的距离，以便限制导通状态电阻的增加。
此外，在本实施例中，P导电类型杂质注入P柱30中，使得形成掩埋P+导电类型区域53。因此，限制了制造成本的增加。此外，限制了制造工艺的增加。具体而言，可以考虑到P导电类型沟道层40形成在超结结构上，并且P导电类型杂质经由P导电类型沟道层40注入在P柱30。然而，在这种情况下，由于经由P导电类型沟道层40注入杂质，所以需要增加加速能量，并且因此由于需要大的设备，所以制造成本增加。此外，由于掩埋深度很深，所以需要增加将要注入的P导电类型杂质的电荷。在普通设备中，束电流较小，使得花费大量时间来生成对应于杂质的离子。因此，制造时间变长。然而，在本实施例中，P导电类型杂质直接注入P柱30。因此，无需制备大设备，并且不增加制造工艺。
(第二实施例)
在根据本实施例的半导体器件中，掩埋P+导电类型区域53的最大宽度小于接触P+导电类型区域52的最大宽度。图4示出了根据本实施例的半导体器件。
如图4所示，在根据本实施例的半导体器件中，掩埋P+导电类型区域53的最大宽度小于接触P+导电类型区域52的最大宽度。
图5A示出了本实施例的杂质浓度的模拟结果。图5B示出了没有掩埋P+导电类型区域53的常规半导体器件的杂质浓度的模拟结果。在根据本实施例的半导体器件中，在图3E中所示的步骤中形成掩埋P+导电类型区域53，使得抗蚀剂101的开口宽度为0.9微米，其剂量为1.0×1014cm-2，并且加速能量为100Kev。如图5A和5B中所示，在根据本实施例的半导体器件中，掩埋P+导电类型区域53在P柱30中具有最大杂质浓度。
在所述半导体器件中，由于掩埋P+导电类型区域53的宽度窄于接触P+导电类型区域52的宽度，所以在雪崩电流从掩埋P+导电类型区域53流至接触P+导电类型区域52时，限制了雪崩电流从掩埋P+导电类型区域53泄漏并且流至P导电类型沟道层40。与第一实施例相比，限制了雪崩电流流至N+导电类型源极区51。因此，更改善了抗雪崩能力。因此，获得了与第一实施例类似的效果。
由于掩埋P+导电类型区域53的宽度窄于接触P+导电类型区域52的宽度，所以在雪崩电流从掩埋P+导电类型区域53流至接触P+导电类型区域52的情况下，降低了操作电阻。更改善了抗雪崩能力。
此外，由于掩埋P+导电类型区域53的宽度窄于接触P+导电类型区域52的宽度，所以反转层41和掩埋P+导电类型区域53之间的距离较大。因此，稳定了阈值电压。
图6示出了根据本实施例的半导体器件中的寄生双极晶体管的操作电流的模拟结果，以及没有掩埋P+导电类型区域53的常规半导体器件中的寄生双极晶体管的操作电流的模拟结果。与图5A所示的半导体器件在相同的条件下形成根据本实施例的半导体器件中的掩埋P+导电类型区域53。
如图6所示，将常规半导体器件中的寄生双极晶体管的操作电流定义为1，则根据本实施例的半导体器件的操作电流为4.5。因此，在根据本实施例的半导体器件中流动的电流等于或大于常规半导体器件的4.25倍时，根据本实施例的半导体器件中的寄生双极晶体管起作用。因此，根据本实施例的半导体器件中的抗雪崩能力大于常规半导体器件的4倍。
(第三实施例)
在根据本实施例的半导体器件中，在沟槽61下面形成电场缓和层。图7示出了根据本实施例的半导体器件。
如图7所示，在根据本实施例的半导体器件中，在沟槽61下面形成具有P+导电类型的电场缓和层54。在本实施例中，电场缓和层54的宽度窄于沟槽61的宽度。
在所述半导体器件中，在沟槽61下面形成电场缓和层54，以便限制沟槽61下面的电场浓度。因此，更限制了在沟槽61下面发生击穿。具体而言，在掩埋P+导电类型区域53下面更容易发生击穿。因此，与第二实施例相比，更限制了对栅极绝缘膜62的损坏或破坏。此外，获得与第二实施例类似的效果。
在本实施例中，电场缓和层54的宽度窄于沟槽61的宽度。因此，与电场缓和层54宽于沟槽61的情况，即，与围绕沟槽61的到达N柱20的一部分形成电场缓和层54的情况相比，限制了在导通状态下在P导电沟道层40从反转层41到N柱20的电流路径被电场缓和层54所阻挡。因此，限制了导通状态电阻的增加。
在这里，制造根据本实施例的半导体器件，使得在图3E所示的步骤中同时将与掩埋P+导电类型区域53相同的P导电类型杂质注入N柱20，并且执行热处理，以便形成掩埋P+导电类型区域53和电场缓和层54。之后，在图3G中所示的步骤形成沟槽61，使得沟槽61未穿过电场缓和层54。
在形成掩埋P+导电类型区域53时，同时还形成电场缓和层54。因此，即使在形成电场缓和层54时，未增加制造工艺。此外，在所述制造方法中，在独立于形成沟槽61的步骤中形成电场缓和层54。因此，能够充分地控制电场缓和层54的宽度。
(第四实施例)
在根据本实施例的半导体器件中，沿着P柱30的纵向形成多个接触P+导电类型区域52。接触P+导电类型区域52彼此隔离。图8示出了所述半导体器件的平面图。图9A示出了沿着图8A中的线IXA-IXA截取的器件的截面图，并且图9B示出了沿着图8B中的线IXB-IXB截取的器件的截面图。在图8中，以虚线示出了源极电极70。
如图8、9A和9B所示，在根据本实施例的半导体器件中，沿着P柱30的纵向形成接触P+导电类型区域52，以彼此隔离。在P柱30上未形成接触P+导电类型区域52的一部分处，与P柱30的该部分相邻的N+导电类型源极区51之间的距离较短。图9A示出了P柱30上未形成接触P+导电类型区域52的一部分的截面图。在图9A所示的截面图中，源极电极70与N+导电类型源极区51电耦合。图9B示出了P柱30上形成接触P+导电类型区域52的其它部分的截面图。在图9B所示的截面图中，源极电极70与接触P+导电类型区域52电耦合。在本实施例中，源极电极70沿着N柱20和P柱30的纵向交替与N+导电类型源极区51和接触P+导电类型区域52接触。
在所述半导体器件中，如第一实施例所述，N+导电类型源极区域51和接触P+导电类型区域52分别沿着N柱20和P柱30的纵向延伸，并且N+导电类型源极区域51和接触P+导电类型区域52在垂直方向的截面图和纵向的截面图中与源极电极70电耦合。与根据第一实施例的半导体器件相比，相邻沟槽61之际的距离较短，使得改善了根据本实施例的半导体器件的集成。因此，获得与第二实施例类似的效果。
(第五实施例)
在根据本实施例的半导体器件中，N导电类型沟道层40的深度大于根据本实施例的器件。图10示出了根据本实施例的半导体器件。
如图10中所示，在根据本实施例的半导体器件中，P导电类型沟道层40较深，即，较厚。具体而言，P导电类型沟道层40包括依次叠置的第一到第三沟道形成层40a-40c。掩埋P+导电类型区域53包括第一到第三掩埋P+导电类型区域形成层53a-53c，所述第一到第三掩埋P+导电类型区域形成层53a-53c沿着深度方向彼此连接。在本实施例中，第一掩埋P+导电类型区域形成层53a在P柱中具有最大杂质浓度。所述深度方向是与N+导电类型衬底10的表面正交的方向。
按照如下方式来制造所述半导体器件。具体而言，执行图3E中所示的步骤，并且将用于提供第一掩埋P+导电类型区域形成层53a的P导电类型杂质注入P柱中。然后，执行图3F中所示的步骤，以便形成第一沟道形成层40a。然后，执行图3E中所示的步骤，以便将用于提供第二掩埋P+导电类型区域形成层53b的P导电类型杂质注入第一沟道形成层40a中。然后，再次执行图3F中所示的步骤，以便形成第二沟道形成层40b。然后，再次执行图3E中所示的步骤，以便将用于提供第三掩埋P+导电类型区域形成层53c的P导电类型杂质注入第二沟道形成层40b中。然后，再次执行图3F中所示的步骤，以便形成第三沟道形成层40c。然后，执行图3G中所示的步骤，以便执行热处理。因此，P导电类型杂质扩散，使得第一掩埋P+导电类型区域形成层53a和第二掩埋P+导电类型区域形成层53b彼此连接，并且第二掩埋P+导电类型区域形成层53b和第三掩埋P+导电类型区域形成层53c彼此连接。因此，完成图10中所示的半导体器件。
与根据第二实施例的器件相比，由于在根据本实施例的半导体器件中P导电类型沟道层40较厚，所以改善了击穿电压，此外获得了与第二实施例类似的效果。此外，与将P导电类型杂质注入P导电类型沟道层40中，并且执行热处理以便扩散P导电类型杂质，从而使得掩埋P+导电类型区域53形成至到达P柱30的情况相比，由于第一到第三掩埋P+导电类型区域形成层53a-53c在深度方向上彼此连接，从而形成掩埋P+导电类型区域53，所以热处理温度较低，并且热处理时间较短。
(第六实施例)
在根据本实施例的半导体器件中，N+导电类型源极区51未形成在相邻沟槽61之间的掩埋P+导电类型区域53上方的P导电类型沟道层40的表面部分上。图11示出了根据本实施例的半导体器件。
如图11所示，在根据本实施例的半导体器件中，掩埋P+导电类型区域53和接触P+导电类型区域52形成在相邻的沟槽61之间。接触P+导电类型区域52和N+导电类型源极区51形成在另一相邻的沟槽61之间。具体而言，N+导电类型源极区51未形成在其中形成了掩埋P+导电类型区域53的相邻沟槽61之间的部分中。因此，与根据第二实施例的半导体器件相比，掩埋P+导电类型区域53形成在某一些P柱30中，而不是形成在所有的P柱30中。例如，掩埋P+导电类型区域53交替地形成在P柱30中。设置在掩埋P+导电类型区域53上的接触P+导电类型区域52与相邻的沟槽61接触。
在所述半导体器件中，N+导电类型源极区51未形成在其中形成了掩埋P+导电类型区域53的相邻沟槽61之间的部分中。因此，掩埋P+导电类型区域53周围未形成寄生晶体管。因此，在雪崩电流从掩埋P+导电类型区域53流至接触P+导电类型区域52时，限制了雪崩电流流至N+导电类型源极区51。此外，获得了与第二实施例类似的效果。
(第七实施例)
在根据本实施例的半导体器件中，沟槽61、N+导电类型源极区51和接触P+导电类型区域52沿着垂直于N柱20和P柱30的纵向的方向延伸。图12A示出了根据本实施例的半导体器件，而图12B示出了沿着图12A中的线XIIB-XIIB截取的器件的截面图。在这里，在图12A中未示出源极电极70和保护膜80。
在根据本实施例的半导体器件中，沟槽61、N+导电类型源极区51和接触P+导电类型区域52沿着垂直于N柱20和P柱30的纵向的方向延伸。具体而言，沟槽61、N+导电类型源极区51和接触P+导电类型区域52的纵向垂直于掩埋P+导电类型区域53的纵向。与沟槽61接触的掩埋P+导电类型区域53设置在沟槽61和掩埋P+导电类型区域53之间的截面处。
在所述半导体器件中，与接触P+导电类型区域52沿着掩埋P+导电类型区域53的纵向延伸的情况相比，由于接触P+导电类型区域52沿着垂直于掩埋P+导电类型区域53的纵向的方向延伸，所以接触P+导电类型区域52确保接触掩埋P+导电类型区域53。具体而言，使得接触P+导电类型区域52和掩埋P+导电类型区域53之间的对准偏移最小化，此外，获得与第二实施例类似的效果。
(第八实施例)
在根据本实施例的半导体器件中，掩埋P+导电类型区域53仅布置在接触P+导电类型区域52下方。根据本实施例的半导体器件类似于图12A中所示的。图13A示出了器件的平面图，并且图13B示出了器件的截面图。在这里，图13B对应于沿着图12A中的线XIIB-XIIB截取的器件的截面图。
如图12A以及13A-13B中所示，在根据本实施例的半导体器件中，沿着P柱30的纵向形成多个掩埋P+导电类型区域53。掩埋P+导电类型区域53彼此隔离。此外，掩埋P+导电类型区域53仅形成在接触P+导电类型区域52下面。与沟槽61接触的掩埋P+导电类型区域53未形成在P导电类型沟道层40中。
与根据第七实施例的半导体器件相比，在根据本实施例的半导体器件中，由于与沟槽61接触的掩埋P+导电类型区域53未形成在P导电类型沟道层40中，所以限制了从P导电类型沟道层40到N柱20的电流路径被掩埋P+导电类型区域53阻挡。因此，限制了导通状态电阻的增加。此外，获得了与第七实施例类似的效果。
(第九实施例)
根据本实施例的半导体器件包括器件边缘处的外周部分。图14示出了所述半导体器件中的沟槽61和掩埋P+导电类型区域53的平面图。图15示出了沿着图14的线XV-XV截取的器件的截面图，图16示出了沿着图14的线XVI-XVI截取的器件的截面图，并且图17示出了沿着图14的线XVII-XVII截取的器件的截面图。
如图14至17所示，根据本实施例的半导体器件包括单元部分和外周部分。单元部分包括沟槽栅极结构、N+导电类型源极区51、接触P+导电类型区域52以及掩埋P+导电类型区域53。外周部分设置在单元部分的外部边缘。
每个沟槽61从单元部分延伸至超出所述单元部分和外周部分之间的边界的外周部分。接触P+导电类型区域52形成在单元部分中的P导电类型沟道层40中。N+导电类型源极区51也形成在单元部分中的P导电类型沟道层40中。具体而言，N+导电类型源极区51和接触P+导电类型区域52具有设置在沟槽端部的内侧的端部。
每一个掩埋P+导电类型区域53从单元部分延伸至超出所述单元部分和外周部分之间的边界的外周部分。每一个掩埋P+导电类型区域53具有设置在沟槽61的端部外侧的端部。掩埋P+导电类型区域53在外周部分中未彼此连接。
在外周部分中，LOCOS氧化膜110形成在P导电类型沟道层40的表面上。诸如氧化膜之类的绝缘膜120覆盖LOCOS氧化膜。栅极配线130从栅极电极63得到，并且设置在绝缘膜120上。诸如氧化膜之类的另一绝缘膜140被形成为覆盖栅极配线130。配线层150形成在绝缘膜140上。配线层150经由形成在绝缘膜140中的接触孔140a与栅极配线130电耦合。
从单元部分延伸至外周部分的掩埋P+导电类型区域53设置在外周部分中。沿着沟槽61的纵向延伸的掩埋P+导电类型区域53未形成在外周部分中。具体而言，掩埋P+导电类型区域53未形成在仅布置在外周部分中的P柱30中。
在所述半导体器件中，每个掩埋P+导电类型区域53结束于沟槽61的端部外侧的位置。因此，与掩埋P+导电类型区域53结束于沟槽61的端部内侧的位置的情况相比，防止了沿着纵向在沟槽的端部发生电场集中于沟槽61的端部的情况。
此外，掩埋P+导电类型区域53未形成在仅设置在外周部分中的P柱30中。因此，与掩埋P+导电类型区域53形成在仅设置在外周部分中的P柱30的情况相比，外周部分处的击穿电压较高。因此，在单元部分更容易发生击穿，并且因此在整个单元部分吸收雪崩电流。获得与第二实施例类似的效果。
(第十实施例)
在根据本实施例的半导体器件中，沿着P柱30的纵向将多个掩埋P+导电类型区域53形成为彼此隔离。图18示出了根据本实施例的半导体器件中的沟槽61和掩埋P+导电类型区域53的平面图。
如图18所示，在根据本实施例的半导体器件中，沿着P柱30的纵向将多个掩埋P+导电类型区域53形成为彼此隔离。因此，部分移除，即部分设置掩埋P+导电类型区域53，使得未通过掩埋P+导电类型区域53而使未形成掩埋P+导电类型区域53的部分处的电流路径变窄。尽管未降低击穿电压，但是降低了导通状态电阻。
(第十一实施例)
根据本实施例的半导体器件的制造方法不同于根据第一实施例的。图19A至19F示出了根据本实施例的半导体器件的制造方法。
首先，如图19A和19B所示，与图3A和3B中的步骤类似，制备N+导电类型衬底10，并且在衬底10上外延生长N导电类型区域20。然后，通过诸如RIE方法的干法蚀刻方法在N导电类型区域20上形成沟槽100。然后，如图19C所示，P导电类型区域30掩埋在沟槽100中，并且在沟槽100中外延生长，并且P导电类型区域30布置在N柱20上。随后，利用P导电类型区域30作为N柱20上的掩模，P导电类型杂质注入掩埋在沟槽100中的P导电类型区域30中。
然后，如图19D所示，通过CMP方法来抛光表面。然后，如图19E和19F所示，与图3F和3G中的步骤类似，形成图1中的半导体器件。
在所述半导体器件的制造方法中，在P导电类型区域30掩埋在沟槽100中时，P导电类型区域30被布置在N导电类型区域20上，并且利用N导电类型区域20上的P导电类型区域30作为掩模，将P导电类型杂质注入掩埋在沟槽100中的P导电类型区域30中。因此，在注入P导电类型杂质时，无需制备额外的掩模。因此，简化了制造方法。
(第十二实施例)
根据本实施例的半导体器件是平面型半导体器件。图20示出了根据本实施例的半导体器件的截面图。
如图20中所示，在根据本实施例的半导体器件中，N-导电类型漂移层160形成在超结结构上。具有预定深度的P导电类型沟道层40形成在N-导电类型漂移层160的包括P柱30的区域中。在本实施例中，P导电类型沟道层40的深度等于N-导电类型漂移层160的深度。或者，P导电类型沟道层40可以浅于N-导电类型漂移层。
在P导电类型沟道层40的表面部分中形成多个N+导电类型源极区51。N+导电类型源极区51彼此隔离，并且其深度浅于P导电类型沟道层40。此外，在P导电类型沟道层40的如下一部分中形成接触P+导电类型区域52，所述一部分与P柱30相对并且不同于在其中形成了N+导电类型源极区51。具体而言，接触P+导电类型区域52被夹置在N+导电类型源极区51之间。
此外，栅极绝缘膜62形成在P导电类型沟道层40的表面上以及N-导电类型漂移层160的表面上。具体而言，在本实施例中，P导电类型沟道层40的如下表面区域提供了沟道的表面，所述表面区域与N柱20相对并且在其中未形成接触P+导电类型区域52和N+导电类型源极区51。栅极电极63形成在栅极绝缘膜62上。栅极电极63覆盖有层间绝缘膜64。源极电极70形成在层间绝缘膜64上。源极电极70经由形成在层间绝缘膜64中的接触孔64a而与接触P+导电类型区域52和N+导电类型源极区51电耦合。
与第一实施例类似，掩埋P+导电类型区域53的截面具有等浓度线的形状，所述等浓度线以预定的曲率进行弯曲。掩埋P+导电类型区域53的轮廓形状具有一曲率，使得掩埋P+导电类型区域53的轮廓被弯曲。具体而言，掩埋P+导电类型区域53的截面具有椭圆形状(卵形或蛋形)。掩埋P+导电类型区域53在垂直于延伸方向的方向上的最大宽度窄于P柱30。掩埋P+导电类型区域53在垂直于衬底10的方向上的最大长度大于接触P+导电类型区域52。在P导电类型沟道层40和P柱30中布置掩埋P+导电类型区域53。此外，掩埋P+导电类型区域53的杂质浓度大于P导电类型沟道层40的杂质浓度.掩埋P+导电类型区域53在P柱30中的位置处具有最大杂质浓度。
即使在所述半导体器件为平面型器件时，掩埋P+导电类型区域53在P柱30中的位置处具有最大杂质浓度。因此，获得与第一实施例类似的效果。在半导体器件为平面型器件时，掩埋P+导电类型区域53在P柱30中的位置处具有最大杂质浓度，并且掩埋P+导电类型区域53的截面为具有预定曲率的椭圆形状。最大电场集中发生在掩埋P+导电类型区域53和P导电类型沟道层40之间的边界附近。因此，击穿发生在掩埋P+导电类型区域53和P导电类型沟道层40之间的边界处。因此，由于雪崩电流路径变窄，所以降低了泄露电流，并且因此降低了操作电阻。
通过与图3A至3G类似的方法来制造根据本实施例的半导体器件。具体而言，在图3G中所示的步骤中，执行预定的半导体工艺以形成所述器件。
(其它实施例)
在上述实施例中，掩埋P+导电类型区域53窄于P柱30。或者，器件可以具有以下结构。图21示出了根据其它实施例的半导体器件。如图21所示，掩埋P+导电类型区域53宽于P柱30。此外，掩埋P+导电类型区域53可以突出至N柱20中。在这种情况下，优选地将掩埋P+导电类型区域53的宽度设置为与反转层41分离，以确保电流路径。
在上述实施例中，掩埋P+导电类型区域53具有椭圆截面，其具有一曲率。或者，器件可以具有如下特征。图22示出了根据其它实施例的半导体器件。如图22所示，掩埋P+导电类型区域53可以具有矩形截面。矩形截面的每一个角是圆形的。或者，接触P+导电类型区域52可以具有矩形截面。矩形截面的每一个角是圆形的。通过轮流改变加速能量而注入P导电类型杂质来制造所述半导体器件。
在第一、第二、第四至第十二实施例中，在图3G所示的步骤中，执行热处理，以便形成掩埋P+导电类型区域53。或者，在图3E中的步骤之后，可以执行热处理，以便形成掩埋P+导电类型区域53的一部分。在这种情况下，当在图3G中的热处理步骤中形成接触P+导电类型区域52时，使掩埋P+导电类型区域53进一步扩散，使得掩埋P+导电类型区域53与接触P+导电类型区域52接触。
在上述实施例中，在图3F中的步骤中，在超结结构上外延生长P导电类型沟道层40。或者，P导电类型杂质注入超结结构的表面部分中，然后执行热处理，以便形成P导电类型沟道层40。
在第一到第六、第九、第十一以及第十二实施例中，掩埋P+导电类型区域53沿着平行于P柱30的纵向的方向延伸。或者，器件可以具有如下特征。图23示出了根据其它实施例的半导体器件。如图23所示，掩埋P+导电类型区域53沿着垂直于P柱30的纵向的方向延伸。具体而言，N柱20和P柱30沿着垂直于图23中的图片的方向交替地布置。
在第九实施例中，接触P+导电类型区域52形成在外周部分中。或者，接触P+导电类型区域52可以不形成在外周部分中。在这种情况下，大大增加了外周部分处的击穿电压，使得单元部分处容易发生击穿。因此，改善了抗雪崩能力。在第九实施例中，掩埋P+导电类型区域53可以形成在外周部分和单元部分之间的边界附近的P柱30中。具体而言，形成在最外侧上沟槽61(即，图17的左侧上的沟槽61)被夹置在接触P+导电类型区域52之间。在这种情况下，改善了最外侧上的沟槽61的击穿电压，使得限制了在单元部分和外周部分之间的边界处发生击穿。
在上述实施例中，第一导电类型是N导电类型，并且第二导电类型是P导电类型。或者，第一导电类型可以是P导电类型，并且第二导电类型可以是N导电类型。
可以组合上述实施例，使得形成新的半导体器件。例如，可以将第三实施例与其它实施例组合，使得电场缓和层54形成在沟槽61下面。或者，第五实施例可以与其它实施例组合，使得扩大沟道层40的厚度。或者，第六实施例可以与第一到第五实施例组合，使得N+导电类型导电区域51可以不形成在其中形成了掩埋P+导电类型区域53的沟槽61之间的区域。或者，第九实施例可以与其它实施例组合，使得外周部分不包括外周处的掩埋P+导电类型区域53。
在第十二实施例中，半导体器件是平面型器件。或者，第十二实施例可以与其它实施例组合。例如，如第二实施例中所述，掩埋P+导电类型区域53的最大宽度窄于接触P+导电类型区域52的最大宽度。或者，如第四实施例所述，源极电极70沿着N柱20和P柱30的纵向与N+导电类型源极区51和接触P+导电类型区域52交替耦合。或者，如第五实施例所述，可以使得P导电类型沟道层40的厚度变厚。或者，如第六实施例所述，掩埋P+导电类型区域53和接触P+导电类型区域52可以形成在栅极电极63之间的一个区域中，并且接触P+导电类型区域52和N+导电类型区域51可以形成在栅极电极63之间的其它区域。或者，如第九实施例所述，所述器件可以包括外周部分。在这种情况下，掩埋P+导电类型区域53未形成在外周部分中。因此，掩埋P+导电类型区域53仅形成在单元部分中，使得增加了外周部分处的击穿电压。
上述公开具有如下方面。
根据本公开的第一方面，所述半导体器件包括：具有第一导电类型的衬底；多个第一导电类型区域和多个第二导电类型区域，设置在所述衬底上，沿着第一方向延伸，并且沿着第二方向交替布置以提供超结结构；沟道层，具有第二导电类型并且设置在所述超结结构上；第一导电类型层，设置在所述沟道层的第一表面部分中；接触第二导电类型区域，设置在所述沟道层的与相应第二导电类型区域相对的第二表面部分中，并且其杂质浓度高于所述沟道层的杂质浓度；栅极绝缘膜，设置在所述沟道层上；栅极电极，设置在所述栅极绝缘膜上；表面电极，设置在所述沟道层上；背侧电极，设置在与所述超结结构相对的所述衬底上；以及掩埋第二导电类型区域。电流在所述表面电极和所述背侧电极之间流动。所述掩埋第二导电类型区域设置在相应的第二导电类型区域中，突出至所述沟道层中并且与所述接触第二导电类型区域接触。所述掩埋第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度，并且在所述相应的第二导电类型区域中的位置处具有最大杂质浓度。
在上述半导体器件中，由于所述掩埋第二导电类型区域在所述相应的第二导电类型区域中的位置处具有最大杂质浓度，所以在所述掩埋第二导电类型区域和所述第二导电类型区域之间的边界处的杂质浓度分布迅速改变。因此，与其中所述掩埋第二导电类型区域的杂质浓度等于外周部分的杂质浓度的常规半导体器件相比，电场容易集中在掩埋第二导电类型区域附近。因此，容易在所述掩埋第二导电类型区域附近发生击穿。因此，雪崩电流容易从所述掩埋第二导电类型区域流至所述接触第二导电类型区域，使得改善了抗雪崩能力。
或者，所述掩埋第二导电类型区域可以具有杂质浓度分布。
或者，所述掩埋第二导电类型区域可以具有垂直于所述第一方向的截面。所述截面的等浓度线具有预定的曲率。在这种情况下，由于所述截面的等浓度线具有预定的曲率，使得所述截面的轮廓具有椭圆形状。因此，例如与掩埋第二导电类型区域的截面为矩形的情况相比，电场集中发生在所述掩埋第二导电类型区域附近的更大区域中。因此，发生击穿的区域变大，使得工作电阻降低。
或者，所述掩埋第二导电类型区域沿着所述第二方向可以具有最大宽度，所述最大宽度小于所述相应的第二导电类型区域沿着所述第二方向上的最大宽度。所述掩埋第二导电类型区域设置在所述沟道层以及所述相应的第二导电类型区域中。此外，所述掩埋第二导电类型区域沿着所述第二方向上的所述最大宽度可以小于所述接触第二导电类型区域沿着所述第二方向上的最大宽度。在这种情况下，由于掩埋第二导电类型区域的宽度窄于所述接触第二导电类型区域，所以当雪崩电流从掩埋第二导电类型区域流至所述接触第二导电类型区域时，限制了雪崩电流从所述掩埋第二导电类型区域泄露至所述沟道层。此外，改善了抗雪崩能力。此外，由于所述掩埋第二导电类型区域的宽度窄于所述接触第二导电类型区域，所以当雪崩电流从掩埋第二导电类型区域流至所述接触第二导电类型区域时，降低了工作电阻。因此，改善了抗雪崩能力。此外，与所述掩埋第二导电类型区域的宽度等于所述接触第二导电类型区域的情况相比，增加了形成在所述沟道层中面向所述栅极电极的反转层和所述掩埋第二导电类型区域之间的距离，使得稳定了阈值电压。
或者，所述沟道层可以包括叠置的多个沟道形成层。所述掩埋第二导电类型区域包括多个掩埋第二导电类型区域形成层，所述多个掩埋第二导电类型区域形成层沿着深度方向彼此耦合。所述深度方向垂直于所述第一方向和所述第二方向。所述掩埋第二导电类型区域形成层中的至少一个在所述相应的第二导电类型区域中的位置处具有最大杂质浓度。
或者，所述半导体器件，还可以包括：单元部分；以及外周部分。所述电流在所述单元部分中的所述背侧电极和所述表面电极之间流动。所述外周部分围绕所述单元部分。所述掩埋第二导电类型区域未设置在所述外周部分的所述第二导电类型区域中。在这种情况下，与掩埋第二导电类型区域设置在所述外周部分的所述第二导电类型区域中的情况相比，由于所述掩埋第二导电类型区域未设置在所述外周部分的所述第二导电类型区域中，所以改善了所述外周部分处的击穿电压。具体而言，容易在单元部分中发生击穿，并且与掩埋第二导电类型区域设置在所述外周部分的第二导电类型区域中的情况相比，能够在整个单元部分中吸收雪崩电流。
或者，所述半导体器件可以还包括：多个沟槽，所述多个沟槽穿过所述沟道层并且到达所述第一导电类型区域。所述沟槽具有带状图案。所述栅极绝缘膜设置在每个沟槽的内壁上。所述栅极电极设置在每个沟槽中的所述栅极绝缘膜上。所述沟槽、所述栅极绝缘膜以及所述栅极电极提供了沟槽栅极结构。所述第一导电类型层与每个沟槽的侧壁接触。所述掩埋第二导电类型区域的杂质浓度在深于所述沟槽的底部的位置处与所述第二导电类型区域的杂质浓度相等。在这种情况下，由于掩埋第二导电类型区域深于所述沟槽的底部，所以电场集中在所述掩埋第二导电类型区域下面，而不是沟槽下面。因此，在所述掩埋第二导电类型区域下面发生击穿。
或者，所述掩埋第二导电类型区域设置在相邻两沟槽之间。
或者，所述半导体器件可以还包括电场缓和层，其设置在相应的第一导电类型区域中。所述电场缓和层与相应的沟槽的底部接触。在这种情况下，由于所述电场缓和层与相应的沟槽的底部接触，所以限制了沟槽下面的电场集中。具体而言，限制了在沟槽下面发生击穿。更具体而言，容易在所述掩埋第二导电类型区域下面发生击穿。因此，限制了损坏或破坏栅极绝缘膜。
此外，所述电场缓和层沿着所述第二方向上的宽度可以小于所述相应的沟槽在所述第二方向上的宽度。在这种情况下，与所述电场缓和层的宽度大于相应的沟槽的情况相比，即与电场缓和层形成在沟槽中接近第一导电类型区域的部分附近的情况相比，限制了所述沟道层中从反转层到所述第一导电类型区域的电流路径被所述电场缓和层所阻挡。因此，限制了导通状态电阻的增加。
或者，每个沟槽可以沿着所述第一方向延伸。所述第一导电类型层沿着所述第一方向延伸。所述接触第二导电类型区域设置在与一个沟槽接触的所述第一导电类型层和与相邻的沟槽接触的所述第一导电类型层之间。所述接触第二导电类型区域沿着所述第一方向被划分为多个接触第二导电类型区域部分。所述接触第二导电类型区域部分彼此隔离开预定的间距。以所述预定的间距设置的与所述一个沟槽接触的所述第一导电类型层和与所述相邻的沟槽接触的所述第一导电类型层之间的距离，短于夹置了相应的接触第二导电类型区域部分的与所述一个沟槽接触的所述第一导电类型层和与所述相邻的沟槽接触的所述第一导电类型层之间的距离。在这种情况下，与沟槽、第一导电类型层和接触第二导电类型区域在所述第一和第二导电类型区域的延伸方向上延伸的情况相比，相邻两沟槽之间的距离缩短了，使得改善了器件的集成。
或者，所述沟槽可以包括彼此相邻的第一到第三沟槽。所述掩埋第二导电类型区域和所述接触第二导电类型区域布置在所述第一和第二沟槽之间。所述接触第二导电类型区域和所述第一导电类型层布置在所述第二和第三沟槽之间。在这种情况下，所述第一导电类型层未形成在其中形成了掩埋第二导电类型区域的所述第一和第二沟槽之间。因此，在掩埋第二导电类型区域附近未形成寄生晶体管。因此，在雪崩电流从所述掩埋所述第二导电类型区域流至所述接触第二导电类型区域时，限制了雪崩电流流经所述第一导电类型层。
或者，所述接触第二导电类型区域和所述沟槽可以沿着垂直于所述第一方向的所述第二方向延伸。所述掩埋第二导电类型区域沿着所述第一方向延伸。在这种情况下，与所述接触第二导电类型区域沿着作为所述掩埋第二导电类型区域的延伸方向的所述第一方向延伸的情况相比，由于所述接触第二导电类型区域沿着垂直于所述第一方向(所述掩埋第二导电类型区域延伸的方向)的第二方向延伸，所以接触第二导电类型区域容易与所述掩埋第二导电类型区域接触。因此，降低了接触第二导电类型区域和掩埋第二导电类型区域的对准偏移。
此外，所述掩埋第二导电类型区域可以沿着所述第一方向被划分为多个掩埋第二导电类型区域部分。所述掩埋第二导电类型区域部分彼此隔离开预定的间距，并且每个掩埋第二导电类型区域部分设置在所述接触第二导电类型区域的下面。在这种情况下，由于在沟道层中未形成与所述沟槽接触的所述掩埋第二导电类型区域，所以限制了设置在所述沟道层和所述第一导电类型区域之间的电流路径被所述掩埋第二导电类型区域部分所阻挡。因此，改善了导通状态电阻的增加。
或者，所述半导体器件还可以包括：单元部分；以及外周部分。所述电流在所述单元部分中的所述背侧电极和所述表面电极之间流动。所述外周部分围绕所述单元部分。所述单元部分中的所述沟槽沿着所述第一方向延伸。所述单元部分和所述外周部分中的所述掩埋第二导电类型区域沿着所述第一方向延伸。所述掩埋第二导电类型区域具有位于所述外周部分的端部，所述端部在所述第一方向上设置在所述沟槽的端部的外侧上。在这种情况下，与掩埋第二导电类型区域具有设置在所述沟槽的端部的内侧的端部的情况相比，限制了电场集中沿着所述延伸方向发生在所述沟槽的端部。
此外，所述掩埋第二导电类型区域沿着所述第一方向可以被划分为多个掩埋第二导电类型区域部分。所述掩埋第二导电类型区域部分彼此间隔开预定的间距。在这种情况下，未单独形成所述掩埋第二导电类型区域部分，并且因此其中未形成所述掩埋第二导电类型区域部分中的电流路径未通过所述掩埋第二导电类型区域部分变窄。因此，保持了击穿电压，并且降低了导通状态电阻。
根据本公开的第二方面，一种用于制造半导体器件的方法，包括：在具有第一导电类型的衬底上形成第一导电类型区域膜；在所述第一导电类型区域膜上将多个第一沟槽形成为到达所述衬底，使得所述第一导电类型区域膜被划分为多个第一导电类型区域，所述多个第一导电类型区域被所述多个第一沟槽彼此隔离；利用第二导电类型区域膜填充每个第一沟槽；抛光所述第二导电类型区域膜的表面，使得所述第二导电类型区域膜被划分为多个第二导电类型区域，并且所述第一导电类型区域和所述第二导电类型区域提供了超结结构，其中所述第一导电类型区域和所述第二导电类型区域沿着第一方向延伸，并且其中所述第一导电类型区域和所述第二导电类型区域沿着第二方向交替布置；将第二导电类型杂质注入所述第二导电类型区域中；在所述超结结构上形成具有第二导电类型的沟道层；形成多个第二沟槽，以穿透所述沟道层并且到达相应的第一导电类型区域，其中所述第二沟槽具有带状图案；在每个第二沟槽的内壁上形成栅极绝缘膜，并且在每个第二沟槽中的所述栅极绝缘膜上形成栅极电极，使得所述沟槽、所述栅极绝缘膜和所述栅极电极提供了沟槽栅极结构；将第一导电类型杂质注入到所述沟道层的表面部分中；将第二导电类型杂质注入到所述沟道层的另一表面部分中；以及加热所述衬底，使得所述沟道层中的所述第二导电类型杂质扩散，并且在所述沟道层的与相应的第二导电类型区域相对的所述另一表面部分中形成接触第二导电类型区域。所述接触第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度。在对所属衬底进行所述加热时，所述沟道层中的所述第一导电类型杂质扩散，并且在所述沟道层的所述表面部分中形成第一导电类型层。所述第一导电类型层具有所述第一导电类型，并且与相应的沟槽的侧壁接触。在对所述衬底进行所述加热时，所述第二导电类型区域中的所述第二导电类型杂质扩散，并且在相应的第二导电类型区域中形成掩埋第二导电类型区域。所述掩埋第二导电类型区域具有突出到所述沟道层中并且与所述接触第二导电类型区域接触的端部。所述掩埋第二导电类型区域具有深于相应的沟槽的底部的另一端部。所述掩埋第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度，并且在所述相应的第二导电类型区域中的位置处具有最大杂质浓度。
在上述方法中，将所述第二导电类型杂质注入所述第二导电类型区域中，使得在所述热处理之后形成所述掩埋第二导电类型区域。因此，与将所述第二导电类型杂质注入所述沟道层中，并且在所述热处理之后所述掩埋第二导电类型区域形成为到达所述第二导电类型区域的情况相比，所述热处理温度较低并且所述热处理时间较短。
根据本公开的第三方面，一种用于制造半导体器件的方法，包括：在具有第一导电类型的衬底上形成第一导电类型区域膜；在所述第一导电类型区域膜上将多个第一沟槽形成为到达所述衬底，使得所述第一导电类型区域膜被划分为多个第一导电类型区域，所述多个第一导电类型区域被所述多个第一沟槽彼此隔离；利用第二导电类型区域膜填充每个第一沟槽，并且在所述第一导电类型区域上形成所述第二导电类型区域膜；利用所述第一导电类型区域上的所述第二导电类型区域膜作为掩模，将第二导电类型杂质注入到每个沟槽中的所述第二导电类型区域膜中；抛光所述第二导电类型区域膜的表面，使得所述第二导电类型区域膜被划分为多个第二导电类型区域，并且所述第一导电类型区域和所述第二导电类型区域提供了超结结构，其中所述第一导电类型区域和所述第二导电类型区域沿着第一方向延伸，并且其中所述第一导电类型区域和所述第二导电类型区域沿着第二方向交替布置；在所述超结结构上形成具有第二导电类型的沟道层；形成多个第二沟槽，以穿透所述沟道层并且到达相应的第一导电类型区域，其中所述第二沟槽具有带状图案；在每个第二沟槽的内壁上形成栅极绝缘膜，并且在每个第二沟槽中的所述栅极绝缘膜上形成栅极电极，以便所述第二沟槽、所述栅极绝缘膜和所述栅极电极提供了沟槽栅极结构；将第一导电类型杂质注入到所述沟道层的表面部分中；将第二导电类型杂质注入到所述沟道层的另一表面部分中；以及加热所述衬底，使得所述沟道层中的所述第二导电类型杂质扩散，并且在所述沟道层的与相应的第二导电类型区域相对的所述另一表面部分中形成接触第二导电类型区域。所述接触第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度。在对所属衬底进行所述加热时，所述沟道层中的所述第一导电类型杂质扩散，并且在所述沟道层的所述表面部分中形成第一导电类型层。所述第一导电类型层具有所述第一导电类型，并且与相应的沟槽的侧壁接触。在对所述衬底进行所述加热时，所述第二导电类型区域中的所述第二导电类型杂质扩散，并且在相应的第二导电类型区域中形成掩埋第二导电类型区域。所述掩埋第二导电类型区域具有突出到所述沟道层中并且与所述接触第二导电类型区域接触的端部。所述掩埋第二导电类型区域具有深于相应的沟槽的底部的另一端部。所述掩埋第二导电类型区域的杂质浓度高于所述沟道层的杂质浓度，并且在所述相应的第二导电类型区域中的位置处具有最大杂质浓度。
在所述方法中，在所述第二导电类型区域掩埋在所述沟槽中时，所述第二导电类型区域膜形成在所述第一导电类型区域中，并且利用所述第一导电类型区域上的所述第二导电类型区域膜作为掩模，将第二导电类型杂质注入到所述沟槽中的所述第二导电类型区域膜中。因此，无需制备新的掩模，使得简化了制造方法。
尽管已经参考了本发明的优选实施例描述了本发明，但是应该理解本发明并不限于所述优选实施例和结构。本发明旨在覆盖各种变型和等效布置。另外，虽然介绍了优选的不同组合和结构，但是包括更多、更少或只有单个元素的其它组合和结构也在本发明的精神和范围内。

Claims (19)

1.一种半导体器件，包括：
衬底(10)，具有第一导电类型；
多个第一导电类型区域(20)和多个第二导电类型区域(30)，设置在所述衬底(10)上，沿着第一方向延伸，并且沿着第二方向交替布置以提供超结结构；
沟道层(40)，具有第二导电类型并且设置在所述超结结构上；
第一导电类型层(51)，设置在所述沟道层(40)的第一表面部分中；
接触第二导电类型区域(52)，设置在所述沟道层(40)的与相应的第二导电类型区域(30)相对的第二表面部分中，并且所述接触第二导电类型区域(52)的杂质浓度高于所述沟道层(40)的杂质浓度；
栅极绝缘膜(62)，设置在所述沟道层(40)上；
栅极电极(63)，设置在所述栅极绝缘膜(62)上；
表面电极(70)，设置在所述沟道层(40)上；
背侧电极(90)，设置在与所述超结结构相对的所述衬底(10)上；以及
掩埋第二导电类型区域(53)，
其中电流在所述表面电极(70)和所述背侧电极(90)之间流动，
其中所述掩埋第二导电类型区域(53)设置在相应的第二导电类型区域(30)中，突出至所述沟道层(40)中并且与所述接触第二导电类型区域(52)接触，并且
其中所述掩埋第二导电类型区域(53)的杂质浓度高于所述沟道层(40)的杂质浓度，并且在所述相应的第二导电类型区域(30)中的位置处具有最大杂质浓度。
2.根据权利要求1所述的半导体器件，
其中所述掩埋第二导电类型区域(53)具有杂质浓度分布。
3.根据权利要求1所述的半导体器件，
其中所述掩埋第二导电类型区域(53)具有垂直于所述第一方向的截面，并且
其中所述截面的等浓度线具有预定的曲率。
4.根据权利要求1所述的半导体器件，
其中所述掩埋第二导电类型区域(53)沿着所述第二方向具有最大宽度，所述最大宽度小于所述相应的第二导电类型区域(30)沿着所述第二方向上的最大宽度，并且
其中所述掩埋第二导电类型区域(53)设置在所述沟道层(40)以及所述相应的第二导电类型区域(30)中。
5.根据权利要求4所述的半导体器件，
其中所述掩埋第二导电类型区域(53)沿着所述第二方向的所述最大宽度小于所述接触第二导电类型区域(52)沿着所述第二方向的最大宽度。
6.根据权利要求1-5中任一项所述的半导体器件，
其中所述沟道层(40)包括叠置的多个沟道形成层(40a-40c)，
其中所述掩埋第二导电类型区域(53)包括多个掩埋第二导电类型区域形成层(53a-53c)，所述多个掩埋第二导电类型区域形成层(53a-53c)沿着深度方向彼此耦合，
其中所述深度方向垂直于所述第一方向和所述第二方向，并且
其中所述掩埋第二导电类型区域形成层(53a-53c)中的至少一个在所述相应的第二导电类型区域(30)中的位置处具有最大杂质浓度。
7.根据权利要求1-5中的任一项所述的半导体器件，还包括：
单元部分(CELL)；以及
外周部分(PERIPHERY)，
其中所述电流在所述单元部分(CELL)中的所述背侧电极(90)和所述表面电极(70)之间流动，
其中所述外周部分(PERIPHERY)围绕所述单元部分(CELL)，并且
其中所述掩埋第二导电类型区域(53)未设置在所述外周部分(PERIPHERY)的所述第二导电类型区域(30)中。
8.根据权利要求1-5中的任一项所述的半导体器件，还包括：
多个沟槽(61)，穿过所述沟道层(40)并且到达所述第一导电类型区域(20)，
其中所述沟槽(61)具有带状图案，
其中所述栅极绝缘膜(62)设置在每个沟槽(61)的内壁上，
其中所述栅极电极(63)设置在每个沟槽(61)中的所述栅极绝缘膜(62)上，
其中所述沟槽(61)、所述栅极绝缘膜(62)和所述栅极电极(63)提供了沟槽栅极结构，
其中所述第一导电类型层(51)与每个沟槽(61)的侧壁接触，并且
其中所述掩埋第二导电类型区域(53)的杂质浓度在深于所述沟槽(61)的底部的位置处与所述第二导电类型区域(30)的杂质浓度相等。
9.根据权利要求8所述的半导体器件，
其中所述掩埋第二导电类型区域(53)设置在相邻两沟槽(61)之间。
10.根据权利要求8所述的半导体器件，还包括：
电场缓和层(54)，设置在相应的第一导电类型区域(20)中，
其中所述电场缓和层(54)与相应的沟槽(61)的底部接触。
11.根据权利要求10所述的半导体器件，
其中所述电场缓和层(54)沿着所述第二方向的宽度小于所述相应的沟槽(61)沿着所述第二方向的宽度。
12.根据权利要求8所述的半导体器件，
其中每个沟槽(61)沿着所述第一方向延伸，
其中所述第一导电类型层(51)沿着所述第一方向延伸，
其中所述接触第二导电类型区域(52)设置在与一个沟槽(61)接触的所述第一导电类型层(51)以及与相邻的沟槽(61)接触的所述第一导电类型层(51)之间，
其中所述接触第二导电类型区域(52)沿着所述第一方向被划分为多个接触第二导电类型区域部分(52)，
其中所述接触第二导电类型区域部分(52)彼此隔离开预定的间距，并且
其中以所述预定的间距设置的与所述一个沟槽(61)接触的所述第一导电类型层(51)和与所述相邻的沟槽(61)接触的所述第一导电类型层(51)之间的距离，短于夹置了相应的接触第二导电类型区域部分(52)的与所述一个沟槽(61)接触的所述第一导电类型层(51)和与所述相邻的沟槽(61)接触的所述第一导电类型层(51)之间的距离。
13.根据权利要求8所述的半导体器件，
其中所述沟槽(61)包括彼此相邻的第一到第三沟槽(61)，
其中所述掩埋第二导电类型区域(53)和所述接触第二导电类型区域(52)布置在所述第一和第二沟槽(61)之间，并且
其中所述接触第二导电类型区域(52)和所述第一导电类型层(51)布置在所述第二和第三沟槽(61)之间。
14.根据权利要求8所述的半导体器件，
其中所述接触第二导电类型区域(52)和所述沟槽(61)沿着垂直于所述第一方向的所述第二方向延伸，并且
其中所述掩埋第二导电类型区域(53)沿着所述第一方向延伸。
15.根据权利要求14所述的半导体器件，
其中所述掩埋第二导电类型区域(53)沿着所述第一方向被划分为多个掩埋第二导电类型区域部分(53)，
其中所述掩埋第二导电类型区域部分(53)彼此隔离开预定的间距，并且
其中每个掩埋第二导电类型区域部分(53)设置在所述接触第二导电类型区域(52)的下面。
16.根据权利要求10所述的半导体器件，还包括：
单元部分(CELL)；以及
外周部分(PERIPHERY)，
其中所述电流在所述单元部分(CELL)中的所述背侧电极(90)和所述表面电极(70)之间流动，
其中所述外周部分(PERIPHERY)围绕所述单元部分(CELL)，
其中所述单元部分(CELL)中的所述沟槽(61)沿着所述第一方向延伸，
其中所述单元部分(CELL)和所述外周部分(PERIPHERY)中的所述掩埋第二导电类型区域(53)沿着所述第一方向延伸，并且
其中所述掩埋第二导电类型区域(53)具有位于所述外周部分(PERIPHERY)中的端部，所述端部沿着所述第一方向设置在所述沟槽(61)的端部的外侧上。
17.根据权利要求16所述的半导体器件，
其中所述掩埋第二导电类型区域(53)沿着所述第一方向被划分为多个掩埋第二导电类型区域部分(53)，并且
其中所述掩埋第二导电类型区域部分(53)彼此间隔开预定的间距。
18.一种用于制造半导体器件的方法，包括：
在具有第一导电类型的衬底(10)上形成第一导电类型区域膜(20)；
在所述第一导电类型区域膜(20)上将多个第一沟槽(70)形成为到达所述衬底(10)，使得所述第一导电类型区域膜(20)被划分为多个第一导电类型区域(20)，所述多个第一导电类型区域(20)被所述多个第一沟槽(70)彼此隔离；
利用第二导电类型区域膜(30)填充每个第一沟槽(70)；
抛光所述第二导电类型区域膜(30)的表面，使得所述第二导电类型区域膜(30)被划分为多个第二导电类型区域(30)，并且所述第一导电类型区域(20)和所述第二导电类型区域(30)提供了超结结构，其中所述第一导电类型区域(20)和所述第二导电类型区域(30)沿着第一方向延伸，并且其中所述第一导电类型区域(20)和所述第二导电类型区域(30)沿着第二方向交替布置；
将第二导电类型杂质注入所述第二导电类型区域(30)中；
在所述超结结构上形成具有第二导电类型的沟道层(40)；
形成多个第二沟槽(61)，以穿透所述沟道层(40)并且到达相应的第一导电类型区域(20)，其中所述第二沟槽(61)具有带状图案；
在每个第二沟槽(61)的内壁上形成栅极绝缘膜(62)，并且在每个第二沟槽(61)中的所述栅极绝缘膜(62)上形成栅极电极(63)，使得所述第二沟槽(61)、所述栅极绝缘膜(62)和所述栅极电极(63)提供了沟槽栅极结构；
将第一导电类型杂质注入到所述沟道层(40)的表面部分中；
将第二导电类型杂质注入到所述沟道层(40)的另一表面部分中；以及
加热所述衬底(10)，使得所述沟道层(40)中的所述第二导电类型杂质扩散，并且在所述沟道层(40)的与相应的第二导电类型区域(30)相对的所述另一表面部分中形成接触第二导电类型区域(52)，
其中所述接触第二导电类型区域(52)的杂质浓度高于所述沟道层(40)的杂质浓度，
其中在对所属衬底(10)进行所述加热时，所述沟道层(40)中的所述第一导电类型杂质扩散，并且在所述沟道层(40)的所述表面部分中形成第一导电类型层(51)，
其中所述第一导电类型层(51)具有所述第一导电类型，并且与相应的第二沟槽(61)的侧壁接触，
其中在对所述衬底(10)进行所述加热时，所述第二导电类型区域(30)中的所述第二导电类型杂质扩散，并且在相应的第二导电类型区域(30)中形成掩埋第二导电类型区域(53)，
其中所述掩埋第二导电类型区域(53)具有突出到所述沟道层(40)中并且与所述接触第二导电类型区域(52)接触的端部，
其中所述掩埋第二导电类型区域(53)具有深于相应的第二沟槽(61)的底部的另一端部，并且
其中所述掩埋第二导电类型区域(53)的杂质浓度高于所述沟道层(40)的杂质浓度，并且在所述相应的第二导电类型区域(30)中的位置处具有最大杂质浓度。
19.一种用于制造半导体器件的方法，包括：
在具有第一导电类型的衬底(10)上形成第一导电类型区域膜(20)；
在所述第一导电类型区域膜(20)上将多个第一沟槽(70)形成为到达所述衬底(10)，使得所述第一导电类型区域膜(20)被划分为多个第一导电类型区域(20)，所述多个第一导电类型区域(20)被所述多个第一沟槽(70)彼此隔离；
利用第二导电类型区域膜(30)填充每个第一沟槽(70)，并且在所述第一导电类型区域(20)上形成所述第二导电类型区域膜(30)；
利用所述第一导电类型区域(20)上的所述第二导电类型区域膜(30)作为掩模，将第二导电类型杂质注入到每个第一沟槽(70)中的所述第二导电类型区域膜(30)中；
抛光所述第二导电类型区域膜(30)的表面，使得所述第二导电类型区域膜(30)被划分为多个第二导电类型区域(30)，并且所述第一导电类型区域(20)和所述第二导电类型区域(30)提供了超结结构，其中所述第一导电类型区域(20)和所述第二导电类型区域(30)沿着第一方向延伸，并且其中所述第一导电类型区域(20)和所述第二导电类型区域(30)沿着第二方向交替布置；
在所述超结结构上形成具有第二导电类型的沟道层(40)；
形成多个第二沟槽(61)，以穿透所述沟道层(40)并且到达相应的第一导电类型区域(20)，其中所述第二沟槽(61)具有带状图案；
在每个第二沟槽(61)的内壁上形成栅极绝缘膜(62)，并且在每个第二沟槽(61)中的所述栅极绝缘膜(62)上形成栅极电极(63)，使得所述第二沟槽(61)、所述栅极绝缘膜(62)和所述栅极电极(63)提供了沟槽栅极结构；
将第一导电类型杂质注入到所述沟道层(40)的表面部分中；
将第二导电类型杂质注入到所述沟道层(40)的另一表面部分中；以及
加热所述衬底(10)，使得所述沟道层(40)中的所述第二导电类型杂质扩散，并且在所述沟道层(40)的与相应的第二导电类型区域(30)相对的所述另一表面部分中形成接触第二导电类型区域(52)，
其中所述接触第二导电类型区域(52)的杂质浓度高于所述沟道层(40)的杂质浓度，
其中在对所属衬底(10)进行所述加热时，所述沟道层(40)中的所述第一导电类型杂质扩散，并且在所述沟道层(40)的所述表面部分中形成第一导电类型层(51)，
其中所述第一导电类型层(51)具有所述第一导电类型，并且与相应的第二沟槽(61)的侧壁接触，
其中在对所述衬底(10)进行所述加热时，所述第二导电类型区域(30)中的所述第二导电类型杂质扩散，并且在相应的第二导电类型区域(30)中形成掩埋第二导电类型区域(53)，
其中所述掩埋第二导电类型区域(53)具有突出到所述沟道层(40)中并且与所述接触第二导电类型区域(52)接触的端部，
其中所述掩埋第二导电类型区域(53)具有深于相应的第二沟槽(61)的底部的另一端部，并且
其中所述掩埋第二导电类型区域(53)的杂质浓度高于所述沟道层(40)的杂质浓度，并且在所述相应的第二导电类型区域(30)中的位置处具有最大杂质浓度。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103489785A (zh) * 2013-09-03 2014-01-01 上海恺创电子有限公司 超级结半导体器件的元胞结构和工艺实现方法
CN104380471A (zh) * 2012-06-13 2015-02-25 株式会社电装 碳化硅半导体装置及其制造方法
CN107958937A (zh) * 2017-11-29 2018-04-24 贵州大学 一种基于倒阱工艺的功率mosfet器件及其制造方法
CN110226233A (zh) * 2017-01-17 2019-09-10 株式会社电装 碳化硅半导体装置
CN113066865A (zh) * 2021-03-15 2021-07-02 无锡新洁能股份有限公司 降低开关损耗的半导体器件及其制作方法
CN113488522A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种具有沟道缓冲层的半超结mosfet器件及其制备方法
CN113808944A (zh) * 2020-06-12 2021-12-17 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法
CN113808946A (zh) * 2020-06-12 2021-12-17 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5729331B2 (ja) * 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
JP5849882B2 (ja) * 2011-09-27 2016-02-03 株式会社デンソー 縦型半導体素子を備えた半導体装置
US20150171169A1 (en) * 2012-05-31 2015-06-18 National Institute Of Advanced Industrial Science And Technology Semiconductor device
DE112013005788B4 (de) 2012-12-04 2019-02-07 Denso Corporation Halbleitervorrichtung und Verfahren zu deren Fertigung
US9318549B2 (en) 2013-02-18 2016-04-19 Infineon Technologies Austria Ag Semiconductor device with a super junction structure having a vertical impurity distribution
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6237408B2 (ja) * 2014-03-28 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2016162861A (ja) 2015-02-27 2016-09-05 株式会社東芝 半導体装置
CN105679830A (zh) * 2016-01-29 2016-06-15 上海华虹宏力半导体制造有限公司 超级结器件
CN107527800B (zh) * 2016-06-22 2021-05-11 无锡华润上华科技有限公司 沟槽栅极结构及其制造方法
JP7222180B2 (ja) * 2018-04-04 2023-02-15 富士電機株式会社 半導体装置
JP7029364B2 (ja) 2018-08-20 2022-03-03 株式会社東芝 半導体装置
JP7151363B2 (ja) * 2018-10-16 2022-10-12 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7151395B2 (ja) * 2018-11-09 2022-10-12 株式会社デンソー 半導体装置の製造方法
CN113808943A (zh) * 2020-06-12 2021-12-17 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法
CN116741811B (zh) * 2023-08-11 2023-10-20 成都森未科技有限公司 一种超结mosfet器件及其加工方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5493134A (en) * 1994-11-14 1996-02-20 North Carolina State University Bidirectional AC switching device with MOS-gated turn-on and turn-off control
US6040600A (en) * 1997-02-10 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Trenched high breakdown voltage semiconductor device
JP2000277726A (ja) * 1999-03-23 2000-10-06 Toshiba Corp 高耐圧半導体素子
US6184555B1 (en) * 1996-02-05 2001-02-06 Siemens Aktiengesellschaft Field effect-controlled semiconductor component
CN1436372A (zh) * 2001-02-21 2003-08-13 三菱电机株式会社 半导体器件及其制造方法
CN101308848A (zh) * 2007-05-17 2008-11-19 株式会社电装 半导体器件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61156882A (ja) * 1984-12-28 1986-07-16 Toshiba Corp 二重拡散形絶縁ゲ−ト電界効果トランジスタ及びその製造方法
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
JP3634235B2 (ja) * 2000-04-24 2005-03-30 株式会社豊田中央研究所 絶縁ゲート型半導体装置
JP4240752B2 (ja) * 2000-05-01 2009-03-18 富士電機デバイステクノロジー株式会社 半導体装置
JP4127751B2 (ja) 2000-06-29 2008-07-30 株式会社東芝 半導体装置及びその製造方法
JP2003050890A (ja) * 2001-08-06 2003-02-21 Fujitsu Frontech Ltd 投票システム、ホストコンピュータ、携帯端末装置、投票方法、記録媒体およびプログラム
US7161208B2 (en) * 2002-05-14 2007-01-09 International Rectifier Corporation Trench mosfet with field relief feature
JP4524539B2 (ja) 2002-08-13 2010-08-18 富士電機システムズ株式会社 半導体素子
JP3966151B2 (ja) 2002-10-10 2007-08-29 富士電機デバイステクノロジー株式会社 半導体素子
JP4109565B2 (ja) * 2003-03-31 2008-07-02 ローム株式会社 半導体装置の製造方法および半導体装置
KR100459872B1 (ko) * 2003-05-07 2004-12-03 삼성전자주식회사 트렌치 게이트를 갖는 매몰 채널형 트랜지스터 및 그제조방법
DE102005043913B4 (de) * 2004-09-22 2011-06-30 Infineon Technologies AG, 81669 Verfahren zur Herstellung einer dotierten Zone in einem Halbleiterkörper
JP4996848B2 (ja) 2005-11-30 2012-08-08 株式会社東芝 半導体装置
JP5132123B2 (ja) * 2006-11-01 2013-01-30 株式会社東芝 電力用半導体素子
US20080116512A1 (en) 2006-11-21 2008-05-22 Kabushiki Kaisha Toshiba Semiconductor device and method of making the same
JP2009043966A (ja) 2007-08-09 2009-02-26 Toshiba Corp 半導体装置及びその製造方法
JP2009105219A (ja) 2007-10-23 2009-05-14 Toshiba Corp 半導体装置
JP4798119B2 (ja) * 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8362548B2 (en) * 2008-11-14 2013-01-29 Semiconductor Components Industries, Llc Contact structure for semiconductor device having trench shield electrode and method
US20120261746A1 (en) * 2011-03-14 2012-10-18 Maxpower Semiconductor, Inc. Double-Trench Vertical Devices and Methods with Self-Alignment Between Gate and Body Contact

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5493134A (en) * 1994-11-14 1996-02-20 North Carolina State University Bidirectional AC switching device with MOS-gated turn-on and turn-off control
US6184555B1 (en) * 1996-02-05 2001-02-06 Siemens Aktiengesellschaft Field effect-controlled semiconductor component
US6040600A (en) * 1997-02-10 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Trenched high breakdown voltage semiconductor device
JP2000277726A (ja) * 1999-03-23 2000-10-06 Toshiba Corp 高耐圧半導体素子
CN1436372A (zh) * 2001-02-21 2003-08-13 三菱电机株式会社 半导体器件及其制造方法
CN101308848A (zh) * 2007-05-17 2008-11-19 株式会社电装 半导体器件

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104380471A (zh) * 2012-06-13 2015-02-25 株式会社电装 碳化硅半导体装置及其制造方法
CN104380471B (zh) * 2012-06-13 2017-10-27 株式会社电装 碳化硅半导体装置及其制造方法
CN103489785A (zh) * 2013-09-03 2014-01-01 上海恺创电子有限公司 超级结半导体器件的元胞结构和工艺实现方法
CN110226233A (zh) * 2017-01-17 2019-09-10 株式会社电装 碳化硅半导体装置
CN110226233B (zh) * 2017-01-17 2022-09-16 株式会社电装 碳化硅半导体装置
CN107958937A (zh) * 2017-11-29 2018-04-24 贵州大学 一种基于倒阱工艺的功率mosfet器件及其制造方法
CN113808944A (zh) * 2020-06-12 2021-12-17 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法
CN113808946A (zh) * 2020-06-12 2021-12-17 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法
CN113066865A (zh) * 2021-03-15 2021-07-02 无锡新洁能股份有限公司 降低开关损耗的半导体器件及其制作方法
CN113066865B (zh) * 2021-03-15 2022-10-28 无锡新洁能股份有限公司 降低开关损耗的半导体器件及其制作方法
CN113488522A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种具有沟道缓冲层的半超结mosfet器件及其制备方法

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Publication number Publication date
JP5136674B2 (ja) 2013-02-06
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