CN102280872B

CN102280872B - 防静电保护电路

Info

Publication number: CN102280872B
Application number: CN201110228121.8A
Authority: CN
Inventors: 许刚
Original assignee: SHANGHAI MOUNTAIN VIEW SILICON CO Ltd
Current assignee: SHANGHAI MOUNTAIN VIEW SILICON CO Ltd
Priority date: 2011-08-10
Filing date: 2011-08-10
Publication date: 2014-04-09
Anticipated expiration: 2031-08-10
Also published as: CN102280872A

Abstract

本发明涉及一种防静电保护电路，包括第一二极管、第二二极管、第一PMOS管及第二PMOS管；第一二极管的阳极连接第一输入源，第二二极管的阳极连接第二输入源，两者的阴极相连，并在连接处形成第一分接点与第一PMOS管中与其衬底相连的源极(s1)连接，且同时与第二PMOS管中与其衬底相连的源极(s2)连接，而第一PMOS管的漏极(d1)连接第二输入源，其栅极(g1)通过一电容连接第二输入源，且其栅极(g1)还通过一电阻连接第一输入源，第二PMOS管的栅极(g2)通过一电阻连接第二输入源，且其栅极(g2)还通过一电容连接第一输入源，其漏极(d2)连接第一输入源；其中，第一或第二输入源为信号源。由此，以避免输入信号摆幅超过电源电压或低于地时被钳位的问题。

Description

防静电保护电路

技术领域

本发明涉及一种半导体技术，尤指一种防静电保护电路。

背景技术

在芯片的输入/输出电路上设计抗静电(Electrostatic Discharge；ESD)保护电路是芯片设计和制造的必须工作。如美国专利公告第US6456472B1号发明专利、美国专利公告第US6751077B2号发明专利以及美国专利公告第US7855862B1号发明专利等都分别提出以不同电路架构进行ESD放电保护。

请参阅图1，即显示美国专利公告第US6456472B1号发明专利所公开的一种通用的多电源域的ESD放电保护的方法的电路结构示意图，如图所示，上述ESD放电保护的方法即在信号源10和电源端11之间加入二极管，并在信号源10与接地端12之间加入反向二极管，以在信号源10有很高或很低的电荷输入时，可以通过二极管放电到电源端11或接地端12，从而保护芯片内部的电路不受静电干扰。然而，当信号源10输入的信号幅值高于电源端11电位或低于地电位时，上述用于ESD保护的二极管将导通，从而使信号源10输入的信号被钳位在电源端电位或地电位上，进而破坏了电路的功能。

请参阅图2，即显示美国专利公告第US6751077B2号发明专利所公开的一种利用电阻分压的方法来提高ESD放电管的耐压能力的方法的电路结构示意图，如图所示，该方法即在信号源20与接地端21之间加入NMOS管22，且该NMOS管22的栅极由串接在信号源20与接地端21之间的两组电阻23与电容24并联组成的RC电路分压控制。但是，因该NMOS管22的衬底与接地端21连接，当信号源20输入的信号低于地电位时，会使NMOS管22导通，而将信号源20输入的信号钳位在地电位上。

请参阅图3，即显示美国专利公告第US7855862B1号发明专利所公开的一种在信号通道内串联进PMOS管的方法的电路结构示意图，来解决输入信号低于地的问题，如图所示，该方法即信号源30通过一NMOS管31接地，并在信号源30与电源端32之间加入PMOS管33。但是，因PMOS管33的衬底连接电源端32，当信号源30输入的信号高于电源端32电源电压，会使PMOS管33导通，而将信号源30输入的信号被钳位在电源电压电位上而发生形变，产生了失真。

因此，如何提供一种防静电保护电路，以在达到ESD保护效果的前提下，容忍大于电源电压或小于地电位输入信号的存在，便成为目前业界急待克服的技术课题。

发明内容

鉴于上述现有技术的缺点，本发明目的在于提供一种防静电保护电路，以在达到防静电效果的同时，可避免输入信号摆幅超过电源电压电位或低于地电位时被钳位的问题。

为达到上述目的，本发明所提供的防静电保护电路包括：第一二极管D1，其具有阳极和阴极，其阳极连接第一输入源；第二二极管D2，其具有阳极和阴极，其阳极连接第二输入源，其阴极与该第一二极管的阴极连接，并在连接处形成第一分接点a；第一PMOS管M1，其具有源极s1、栅极g1、漏极d1和衬底，其衬底同其源极s1相连后与该第一分接点a连接，其栅极g1通过一电容C1与该第二输入源连接，且其栅极还通过一电阻R1连接该第一输入源，其漏极d1连接该第二输入源；以及第二PMOS管M2，其具有源极s2、栅极g2、漏极d2和衬底，其衬底同其源极s2相连后通过该第一分接点a与该第一PMOS管的源极s1连接，其栅极g2通过一电阻R2与该第二输入源连接，且其栅极g2还通过一电容C2连接该第一输入源，其漏极d2连接该第一输入源；其中，第一输入源与第二输入源中的其中一者为信号源VIN。

在本发明的防静电保护电路的一个实施例中，该第一输入源为接地端VSS，第二输入源为信号源VIN。

在本发明的防静电保护电路的另一个实施例中，该第一输入源为信号源VIN，第二输入源为电源端VDD。

在本发明的防静电保护电路的又一个实施例中，该第一输入源为信号源VIN，第二输入源为电源端VDD；此外，还包括：第三二极管D3，其具有阳极和阴极，其阳极连接接地端VSS；第四二极管D4，其具有阳极和阴极，其阳极连接该信号源VIN，其阴极与该第三二极管的阴极连接，并在连接处形成第二分接点a’；第三PMOS管M3，其具有源极s3、栅极g3、漏极d3和衬底，其衬底同其源极s3相连后与该第二分接点a’连接，其栅极g3通过一电容C3与该信号源连接，且其栅极g3还通过一电阻R3连接该接地端，其漏极d3连接该信号源；以及第四PMOS管M4，其具有源极s4、栅极g4、漏极d4和衬底，其衬底同其源极s4相连后通过该第二分接点a’与该第三PMOS管的源极s3连接，其栅极g4通过一电阻R4与该信号源连接，且其栅极g4还通过一电容C4连接该接地端，其漏极d4连接该接地端。

以下结合上述技术方案，说明本发明的有益技术效果。相比于现有技术，本发明包括第一二极管、第二二极管、第一PMOS管以及第PMOS管，其中，第一二极管的阳极连接第一输入源，第二二极管的阳极连接第二输入源，两者的阴极相连，并在连接处形成第一分接点，以与第一PMOS管中与其衬底相连的源极(s1)连接，且同时与第PMOS管中与其衬底相连的源极(s2)连接，而第一PMOS管的漏极(d1)连接该第二输入源，其栅极(g1)通过一电容连接第二输入源，且其栅极(g1)还通过一电阻连接第一输入源，第PMOS管的栅极(g2)通过一电阻连接第二输入源，且其栅极(g2)还通过一电容连接第一输入源，其漏极(d2)连接第一输入源；其中，第一输入源或第二输入源为信号源。由此，以在达成抗静电效果的同时，可有效避免输入信号摆幅超过电源电压电位或低于地电位时被钳位的问题。

附图说明

图1为美国专利公告第US6456472B1号发明专利所公开的ESD放电保护的电路图。

图2为美国专利公告第US6751077B2号发明专利所公开的ESD放电保护的电路图。

图3为美国专利公告第US7855862B1号发明专利所公开的ESD放电保护的电路图。

图4A至4C为本发明的防静电保护电路的一实施例的电路图，其中，图4A为ESD通过信号源VIN负向放电的电路图，图4B为ESD通过信号源VIN正向放电的电路图，图4C为信号源VIN输入信号的幅度低于接地端VSS电位的电路图。

图5A至5C为本发明的防静电保护电路的另一实施例的电路图，其中，图5A为ESD通过信号源VIN’以远高于电源端VDD电压正向放电的电路图，图5B为ESD通过信号源VIN’以远低于电源端VDD电压负向放电的电路图，图5C为信号源VIN’输入信号的幅度超出电源端VDD电位的电路图。

图6为本发明的防静电保护电路的又一实施例的电路图。

【主要元件符号说明】

10、20、30 信号源

11、32 电源端

12、21 接地端

22、31 NMOS管

23 电阻

24 电容

33 PMOS管

a 第一分接点

a’ 第二分接点

C1～C4 电容

d1～d4 漏极

D1 第一二极管

D2 第二二极管

D3 第三二极管

D4 第四二极管

g1～g4 栅极

I1、I2、I1’、I2’ 导电通路

M1 第一PMOS管

M2 第二PMOS管

M3 第三PMOS管

M4 第四PMOS管

R1～R4 电阻

s1～s4 源极

VIN、VIN’、VIN” 信号源

VDD’、VDD” 电源端

VSS 接地端

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，所属领域的普通技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。

第一实施例

请参阅图4A至图4C，其为显示本发明的防静电保护电路的第一实施例的电路图。如图所示，本发明的防静电保护电路包括第一二极管D1、第二二极管D2、第一PMOS管M1以及第PMOS管M2，以下即对本发明的防静电保护电路的上述各元件进行详细说明。

该第一二极管D1的阳极连接接地端VSS，其阴极与该第二二极管D2的阴极连接，并在连接处形成第一分接点a，该第二二极管D2的阳极连接信号源VIN。

该第一PMOS管M1具有源极s1、栅极g1、漏极d1和衬底，其衬底同其源极s1相连后与该第一分接点a连接，其栅极g1通过一电容C1与该信号源VIN连接，且其栅极g1还通过一电阻R1连接接地端VSS，其漏极d1与该信号源VIN连接。

该第二PMOS管M2具有源极s2、栅极g2、漏极d2和衬底，其衬底同其源极s2相连后通过该第一分接点a与该第一PMOS管M1的源极s1连接，其栅极g2通过一电阻R2与该信号源VIN连接，且其栅极g2还通过一电容C2连接接地端VSS，其漏极d2连接接地端VSS。

下面以ESD放电为例，并配合图4A以及4B说明本发明具备防静电保护的效果。

如图4A所示，当ESD通过信号源VIN负向放电时，第二PMOS管M2的漏极d2的电位等于接地端VSS的零电位，且第二二极管D2截止，则该第二二极管D2的阴极，即第一分接点a为零电位，那么，与该第一分接点a连接的第一PMOS管M1的源极s1以及第二PMOS管M2的源极s2的电位均为零，此外，由于ESD放电脉冲的频率很高，导致电容C1、C2相当于短路，则使得第一PMOS管M1的栅极g1的电位接近于信号源VIN的负脉冲电压，第二PMOS管M2的栅极g2的电位接近于接地端VSS的零电位；如此，则第二PMOS管M2的源极s2、漏极d2以及栅极g2的电位均接近等于零，致使第二PMOS管M2截止，而第一PMOS管M1的源极s1(零电位)的电位高于栅极g1(负脉冲电压)的电位，致使第一PMOS管M1导通，当第一PMOS管M1导通后，则将第一分接点a的电位拉低到信号源VIN的负脉冲电压电位，使得第一二极管D1阳极(连接接地端VSS为零电位)高于其阴极(即第一分接点a处的负脉冲电压)，进而导通第一二极管D1，如此，如图4A所示，则在信号源VIN与接地端VSS之间即由第一极管D1、以及第一PMOS管M1形成了一个导电通路I1，而将ESD顺利由信号源VIN导入接地端VSS，达到了静电保护的目的。

如图4B所示，当ESD通过信号源VIN正向放电时，第一PMOS管M1的漏极d1的电位等于信号源VIN的正脉冲电压，且第一二极管D1截止，第二二极管D2正向导通，则第一PMOS管M1的源极s1以及第二PMOS管M2的源极s2的电位接近于信号源VIN的正脉冲电压，此外，由于ESD放电脉冲的频率很高，导致电容C1、C2相当于短路，则使得第一PMOS管M1的栅极g1的电位接近于信号源VIN的正脉冲电压，第二PMOS管M2的栅极g2的电位接近于接地端VSS的零电位；如此，则第一PMOS管M1的源极s1、漏极d1以及栅极g1的电位均接近等于信号源VIN的正脉冲电压，致使第一PMOS管M1截止，而第二PMOS管M2的源极s2(正脉冲电压)的电位高于栅极g2(零电位)的电位，致使第二PMOS管M2导通，如此，如图4B所示，则在信号源VIN与接地端VSS之间即由第二二极管D2、以及第二PMOS管M2形成了一个导电通路I2，而将ESD顺利由信号源VIN导入接地端VSS，达到了静电保护的目的。

下面以信号源VIN输入信号为正常信号时，输入的幅度低于接地端VSS的负电位为例，并配合图4C说明本发明同时具备避免输入信号摆幅低于地时被钳位的问题的技术效果。

如图4C中的(a)所示，当信号源VIN输入信号的幅度低于接地端VSS(即为负电位)时，第二二极管D2截止，则该第二二极管D2的阴极，即第一分接点a为零电位，那么，与该第一分接点a连接的第一PMOS管M1的源极s1以及第二PMOS管M2的源极s2的电位均为零，此外，由于此时为信号源VIN输入的正常信号，频率较低，导致电容C1、C2相当于开路，则使得第一PMOS管M1的栅极g1的电位接近于接地端VSS的零电位，第二PMOS管M2的栅极g2的电位接近于信号源VIN的低于接地端VSS的负电位；如此，则第一PMOS管M1的源极s1的电位与栅极g1的电位均接近等于零，致使第一PMOS管M1截止，而第二PMOS管M2的源极s2(零电位)的电位高于栅极g2接近信号源VIN的负电位，致使第二PMOS管M2导通，如此，则可得到如图4C中的(b)所示的等效电路图，此时，在信号源VIN与接地端VSS之间没有导电通路，即可有效避免该负电位的输入信号被钳位在零电位的问题。

综上所述，应用本实施例的电路结构，即可在保证ESD静电保护的前提下，同时避免输入信号摆幅低于地时被钳位的问题的产生。

第二实施例

请参阅图2，是为显示本发明的防静电保护电路的第二实施例的电路图，其中，与前述实施例的防静电保护电路(如图4A至4C所示)相同或近似的元件是以相同或近似的符号表示，并省略详细的叙述，以使本案的说明更清楚易懂。

第二实施例的防静电保护电路与第一实施例的防静电保护电路最大不同之处在于，第一实施例的防静电保护电路是以接地端VSS作为信号源VIN的静电释放点；而第二实施例的防静电保护电路则是以电源端VDD’作为信号源VIN’的静电释放点，此外，因选择静电释放的点不同，使得本实施例中，信号源VIN’设置的位置与第一实施例的信号源VIN设置的位置不同，如图5A所示，本实施例的信号源VIN’替代第一实施例的接地端VSS的位置设置在第一二极管D1的阳极，而本实施例的电源端VDD’替代第一实施例的信号源VIN的位置设置在第二二极管D2的阳极。

同样地，下面以ESD放电为例，并配合图5A以及5B说明本发明具备防静电保护的效果。

如图5A所示，当ESD通过信号源VIN’以远高于电源端VDD’电压正向放电时，第一二极管D1导通，则第一PMOS管M1的源极s1以及第二PMOS管M2的源极s2的电位接近于信号源VIN’的电位(远高于电源端VDD’的电位)，此外，由于ESD放电脉冲的频率很高，导致电容C1、C2相当于短路，则使得第一PMOS管M1的栅极g1的电位接近于电源端VDD’的电位，第二PMOS管M2的栅极g2的电位接近于信号源VIN’的电位；如此，则第二PMOS管M2的源极s2与栅极g2的电位均接近于信号源VIN’的电位，致使第二PMOS管M2截止，而第一PMOS管M1的源极s1(远高于电源端VDD’的电位)的电位高于栅极g1(接近于电源端VDD’的电位)的电位，致使第一PMOS管M1导通，如此，如图5A所示，则在信号源VIN’与电源端VDD’之间即由第一极管D1、以及第一PMOS管M1形成了一个导电通路I1’，而将ESD顺利由信号源VIN’导入电源端VDD’，达到了静电保护的目的。

如图5B所示，当ESD通过信号源VIN’以远低于电源端VDD’电压负向放电时，第二二极管D2导通，则第一PMOS管M1的源极s1以及第二PMOS管M2的源极s2的电位接近于电源端VDD’的电位，此外，由于ESD放电脉冲的频率很高，导致电容C1、C2相当于短路，则使得第一PMOS管M1的栅极g1的电位接近于电源端VDD’的电位，第二PMOS管M2的栅极g2的电位接近于信号源VIN’的电位(远低于电源端VDD’的电位)；如此，则第一PMOS管M1的源极s1与栅极g1的电位均接近等于电源端VDD’的电位，致使第一PMOS管M1截止，而第二PMOS管M2的源极s2(电源端VDD’的电位)的电位高于栅极g2(远低于电源端VDD’的电位)的电位，致使第二PMOS管M2导通，如此，如图5B所示，则在信号源VIN’与电源端VDD’之间即由第二二极管D2、以及第二PMOS管M2形成了一个导电通路I2’，而将ESD顺利由信号源VIN’导入电源端VDD’，达到了静电保护的目的。

此外，下面以信号源VIN’输入信号为正常信号时，输入的幅度高于电源端VDD’的电位为例，并配合图5C说明本发明同时兼具避免输入信号摆幅超出电源端电位时被钳位的问题的技术效果。

如图5C中的(a)所示，当信号源VIN’输入信号的幅度超出电源端VDD’电位时，第一二极管D1导通，则第一PMOS管M1的源极s1以及第二PMOS管M2的源极s2的电位接近于信号源VIN’的电位(高于电源端VDD’的电位)，此外，由于此时为信号源VIN’输入的正常信号，频率较低，导致电容C1、C2相当于开路，则使得第一PMOS管M1的栅极g1的电位接近于信号源VIN’的电位(高于电源端VDD’的电位)，第二PMOS管M2的栅极g2的电位接近于电源端VDD’的电位；如此，则第一PMOS管M1的源极s1的电位与栅极g1的电位均接近等于信号源VIN’的电位，致使第一PMOS管M1截止，而第二PMOS管M2的源极s2(高于电源端VDD’的电位)的电位高于栅极g2(接近于电源端VDD’的电位)的电位，致使第二PMOS管M2导通，如此，则可得到如图5C中的(b)所示的等效电路图，此时，在信号源VIN’与电源端VDD’之间没有导电通路，即可有效防止该超出电源端VDD’电压幅度的输入信号被钳位在电源端VDD’电位上的问题产生。

综上所述，应用本实施例的电路结构，可在保证ESD静电保护的前提下，同时避免输入信号摆幅超出电源端电位时被钳位的问题。

第三实施例

请参阅图6，是为显示本发明的防静电保护电路的第三实施例的电路图，其中，与前述实施例的防静电保护电路(如图4A～4C以及图5A～5C所示)相同或近似的元件是以相同或近似的符号表示，并省略详细的叙述，以使本案的说明更清楚易懂。

第三实施例的防静电保护电路与第一实施例的防静电保护电路以及第二实施例的防静电保护电路最大不同之处在于，第一实施例的防静电保护电路是以接地端VSS作为信号源VIN的静电释放点；而第二实施例的防静电保护电路则是以电源端VDD’作为信号源VIN’的静电释放点；第三实施例的防静电保护电路则同时采用接地端VSS”以及电源端VDD”作为信号源VIN”的静电释放点，相较于第一以及第二实施例，本实施例增加了ESD释放的路径，同理，应用本实施例的防静电保护电路在达成ESD静电保护的同时，也可避免输入信号摆幅超过电源端电位或低于地电位时被钳位的问题，如图6中的(b)即显示当信号源VIN”输入信号的幅度超出电源端VDD”电压时的等效电路图，此时，在信号源VIN”与电源端VDD”之间没有导电通路，即可有效避免该超出电源端VDD”电压幅度的输入信号被钳位在电源端VDD”电位上的问题。同样地，当输入信号幅度低于地电位时，应用本实施例的防静电保护电路亦可防止被钳位在地电位的问题产生，因本领域技术人员可配合图6并结合上述理由的描述推理而得知，于此不再为文赘述。

综上所述，本发明主要是包括第一二极管、第二二极管、第一PMOS管以及第二PMOS管，其中，第一二极管的阳极连接第一输入源，第二二极管的阳极连接第二输入源，两者的阴极相连，并在连接处形成第一分接点，以与第一PMOS管中与其衬底相连的源极(s1)连接，且同时与第二PMOS管中与其衬底相连的源极(s2)连接，而第一PMOS管的漏极(d1)连接该第二输入源，其栅极(g1)通过一电容连接第二输入源，且其栅极(g1)还通过一电阻连接第一输入源，第二PMOS管的栅极(g2)通过一电阻连接第二输入源，且其栅极(g2)还通过一电容连接第一输入源，其漏极(d2)连接第一输入源；其中，第一输入源或第二输入源为信号源。由此，以在达到防静电效果的同时，可有效防止输入信号摆幅超过电源电压电位或低于地电位时被钳位的问题的产生。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何所属技术领域的普通技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如所附的权利要求书的范围所列。

Claims

1.一种防静电保护电路，其特征在于，包括：

第一二极管(D1)，其具有阳极和阴极，其阳极连接第一输入源；

第二二极管(D2)，其具有阳极和阴极，其阳极连接第二输入源，其阴极与所述第一二极管的阴极连接，并在连接处形成第一分接点(a)；

第一PMOS管(M1)，其具有源极s1、栅极g1、漏极d1和衬底，其衬底同其源极s1相连后与所述第一分接点(a)连接，其栅极g1通过一电容C1与所述第二输入源连接，且其栅极g1还通过一电阻R1连接所述第一输入源，其漏极d1连接所述第二输入源；以及

第二PMOS管(M2)，其具有源极s2、栅极g2、漏极d2和衬底，其衬底同其源极s2相连后通过所述第一分接点(a)与所述第一PMOS管的源极s1连接，其栅极g2通过一电阻R2与所述第二输入源连接，且其栅极g2还通过一电容C2连接所述第一输入源，其漏极d2连接所述第一输入源；

其中，第一输入源与第二输入源中的其中一者为信号源(VIN)。

2.根据权利要求1所述的防静电保护电路，其特征在于，所述第一输入源为接地端(VSS)，第二输入源为信号源(VIN)。

3.根据权利要求1所述的防静电保护电路，其特征在于，所述第一输入源为信号源(VIN)，第二输入源为电源端(VDD)。

4.根据权利要求3所述的防静电保护电路，其特征在于，还包括：

第三二极管(D3)，其具有阳极和阴极，其阳极连接接地端(VSS)；

第四二极管(D4)，其具有阳极和阴极，其阳极连接所述信号源(VIN)，其阴极与所述第三二极管的阴极连接，并在连接处形成第二分接点(a’)；

第三PMOS管(M3)，其具有源极s3、栅极g3、漏极d3和衬底，其衬底同其源极s3相连后与所述第二分接点(a’)连接，其栅极g3通过一电容C3与所述信号源连接，且其栅极g3还通过一电阻R3连接所述接地端，其漏极d3连接所述信号源；以及

第四PMOS管(M4)，其具有源极s4、栅极g4、漏极d4和衬底，其衬底同其源极s4相连后通过所述第二分接点(a’)与所述第三PMOS管的源极s3连接，其栅极g4通过一电阻R4与所述信号源连接，且其栅极g4还通过一电容C4连接所述接地端，其漏极d4连接所述接地端。