CN102208168A - 反相电路以及显示装置 - Google Patents

Abstract

一种反相电路及显示装置。反相电路包括：互为同一沟道型的第一晶体管、第二晶体管、第三晶体管；第一电容元件及第二电容元件；输入端子及输出端子，第一晶体管根据输入端子的电压与第一电压线的电压的电位差或相当的电位差，建立或断开输出端子与第一电压线的电连接，第二晶体管根据第二晶体管的栅极电压与输出端子的电压的电位差或相当的电位差，建立或断开第二电压线与输出端子的电连接，第三晶体管根据输入端子的电压与第三电压线的电压的电位差或相当的电位差，建立或断开第二晶体管的栅极与第三电压线的电连接，第一电容元件及第二电容元件串联***输入端子与第二晶体管的栅极之间，第一电容元件和第二电容元件的电连接点电连接输出端子。

Description

反相电路以及显示装置

技术领域

本发明涉及能够恰当应用于例如利用有机EL(Electro Luminescence：电致发光)元件的显示装置的反相电路。并且，本发明涉及具有上述反相电路的显示装置。

背景技术

近年来，在进行图像显示的显示装置领域，作为像素的发光元件，利用发光亮度根据流过的电流值而变化的电流驱动型的光学元件、例如有机EL元件的显示装置被不断开发，且正实现为产品。有机EL元件与液晶元件等不同，其是自发光元件。因此，在利用有机EL元件的显示装置(有机EL显示装置)中，可通过控制流过有机EL元件的电流值来获得显色的灰阶。

在有机EL显示装置中，与液晶显示装置相同，作为其驱动方式有单纯(无源)矩阵方式和有源矩阵方式。前者结构简单，但具有难以实现大型且高精度的显示装置的问题。因此，目前大力开发有源矩阵方式。该方式通过驱动晶体管来控制为每个像素配置的发光元件中流过的电流。

在上述驱动晶体管中，存在阈值电压Vth或迁移率μ随时间发生变化、或由于制造工序的差异，阈值电压Vth或迁移率μ对各个像素不同的情况。当阈值电压Vth或迁移率μ对各个像素不同时，驱动晶体管中的流过电流值对各个像素也存在差异，因此即使对驱动晶体管的栅极施加相同的电压，有机EL元件的发光亮度也具有差异，从而画面无法实现均匀性(uniformity)。因此，开发有具有用于对阈值电压Vth或迁移率μ的变动进行校正的校正功能的显示装置(例如，参照专利文献1)。

通过对每个像素配置的像素电路来进行针对阈值电压Vth或迁移率μ的校正。如图71所示，该像素电路例如由对流过有机EL元件111的电流进行控制的驱动晶体管Tr100、将信号线DTL的电压写入驱动晶体管Tr100的写入晶体管(writing transistor)Tr200、以及保持电容Cs构成，且构成为2Tr1C的电路结构。驱动晶体管Tr100和写入晶体管Tr200例如由n沟道MOS型的薄膜晶体管(TFT(Thin Film Transistor：薄膜晶体管))形成。

图70示出了施加给像素电路的电压波形的一例和驱动晶体管Tr100的栅极电压Vg和源极电压Vs的变化的一例。图70(A)示出了向信号线DTL施加信号电压Vsig和复位电压Vofs的状态。图70(B)示出了向写入线WSL施加用于导通(ON)写入晶体管Tr200的电压Vdd和用于截止(OFF)写入晶体管Tr200的电压Vss的状态。图70(C)示出了向电源线PSL施加高电压VccH和低电压VccL的状态。并且，图70(D)、图70(E)示出了随着向电源线PSL、信号线DTL和写入线WSL施加电压，驱动晶体管Tr100的栅极电压Vg和源极电压Vs时刻发生变化的状态。

根据图70可知，在1H内向WSL施加两次WS脉冲P，通过第一次的WS脉冲P，进行阈值校正，通过第二次的WS脉冲P进行迁移率校正和信号写入。换言之，在图70中，WS脉冲P不仅用于信号的写入，还用于驱动晶体管Tr100的阈值校正、迁移率校正。

现有技术文献

专利文献

专利文献1：日本特开2008-083272号公报

但是，在有源矩阵方式的显示装置中，用于驱动信号线DTL的水平驱动电路(未图示)、依次选择各像素113的写入扫描电路(未图示)基本上都包括移位寄存器(未图示)，并且与像素113的各列或各行相对应地分段具有缓冲电路(未图示)。例如，典型地，通过串联连接两个反相电路来构成写入扫描电路内的缓冲电路。在这里，如图72所示，反相电路例如是串联连接两个n沟道MOS型的晶体管Tr1、Tr2的单沟道型的电 路结构。图72所示的反相电路200被***在施加有高电平的电压的高电压布线LH与施加有低电平的电压的低电压布线LL之间。高电压布线LH侧的晶体管Tr2的栅极连接于高电压布线LH，低电压布线LL侧的晶体管Tr1的栅极连接于输入端子IN。并且，晶体管Tr1和晶体管Tr2的连接点C连接于输出端子OUT。

如图73所示，在反相电路200中，例如当输入端子IN的电压(输入电压Vin)变为Vss时，输出端子OUT的电压(输出电压Vout)变为Vdd-Vth2，并不是Vdd。即，输出电压Vout中包括晶体管Tr2的阈值电压Vth2，输出电压Vout受晶体管Tr2的阈值电压Vth2的差异影响较大。

因此，可以例如图74的反相电路300所示，使晶体管Tr2的栅极和漏极相互电分离，将栅极连接于施加有高于漏极电压Vdd的电压Vdd2(≥Vdd+Vth2)的高电压布线LH2。并且，例如图75的反相电路400所示，还可以考虑构成为自举型电路的结构。具体地，可以考虑在晶体管Tr2的栅极与高电压布线LH之间***晶体管Tr10，将晶体管Tr10的栅极连接于高电压布线LH，并且在晶体管Tr2的栅极和晶体管Tr10的源极的连接点D与连接点C之间***电容元件C10的电路结构。

但是，在图72、图74、图75所示的任一电路中，在输入电压Vin成为高电压时，即直到输出电压Vout成为低电压时，导致从高电压布线LH侧朝低电压布线LL侧经由晶体管Tr1、Tr2流过电流(贯通电流)。结果，反相电路中的功耗也变大。并且，在图72、图74、图75所示的电路中，例如图73(B)中虚线包围的地方所示，当输入电压Vin变为Vdd时，输出电压Vout并不是变为Vss，输出电压Vout的波峰值存在差异。其结果，存在如下的问题：像素电路112内的驱动晶体管Tr100的阈值校正、迁移率校正针对各个像素电路112存在差异，该差异成为亮度差异。

另外，上述问题并不是只有在显示装置的扫描电路中产生的问题，在其他装置上也同样存在。

发明内容

本发明鉴于上述问题，其目的在于提供一种能够抑制功耗且能够解决输出电压的差异的反相电路以及包括该反相电路的显示装置。

本发明的第一反相电路包括：互为同一沟道型的第一晶体管、第二晶体管、第三晶体管；第一电容元件以及第二电容元件；以及输入端子以及输出端子。其中，第一晶体管根据输入端子的电压(输入电压)与第一电压线的电压的电位差或与此相当的电位差，建立或断开输出端子与第一电压线的电连接。第二晶体管根据该第二晶体管的栅极电压与输出端子的电压(输出电压)的电位差或与此相当的电位差，建立或断开第二电压线与输出端子的电连接。第三晶体管根据输入端子的电压与第三电压线的电压的电位差或与此相当的电位差，建立或断开第二晶体管的栅极与第三电压线的电连接。第一电容元件以及第二电容元件串联***输入端子与第二晶体管的栅极之间，第一电容元件和第二电容元件之间的电连接点电连接于输出端子。

本发明的第一显示装置包括具有行状配置的多个扫描线、列状配置的多个信号线以及矩阵状配置的多个像素的显示部，还包括驱动各像素的驱动部。驱动部具有按各扫描线设置的多个反相电路，驱动部内的各反相电路包括与上述第一反相电路相同的构成要素。

在本发明的第一反相电路和第一显示装置中，在第二晶体管的栅极与第三电压线之间设有根据输入电压与第三电压线的电压之间的电位差进行导通截止动作的第三晶体管。并且，在第二晶体管的源极与第一电压线之间设有根据输入电压与第一电压线的电压之间的电位差进行导通截止动作的第一晶体管。从而，例如第一晶体管和第三晶体管各自的栅极电压从高电压变为低电压时，第一晶体管和第三晶体管各自的导通电阻逐渐变大，第二晶体管的栅极以及源极被充电为第一电压线和第三电压线的电压所需时间变长。并且，例如在第一晶体管和第三晶体管各自的栅极电压从低电压变为高电压时，第一晶体管和第三晶体管各自的导通电阻逐渐变小，从而第二晶体管的栅极以及源极被充电为第一电压线以及第三电压线的电压所需时间变短。并且，在本发明中，在第二晶体管上串联连接有第 一电容元件以及第二电容元件，且在输出端子上并联连接有第一电容元件以及第二电容元件，因此输出端子的瞬变比第二晶体管的栅极的瞬变缓慢。其结果，例如，在第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，第二晶体管的栅极-源极之间的电压大于第二晶体管的阈值电压，第二晶体管导通，之后第一晶体管和第三晶体管截止。这时，输出电压变为第二电压线侧的电压。并且，例如在第一晶体管和第三晶体管各自的栅极电压从低电压变为高电压时，第一晶体管和第三晶体管导通，之后第二晶体管截止。这时，输出电压变为第一电压线侧的电压。

本发明的第二反相电路包括：互为同一沟道型的第一晶体管、第二晶体管、第三晶体管；第一电容元件以及第二电容元件；以及输入端子以及输出端子。其中，第一晶体管的栅极电连接于输入端子，第一晶体管的漏极或源极电连接于第一电压线，第一晶体管的漏极以及源极中的未连接于第一电压线的端子电连接于输出端子。第二晶体管的漏极或源极电连接于第二电压线，第二晶体管的漏极以及源极中的未连接于第二电压线的端子电连接于输出端子。第三晶体管的栅极电连接于输入端子，第三晶体管的漏极或源极电连接于第三电压线，第三晶体管的漏极以及源极中的未连接于第三电压线的端子电连接于第二晶体管的栅极。第一电容元件以及第二电容元件串联***输入端子与第二晶体管的栅极之间，第一电容元件和第二电容元件的电连接点电连接于输出端子。

本发明的第二显示装置包括具有行状配置的多个扫描线、列状配置的多个信号线以及矩阵状配置的多个像素的显示部，还包括驱动各像素的驱动部。驱动部具有按每个扫描线设置的多个反相电路，驱动部内的各反相电路包括与上述第二反相电路相同的构成要素。

在本发明的第二反相电路以及第二显示装置中，第二晶体管的栅极与第三电压线之间设有栅极连接于输入端子的第三晶体管。并且，在第二晶体管的源极与第一电压线之间设有栅极连接于输入端子的第一晶体管。从而，例如在第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，第一晶体管以及第三晶体管各自的导通电阻逐渐变大，第二晶体管 的栅极以及源极被充电成第一电压线以及第三电压线的电压所需时间变长。并且，例如在第一晶体管以及第三晶体管各自的栅极电压从低电压变为高电压时，第一晶体管以及第三晶体管各自的导通电阻逐渐变小，第二晶体管的栅极以及源极被充电成第一电压线以及第三电压线的电压所需时间变短。并且，在本发明中，在第二晶体管上串联连接有第一电容元件以及第二电容元件，在输出端子上并联连接有第一电容元件以及第二电容元件，因此输出端子的瞬变比第二晶体管的栅极的瞬变缓慢。其结果，例如在第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，第二晶体管的栅极-源极之间的电压大于第二晶体管的阈值电压，第二晶体管导通，紧接着第一晶体管以及第三晶体管截止。这时，输出电压变为第二电压线侧的电压。并且，例如在第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，第一晶体管以及第三晶体管导通，紧接着第二晶体管截止。这时，输出电压变为第一电压线侧的电压。

本发明的第三反相电路包括：互为同一沟道型的第一晶体管、第二晶体管、第三晶体管；输入端子以及输出端子；以及控制元件。该控制元件包括电连接于输入端子的第一端子、电连接于输出端子的第二端子以及电连接于第二晶体管的栅极的第三端子。在第一端子上输入有下降沿电压或上升沿电压时，控制元件使第二端子的瞬变比第三端子的瞬变缓慢。其中，第一晶体管根据输入端子的电压(输入电压)与第一电压线的电压之间的电位差或与此相当的电位差，建立或断开输出端子与第一电压线的电连接。第二晶体管根据该第二晶体管的栅极电压与输出端子的电压(输出电压)的电位差或与此相当的电位差，建立或断开第二电压线与输出端子的电连接。第三晶体管根据输入电压与第三电压线的电压之间的电位差或与此相当的电位差，建立或断开第二晶体管的栅极与第三电压线的电连接。··

本发明的第三显示装置包括具有行状配置的多个扫描线、列状配置的多个信号线以及矩阵状配置的多个像素的显示部，还包括驱动各像素的驱动部。驱动部具有按每个扫描线设置的多个反相电路，驱动部内的各反相电路包括与上述第三反相电路相同的构成要素。

在本发明的第三反相电路以及第三显示装置中，在第二晶体管的栅极与第三电压线之间设有根据输入电压与第三电压线的电压之间的电位差进行导通截止动作的第三晶体管。并且，在第二晶体管的源极与第一电压线之间设有根据输入电压与第一电压线的电压之间的电位差进行导通截止动作的第一晶体管。

从而，在第一晶体管～第三晶体管为n沟道型的情况下，当第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，第一晶体管以及第三晶体管各自的导通电阻逐渐变大，第二晶体管的栅极以及源极被充电成第一电压线以及第三电压线的电压所需时间变长。并且，第一晶体管以及第三晶体管各自的栅极电压从低电压变为高电压时，第一晶体管以及第三晶体管各自的导通电阻逐渐变小，第二晶体管的栅极以及源极被充电成第一电压线以及第三电压线的电压所需时间变短。另一方面，在第一晶体管～第三晶体管为p沟道型的情况下，第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，第一晶体管以及第三晶体管各自的导通电阻逐渐变大，第二晶体管的栅极以及源极被充电成第一电压线以及第三电压线的电压所需时间变长。并且，第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，第一晶体管以及第三晶体管各自的导通电阻逐渐变小，第二晶体管的栅极以及源极被充电成第一电压线以及第三电压线的电压所需时间变短。

并且，在本发明的第三反相电路以及第三显示装置中，在控制元件中，第一端子电连接于输入端子，第二端子电连接于输出端子，且第三端子电连接于第二晶体管的栅极，在第一端子输入有下降沿电压或上升沿电压时，第二端子的瞬变比第三端子的瞬变缓慢。

从而，在第一晶体管～第三晶体管为n沟道型的情况下，在第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，第二晶体管的栅极-源极之间的电压大于第二晶体管的阈值电压，第二晶体管导通，紧接着第一晶体管以及第三晶体管截止。这时，输出电压变为第二电压线侧的电压。并且，在第一晶体管以及第三晶体管各自的栅极电压从低电压变 为高电压时，第一晶体管以及第三晶体管导通，紧接着第二晶体管截止。这时，输出电压变为第一电压线侧的电压。另一方面，在第一晶体管～第三晶体管为p沟道型的情况下，在第一晶体管以及第三晶体管各自的栅极电压从低电压变为高电压时，第二晶体管的栅极-源极之间的电压大于第二晶体管的阈值电压，第二晶体管导通，紧接着第一晶体管以及第三晶体管截止。这时，输出电压变为第二电压线侧的电压。并且，在第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，第一晶体管以及第三晶体管导通，紧接着第二晶体管截止。这时，输出电压变为第一电压线侧的电压。

本发明的第四反相电路包括：互为同一沟道型的第一晶体管、第二晶体管、第三晶体管；输入端子以及输出端子；以及控制元件。该控制元件包括电连接于输入端子的第一端子、电连接于输出端子的第二端子以及电连接于第二晶体管的栅极的第三端子。在第一端子上输入有下降沿电压或上升沿电压时，控制元件使第二端子的瞬变比第三端子的瞬变缓慢。其中，第一晶体管的栅极电连接于输入端子，第一晶体管的漏极或源极电连接于第一电压线，第一晶体管的漏极以及源极中的未连接于第一电压线的端子电连接于输出端子。第二晶体管的漏极或源极电连接于第二电压线，第二晶体管的漏极以及源极中的未连接于第二电压线的端子电连接于输出端子。第三晶体管的栅极电连接于输入端子，第三晶体管的漏极或源极电连接于第三电压线，第三晶体管的漏极以及源极中的未连接于第三电压线的端子电连接于第二晶体管的栅极。

本发明的第四显示装置包括具有行状配置的多个扫描线、列状配置的多个信号线以及矩阵状配置的多个像素的显示部，还包括驱动各像素的驱动部。驱动部具有按每个扫描线设置的多个反相电路，驱动部内的各反相电路包括与上述第四反相电路相同的构成要素。

在本发明的第四反相电路以及第四显示装置中，在第二晶体管的栅极与第三电压线之间设有栅极连接于输入端子的第三晶体管。并且，在第二晶体管的栅极与第一电压线之间设有栅极连接于输入端子的第一晶体管。

从而，在第一晶体管～第三晶体管为n沟道型的情况下，在第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，第一晶体管以及第三晶体管各自的导通电阻逐渐变大，第二晶体管的栅极以及源极被充电成第一电压线以及第三电压线的电压所需时间变长。并且，在第一晶体管以及第三晶体管各自的栅极电压从低电压变为高电压时，第一晶体管以及第三晶体管各自的导通电阻逐渐变小，第二晶体管的栅极以及源极被充电成第一电压线以及第三电压线所需时间变短。另一方面，在第一晶体管～第三晶体管为p沟道型的情况下，在第一晶体管以及第三晶体管各自的栅极电压从低电压变为高电压时，第一晶体管以及第三晶体管各自的导通电阻逐渐变大，第二晶体管的栅极以及源极被充电成第一电压线以及第三电压线的电压所需时间变长。并且，在第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，第一晶体管以及第三晶体管各自的导通电阻逐渐变小，第二晶体管的栅极以及源极被充电成第一电压线以及第三电压线的电压所需时间变短。

并且，在本发明的第四反相电路以及第四显示装置中，在控制元件中，第一端子电连接于输入端子，第二端子电连接于输出端子，并且第三端子电连接于第二晶体管的栅极，第一端子输入有下降沿电压时，第二端子的瞬变比第三端子的瞬变缓慢。

从而，在第一晶体管～第三晶体管为n沟道型的情况下，在第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，第二晶体管的栅极-源极间的电压大于第二晶体管的阈值电压，第二晶体管导通，之后第一晶体管以及第三晶体管截止。这时，输出电压变为第二电压线侧的电压。并且，在第一晶体管以及第三晶体管各自的栅极电压从低电压变为高电压时，第一晶体管以及第三晶体管导通，之后第二晶体管截止。这时，输出电压变为第一电压线侧的电压。另一方面，在第一晶体管～第三晶体管为p沟道型的情况下，在第一晶体管以及第三晶体管各自的栅极电压从低电压变为高电压时，第二晶体管的栅极-源极间的电压大于第二晶体管的阈值电压，第二晶体管导通，之后第一晶体管以及第三晶体管截止。 这时，输出电压变为第二电压线侧的电压。并且，在第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，第一晶体管以及第三晶体管导通，之后第二晶体管截止。

但是，在本发明的第一至第四反相电路以及第一至第四显示装置中，还可以设置延迟元件，其用于将输入输入端子的信号电压的波形延迟的电压输入到第三晶体管的栅极。在这种情况下，想第三晶体管的栅极输入比输入第一晶体管的栅极的信号迟延的信号，因此，在第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时或从低电压变为高电压时，可以缩短第二晶体管的栅极-源极间的电压超过第二晶体管的阈值电压的时间。

本发明的第五反相电路包括：互为同一沟道型的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管；第一电容元件以及第二电容元件；以及输入端子及输出端子。其中，第一晶体管根据输入端子的电压(输入电压)与第一电压线的电压之间的电位差或与此相当的电位差，建立或断开输出端子与第一电压线之间的电连接。第二晶体管根据第五晶体管的源极或漏极即第一端子的电压与输出端子的电压(输出电压)之间的电位差或与此相当的电位差，建立或断开第二电压线与输出端子之间的电连接。第三晶体管根据输入电压与第三电压线的电压之间的电位差或与此相当的电位差，建立或断开第五晶体管的栅极与所述第三电压线之间的电连接。第四晶体管根据输入电压与第四电压线的电压之间的电位差或与此相当的电位差，建立或断开第一端子与第四电压线的电连接。第一电容元件以及第二电容元件串联***输入端子与第五晶体管的栅极之间，第一电容元件和第二电容元件之间的电连接点电连接于第一端子。此外，第五晶体管根据第一电容元件的端子间的电压或与其相当的电压，建立或断开第五电压线与第一端子之间的电连接。

本发明的第五显示装置包括具有行状配置的多个扫描线、列状配置的多个信号线以及矩阵状配置的多个像素的显示部，还包括驱动各像素的驱 动部。驱动部具有按每个扫描线设置的多个反相电路，驱动部内的各反相电路包括与上述第五反相电路相同的构成要素。

在本发明的反相电路以及第五显示装置中，在第五晶体管的栅极与第三电压线之间设有根据输入电压与第三电压线的电压之间的电位差进行导通截止动作的第三晶体管。并且，在第二晶体管的栅极与第四电压线之间设有根据输入电压与第四电压线的电压的电位差进行导通截止动作的第四晶体管。并且，在第二晶体管的源极与第一电压线之间设有根据输入电压与第一电压线的电压之间的电位差进行导通截止动作的第一晶体管。从而，例如在第三晶体管、第四晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第三晶体管、第四晶体管以及第一晶体管各自的导通电阻逐渐变大，第五晶体管以及第二晶体管的栅极以及源极被充电成第三电压线、第四电压线以及第一电压线的电压所需时间变长。并且，例如在第三晶体管、第四晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管以及第一晶体管各自的导通电阻逐渐变小，第五晶体管以及第二晶体管的栅极以及源极被充电成第三电压线、第四电压线以及第一电压线的电压所需时间变短。并且，在本发明中，在输入端子与第五晶体管的栅极之间***有相互串联连接的第一电容元件以及第二电容元件。并且，第五晶体管的源极电连接于第一电容元件和第二电容元件之间。从而，在第五晶体管的源极并联连接第一电容元件和第二电容元件，在第五晶体管的栅极串联连接第一电容元件和第二电容元件，因此，第五晶体管的源极的瞬变比第五晶体管的栅极的瞬变缓慢。其结果，例如在第三晶体管、第四晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第五晶体管的栅极-源极之间的电压大于第五晶体管的阈值电压，第五晶体管导通，之后第四晶体管截止。这时，第二晶体管导通，同时第一晶体管截止，因此，输出电压变为第二电压线侧的电压。并且，例如在第四晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第四晶体管以及第一晶体管导通，之后第五晶体管截止。这时，第二晶体管截止，同时第一晶体管导通，因此输出电压变为第一电压线侧的电压。

本发明的第六反相电路包括互为同一沟道型的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管；第一电容元件以及第二电容元件；以及、输入端子以及输出端子。其中，第一晶体管的栅极电连接于输入端子，第一晶体管的漏极或源极电连接于第一电压线，第一晶体管的漏极或源极中的未连接于第一电压线的端子电连接于输出端子。第二晶体管的漏极或源极电连接于第二电压线，第二晶体管的漏极以及源极中的未连接于第二电压线的端子电连接于输出端子。第三晶体管的栅极电连接于输入端子，第三晶体管的漏极或源极电连接于第三电压线，第三晶体管的漏极或源极中的未连接于第三电压线的端子电连接于第五晶体管的栅极。第四晶体管的栅极电连接于输入端子，第四晶体管的漏极或源极电连接于第四电压线，第四晶体管的漏极以及源极中的未连接于第四电压线的端子电连接于第二晶体管的栅极。第五晶体管的漏极或源极电连接于第五电压线，第五晶体管的漏极以及源极中的未连接于第五电压线的端子电连接于第二晶体管的栅极。第一电容元件以及第二电容元件串联***输入端子与第五晶体管的栅极之间，第一电容元件和第二电容元件的电连接点电连接于第一端子。

本发明的第六显示装置包括具有行状配置的多个扫描线、列状配置的多个信号线以及矩阵状配置的多个像素的显示部，还包括驱动各像素的驱动部。驱动部具有按每个扫描线设置的多个反相电路，驱动部内的各反相电路包括与上述第六反相电路相同的构成要素。

在本发明的第六反相电路以及第六显示装置中，在第五晶体管的栅极与第三电压线之间设有栅极连接于输入端子的第三晶体管。并且，在第二晶体管的栅极与第四电压线之间设有栅极连接于输入端子的第四晶体管。并且，在第二晶体管的源极与第一电压线之间设有栅极连接于输入端子的第一晶体管。从而，例如在第三晶体管、第四晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第三晶体管、第四晶体管以及第一晶体管各自的导通电阻逐渐变大，第五晶体管以及第二晶体管的栅极以及源极被充电成第三电压线、第四电压线以及第一电压线的电压所需时间变长。并 且，例如在第三晶体管、第四晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管以及第一晶体管各自的导通电阻逐渐变小，第五晶体管以及第二晶体管的栅极以及源极被充电成第三电压线、第四电压线以及第一电压线的电压所需时间变短。并且，在本发明中，在输入端子与第五晶体管的栅极之间***有相互串联连接的第一电容元件以及第二电容元件。并且，第五晶体管的源极电连接于第一电容元件和第二电容元件之间。从而第五晶体管的源极并联连接有第一电容元件以及第二电容元件，第五晶体管的栅极串联连接有第一电容元件以及第二电容元件，因此，第五晶体管的源极的瞬变比第五晶体管的栅极的瞬变缓慢。其结果，例如在第三晶体管、第四晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第五晶体管的栅极-源极之间的电压大于第五晶体管的阈值电压，第五晶体管导通，之后第四晶体管截止。这时，第二晶体管导通，同时第一晶体管截止，因此输出电压变为第二电压线侧的电压。并且，例如在第四晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第四晶体管以及第一晶体管导通，之后第五晶体管截止。这时，第二晶体管截止，同时第一晶体管导通，因此输出电压变为第一电压线侧的电压。

本发明的第七反相电路包括互为同一沟道型的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管；第一电容元件、第二电容元件以及第三电容元件；以及输入端子及输出端子。其中，第一晶体管根据输入端子的电压(输入电压)与第一电压线的电压之间的电位差或与此相当的电位差，建立或断开输出端子与第一电压线之间的电连接。第二晶体管根据该第二晶体管的栅极的电压与输出端子的电压(输出电压)之间的电位差或与此相当的电位差，建立或断开第二电压线与输出端子之间的电连接。第三晶体管根据输入电压与第三电压线的电压之间的电位差或与此相当的电位差，建立或断开第五晶体管的栅极与第三电压线之间的电连接。第四晶体管根据输入电压与第四电压线的电压之间的电位差或与此相当的电位差，建立或断开第五晶体管的源极或漏极即第一端子与第四电压线之间的电连接。第一电容元件以及第二电容元 件串联***输入端子与第五晶体管的栅极之间，第一电容元件和第二电容元件之间的电连接点电连接于第一端子。第五晶体管根据第一电容元件的端子间的电压或与其相当的电压，建立或断开第五电压线与第一端子之间的电连接。第六晶体管根据输入电压与第六电压线的电压之间的电位差或与此相当的电位差，建立或断开第二晶体管的栅极与第六电压线之间的电连接。第七晶体管根据第五晶体管的栅极电压或与其相当的电压，建立或断开第一端子与第二晶体管的栅极的电连接。

本发明的第七显示装置包括具有行状配置的多个扫描线、列状配置的多个信号线以及矩阵状配置的多个像素的显示部，还包括驱动各像素的驱动部。驱动部具有按每个扫描线设置的多个反相电路，驱动部内的各反相电路包括与上述第七反相电路相同的构成要素。

在本发明的第七反相电路以及第七显示装置中，在第五晶体管的栅极与第三电压线之间设有根据输入电压与第三电压线的电压之间的电位差进行导通截止动作的第三晶体管。并且，在第五晶体管的源极与第四电压线之间设有根据输入电压与第四电压线的电压之间的电位差进行导通截止动作的第四晶体管。并且，第二晶体管的栅极与第六晶体管之间设有根据输入电压与第六电压线的电压的电位差进行导通截止动作的第六晶体管。并且，在第二晶体管的源极与第一电压线之间设有根据输入电压与第一电压线的电压之间的电位差进行导通截止动作的第一晶体管。从而，例如在第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变大，第五晶体管以及第二晶体管的栅极以及源极被充电成第三电压线、第四电压线、第六电压线以及第一电压线的电压所需时间较长。并且，例如在第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变小，第五晶体管以及第二晶体管的栅极以及源极被充电成第三电压线、第四电压线、第六电压线以及第一电压线的电压所需时间变短。并且，在本发明中，输入端子与第 五晶体管的栅极之间***有相互串联连接的第一电容元件以及第二电容元件。并且，第五晶体管的第一端子电连接于第一电容元件与第二电容元件之间。从而第五晶体管的源极上并联连接有第一电容元件以及第二电容元件，在第五晶体管的栅极串联连接有第一电容元件以及第二电容元件，因此第五晶体管的源极的瞬变比第五晶体管的栅极的瞬变缓慢。其结果，例如在第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第五晶体管的栅极-源极间的电压大于第五晶体管的阈值电压，第五晶体管导通，之后第四晶体管以及第六晶体管截止。这时，第二晶体管导通，同时第一晶体管截止，因此，输出电压变为第二电压线侧的电压。并且，例如在第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管导通，之后第五晶体管截止。这时，第二晶体管截止，同时第一晶体管导通，因此输出电压变为第一电压线侧的电压。

本发明的第八反相电路包括：互为同一沟道型的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管；输入端子以及输出端子；以及控制元件。控制元件包括电连接于输入端子的第二端子、电连接于第五晶体管的源极或漏极即第一端子的第三端子、以及电连接于第五晶体管的栅极的第四端子。在第二端子输入下降沿电压或上升沿电压时，控制元件使第三端子的瞬变比第四端子的瞬变缓慢。第一晶体管根据输入端子的电压(输入电压)与第一电压线的电压之间的电位差或与此相当的电位差，建立或断开输出端子与第一电压线之间的电连接。第二晶体管根据第一端子的电压与输出端子的电压(输出电压)之间的电位差或与此相当的电位差，建立或断开第二电压线与输出端子的电连接。第三晶体管根据输入电压与第三电压线的电压之间的电位差或与此相当的电位差，建立或断开第五晶体管的栅极与第三电压线的电连接。第四晶体管根据输入电压与第四电压线的电压之间的电位差或与此相当的电位差，建立或断开第一端子与第四电压线之间的电连接。第五晶体管根据第四端子与第三端子的端子间的电压或与其相当的电压，建立或断开第五电压线与第一端子的电连接。

本发明的第八显示装置包括具有行状配置的多个扫描线、列状配置的多个信号线以及矩阵状配置的多个像素的显示部，还包括驱动各像素的驱动部。驱动部具有按每个扫描线设置的多个反相电路，驱动部内的各反相电路包括与上述第八反相电路相同的构成要素。

在本发明的第八反相电路以及第八显示装置中，在第五晶体管的栅极与第三电压线之间设有根据输入电压与第三电压线的电压之间的电位差进行导通截止动作的第三晶体管。并且，第二晶体管的栅极与第四电压线之间设有根据输入电压与第四电压线的电压之间的电位差进行导通截止动作的第四晶体管。并且，第二晶体管的源极与第一电压线之间设有根据输入电压与第一电压线的电压之间的电位差进行导通截止动作的第一晶体管。

由此，在第一晶体管～第五晶体管为n沟道型的情况下，第三晶体管、第四晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第三晶体管、第四晶体管以及第一晶体管各自的导通电阻逐渐变大，第五晶体管以及第二晶体管的栅极以及源极被充电成第三电压线、第四电压线以及第一电压线的电压所需时间变长。并且，第三晶体管、第四晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管以及第一晶体管各自的导通电阻逐渐变小，第五晶体管以及第二晶体管的栅极以及源极被充电成第三电压线、第四电压线以及第一电压线的电压所需时间变短。另一方面，在第一晶体管～第五晶体管为p沟道型的情况下，第三晶体管、第四晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管以及第一晶体管各自的导通电阻逐渐变大，第五晶体管以及第二晶体管的栅极以及源极被充电成三电压线、第四电压线以及第一电压线的电压所需时间变长。并且，在第三晶体管、第四晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第三晶体管、第四晶体管以及第一晶体管各自的导通电阻逐渐变小，第五晶体管以及第二晶体管的栅极以及源极被充电成第三电压线、第四电压线以及第一电压线的电压所需时间变短。

并且，在本发明的第八反相电路以及第八显示装置中，在向电连接于输入端子的第二端子输入下降沿电压或上升沿电压时，电连接于第五晶体管的源极的第三端子的瞬变比电连接于第五晶体管的栅极的第四端子的瞬变缓慢。

结果，在第一晶体管～第五晶体管为n沟道型的情况下，第三晶体管、第四晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第五晶体管的栅极-源极之间的电压大于第五晶体管的阈值电压，第五晶体管导通，之后第四晶体管截止。这时，第二晶体管导通，同时第一晶体管截止，因此，输出电压变为第二电压线侧的电压。并且，第四晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第四晶体管以及第一晶体管导通，之后第五晶体管截止。这时，第二晶体管截止，同时第一晶体管导通，因此，输出电压变为第一电压线侧的电压。另一方面，在第一晶体管～第五晶体管为p沟道型的情况下，第三晶体管、第四晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第五晶体管的栅极-源极之间的电压大于第五晶体管的阈值电压，第五晶体管导通，之后第四晶体管截止。这时，第二晶体管导通，同时第一晶体管截止，因此，输出电压变为第二电压线侧的电压。并且，第四晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第四晶体管以及第一晶体管导通，之后第五晶体管截止。这时，第二晶体管截止，同时第一晶体管导通，因此，输出电压变为第一电压线侧的电压。

本发明的第九反相电路包括：互为同一沟道型的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管；输入端子以及输出端子；以及控制元件。控制元件包括电连接于输入端子的第二端子、电连接于第五晶体管的源极或漏极即第一端子的第三端子、以及电连接于第五晶体管的栅极的第四端子。在第二端子输入下降沿电压或上升沿电压时，控制元件使第三端子的瞬变比第四端子的瞬变缓慢。第一晶体管根据输入端子的电压(输入电压)与第一电压线的电压之间的电位差或与此相当的电位差，建立或断开输出端子与第一电压线的电连接。 第二晶体管根据该第二晶体管的栅极电压与输出端子的电压(输出电压)之间的电位差或与此相当的电位差，建立或断开第二电压线与输出端子的电连接。第三晶体管根据输入电压与第三电压线的电压之间的电位差或与此相当的电位差，建立或断开第五晶体管的栅极与第三电压线之间的电连接。第四晶体管根据输入电压与第四电压线的电压之间的电位差或与此相当的电位差，建立或断开第一端子与第四电压线之间的电连接。第五晶体管根据第四端子与第三端子的端子间的电压或与其相当的电压，建立或断开第五电压线与第一端子之间的电连接。第六晶体管根据输入电压与第六电压线的电压之间的电位差或与此相当的电位差，建立或断开第二晶体管的栅极与第六电压线之间的电连接。第七晶体管根据第五晶体管的栅极电压或与其相当的电压，建立或断开第一端子与第二晶体管的栅极之间的电连接。

本发明的第九显示装置包括具有行状配置的多个扫描线、列状配置的多个信号线以及矩阵状配置的多个像素的显示部，还包括驱动各像素的驱动部。驱动部具有按每个扫描线设置的多个反相电路，驱动部内的各反相电路包括与上述第九反相电路相同的构成要素。

在本发明的第九反相电路以及第九显示装置中，在第五晶体管的栅极与第三电压线之间设有根据输入电压与第三电压线的电压之间的电位差进行导通截止动作的第三晶体管。并且，在第五晶体管的源极与第四电压线之间设有根据输入电压与第四电压线的电压之间的电位差进行导通截止动作的第四晶体管。并且，在第二晶体管的栅极与第六电压线之间设有根据输入电压与第六电压线的电压之间的电位差进行导通截止动作的第六晶体管。而且，在第二晶体管的源极与第一电压线之间设有根据输入电压与第一电压线的电压之间的电位差进行导通截止动作的第一晶体管。

从而，在第一晶体管～第七晶体管为n沟道型的情况下，在第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变大，第五晶体管以及第二晶体管的栅极以及源极被充电成第 三电压线、第四电压线、第六电压线以及第一电压线的电压所需时间变长。并且，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变小，第五晶体管以及第二晶体管的栅极以及源极被充电成第三电压线、第四电压线、第六电压线以及第一电压线的电压所需时间变短。另一方面，在第一晶体管～第七晶体管为p沟道型的情况下，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变大，第五晶体管以及第二晶体管的栅极以及源极被充电成第三电压线、第四电压线、第六电压线以及第一电压线的电压所需时间变长。并且，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变小，第五晶体管以及第二晶体管的栅极以及源极被充电成第三电压线、第四电压线、第六电压线以及第一电压线的电压所需时间变短。

并且，在本发明的第九反相电路以及第九显示装置中，向电连接于输入端子的第二端子输入下降沿电压或上升沿电压时，电连接于第五晶体管的原价的第三端子的瞬变比电连接于第五晶体管的栅极的第四端子的瞬变缓慢。

其结果，在第一晶体管～第七晶体管为n沟道型的情况下，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第五晶体管的栅极-源极之间的电压大于第五晶体管的阈值电压，第五晶体管导通，之后第四晶体管以及第六晶体管截止。这时，第二晶体管导通，同时第一晶体管截止，因此输出电压变为第二电压线侧的电压。并且，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管导通，之后第五晶体管截止。这时，第二晶体管截止，同时第一晶体管导通，因此输出电压变为第一电压线侧的电压。另一方面，在第 一晶体管～第七晶体管为p沟道型的情况下，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第五晶体管的栅极-源极之间的电压大于第五晶体管的阈值电压，第五晶体管导通，之后第四晶体管以及第六晶体管截止。这时，第二晶体管导通，同时第一晶体管截止，因此，输出电压变为第二电压线侧的电压。并且，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管导通，之后第五晶体管截止。这时，第二晶体管截止，同时第一晶体管导通，因此输出电压变为第一电压线侧的电压。

此外，在本发明的第五至第九反相电路以及第五至第九显示装置中，还可以包括延迟元件，用于向第三晶体管的栅极输入将输入到输入端子的信号电压的波形延迟的电压。在这种情况下，向第三晶体管的栅极输入比输入到第一晶体管以及第四晶体管的栅极的信号迟延的信号。其结果，可以缩短第一晶体管、第三晶体管以及第四晶体管各自的栅极从高电压变为低电压时、或者从低电压变为高电压时，第五晶体管的栅极-源极之间的电压超过第五晶体管的阈值电压的时间。

本发明的第十反相电路包括：互为同一沟道型的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管。该反相电路还包括第一电容元件、第二电容元件、第三电容元；以及输入端子及输出端子。其中，第一晶体管根据输入端子的电压(输入电压)与第一电压线的电压之间的电位差或与此相当的电位差，建立或断开输出端子与第一电压线之间的电连接。第二晶体管根据该第二晶体管的栅极电压与输出端子的电压之间的电位差或与此相当的电位差，建立或断开第二电压线与输出端子的电连接。第三晶体管根据输入端子的电压与第三电压线的电压的电位差或与此相当的电位差，建立或断开第五晶体管的栅极与第三电压线的电连接。第四晶体管根据输入端子的电压与第四电压线的电压之间的电位差或与此相当的电位差，建立或断开第五晶体管的源极或栅极即第一端子与第四电压线的电连接。第一电容元件以及第二电容元件串联 ***在输入端子与第五晶体管的栅极之间，第一电容元件和第二电容元件的电连接点电连接于第一端子。第三电容元件被***在第二晶体管的栅极与输出端子之间。第五晶体管根据第一电容元件的端子之间的电压或与其相当的电压，建立或断开第五电压线与第一端子之间的电连接。第六晶体管根据输入端子的电压与第六电压线的电压之间的电位差或与此相当的电位差，建立或断开第二晶体管的栅极与第六电压线的电连接。第七晶体管根据第一端子的电压与第二晶体管的栅极电压之间的电位差或与此相当的电位差，建立或断开第七电压线与第二晶体管的栅极之间的电连接。

本发明的第十显示装置包括具有行状配置的多个扫描线、列状配置的多个信号线以及矩阵状配置的多个像素的显示部，还包括驱动各像素的驱动部。驱动部具有为每个扫描线设置的多个反相电路，驱动部内的各反相电路包括与上述第十反相电路相同的构成要素。

在本发明的第十反相电路以及第十显示装置中，在第五晶体管的栅极与第三电压线之间设有根据输入电压与第三电压线之间的电位差进行导通截止动作的第三晶体管。在第七晶体管的栅极与第四电压线之间设有根据输入电压与第四电压线的电压的电位差进行导通截止动作的第四晶体管。在第二晶体管的栅极与第六电压线之间设有根据输入电压与第六电压线的电压之间的电位差进行导通截止动作的第六晶体管。在第二晶体管的源极与第一电压线之间设有根据输入电压与第一电压线的电压之间的电位差进行导通截止动作的第一晶体管。由此，例如在第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变大，第五晶体管、第七晶体管以及第二晶体管的栅极及源极被充电成各电压线的电压所需时间变长。并且，例如在第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变小，第五晶体管、第七晶体管以及第二晶体管的栅极以及源极被充电为各自的电压线的电压所需时间变短。并且，在本发明中，在输入端子与第五晶体 管的栅极之间***有相互串联连接的第一电容元件以及第二电容元件。并且，第五晶体管的源极电连接于第一电容元件和第二电容元件之间。由此，第一电容元件以及第二电容元件并联连接于第五晶体管的源极，第一电容元件以及第二电容元件串联连接于第五晶体管的栅极，因此第五晶体管的源极的瞬变比第五晶体管的栅极的瞬变缓慢。从而，例如在第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第五晶体管的栅极-源极之间的电压大于第五晶体管的阈值电压，第五晶体管导通，之后第三晶体管截止。这时，第七晶体管导通，同时第四晶体管截止，第二晶体管导通，同时第六晶体管截止，然后第七晶体管截止。结果，输出电压变为第二电压线侧的电压。并且，例如在第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管、第六晶体管导通，之后第五晶体管截止。这时，第二晶体管截止，同时第一晶体管导通，因此输出电压变为第一电压线侧的电压。

本发明的第十一反相电路包括：互为同一沟道型的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管。该反相电路还包括第一电容元件、第二电容元件、第三电容元；以及输入端子及输出端子。其中，第一晶体管的栅极电连接于输入端子，第一晶体管的漏极或源极电连接于第一电压线，第一晶体管的漏极以及源极中的未连接于第一电压线的端子电连接于输出端子。第二晶体管的漏极或源极电连接于第二电压线，第二晶体管的漏极以及源极中的未连接于第二电压线的端子电连接于输出端子。第三晶体管的栅极电连接于输入端子，第三晶体管的漏极或源极电连接于第三电压线，第三晶体管的漏极以及源极中的未连接于第三电压线的端子电连接于第五晶体管的栅极。第四晶体管的栅极电连接于输入端子，第四晶体管的漏极或源极电连接于第四电压线，第四晶体管的漏极以及源极中的未连接于第四电压线的端子电连接于第七晶体管的栅极。第五晶体管的漏极以及源极电连接于第五电压线，第五晶体管的漏极以及源极中的未连接于第五电压线的端子电连接于第七晶体管的栅极。第六晶体管的栅极电连接于输入端子，第六晶体管的漏极 或源极电连接于第六电压线，第六晶体管的漏极以及源极中的未连接于第六电压线的端子电连接于第二晶体管的栅极。第七晶体管的漏极或源极电连接于第七电压线，第七晶体管的漏极以及源极中的未连接于第七电压线的端子电连接于第二晶体管的栅极。第一电容元件以及第二电容元件串联***在输入端子与第五晶体管的栅极之间。第一电容元件和第二电容元件之间的电连接点电连接于第七晶体管的栅极。第三电容元件***在第二晶体管的栅极与输出端子之间。

本发明的第十一显示装置包括具有行状配置的多个扫描线、列状配置的多个信号线以及矩阵状配置的多个像素的显示部，还包括驱动各像素的驱动部。驱动部具有按每个扫描线设置的多个反相电路，驱动部内的各反相电路包括与上述第十一反相电路相同的构成要素。

在本发明的第十一反相电路以及第十一显示装置中，在第五晶体管的栅极与第三电压线之间设有栅极连接于输入端子的第三晶体管。在第七晶体管的栅极与第四电压线之间设有栅极连接于输入端子的第四晶体管。在第二晶体管的栅极与第六电压线之间设有栅极连接于输入端子的第六晶体管。在第二晶体管的源极与第一电压线之间设有源极连接于输入端子的第一晶体管。从而，例如在第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变大，第五晶体管、第七晶体管以及第二晶体管的栅极以及源极被充电成各电压线的电压所需时间变长。并且，例如在第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变小，第五晶体管、第七晶体管以及第二晶体管的栅极以及源极被充电成各电压线的电压所需时间变短。并且在本发明中，在输入端子与第五晶体管的栅极之间***有相互串联连接的第一电容元件以及第二电容元件。并且，第五晶体管的源极电连接于第一电容元件和第二电容元件之间。从而，第一电容元件以及第二电容元件并联连接于第五晶体管的源极，第一电容元件以及第二电容元件串 联连接于第五晶体管的栅极，因此第五晶体管的源极的瞬变比第五晶体管的栅极的瞬变缓慢。从而，例如在第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第五晶体管的栅极-源极之间的电压大于第五晶体管的阈值电压，第五晶体管导通，之后第三晶体管截止。这时，第七晶体管导通，同时第四晶体管截止，第二晶体管导通，同时第六晶体管截止，然后第七晶体管截止。结果，输出电压变为第二电压线侧的电压。并且，例如在第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管、第六晶体管导通，之后第五晶体管截止。这时，第二晶体管截止，同时第一晶体管导通，因此，输出电压变为第一电压线侧的电压。

本发明的第十二反相电路包括：互为同一沟道型的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管。该反相电路还包括输入端子以及输出端子；以及控制元件。控制元件包括电连接于输入端子的第二端子、电连接于作为第七晶体管的栅极的第三端子、以及电连接于第五晶体管的栅极的第四端子。在向第二端子输入下降沿电压或上升沿电压时，控制元件使第三端子的瞬变比第四端子的瞬变缓慢。第一晶体管根据输入端子的电压与第一电压线的电压之间的电位差或与此相当的电位差，建立或断开输出端子与第一电压线的电连接。第二晶体管根据该第二晶体管的栅极电压与输出端子的电压之间的电位差或与此相当的电位差，建立或断开第二电压线与输出端子的电连接。第三晶体管根据输入端子的电压与第三电压线的电压之间的电位差或与此相当的电位差，建立或断开第五晶体管的栅极与第三电压线之间的电连接。第四晶体管根据输入端子的电压与第四电压线的电压之间的电位差或与此相当的电位差，建立或断开第五晶体管的源极或栅极即第一端子与第四电压线之间的电连接。第五晶体管根据第四端子与第三端子之间的端子间电压或与其相当的电压，建立或断开第五电压线与第一端子之间的电连接。第六晶体管根据输入端子的电压与第六电压线的电压之间的电位差或与此相当的电位差，建立或断开第二晶体管的栅极与第六电压线之间的电连接。第七晶体管根据第一端子的电压与第二晶体管的栅极的电压之间的 电位差或与此相当的电位差，建立或断开第七电压线与第二晶体管的栅极之间之间的电连接。

本发明的第十二显示装置包括具有行状配置的多个扫描线、列状配置的多个信号线以及矩阵状配置的多个像素的显示部，还包括驱动各像素的驱动部。驱动部具有为每个扫描线设置的多个反相电路，驱动部内的各反相电路包括与上述第十二反相电路相同的构成要素。

在本发明的第十二反相电路以及第十二显示装置中，在第五晶体管的栅极与第三电压线之间设有根据输入电压与第三电压线的电压之间的电位差进行导通截止动作的第三晶体管。在第七晶体管的栅极与第四电压线之间设有根据输入电压与第四电压线的电压之间的电位差进行导通截止动作的第四晶体管。在第二晶体管的栅极与第六电压线之间设有输入电压与第六电压线的电压之间的电位差进行导通截止动作的第六晶体管。在第二晶体管的源极与第一电压线之间设有根据输入电压与第一电压线的电压之间的电位差进行导通截止动作的第一晶体管。

从而，在第一晶体管～第七晶体管为n沟道型的情况下，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变大，第五晶体管、第七晶体管以及第二晶体管的栅极及源极被充电成各电压线的电压所需时间变长。并且，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变小，第五晶体管、第七晶体管以及第二晶体管的栅极以及源极被充电成各电压线的电压所需时间变短。另一方面，在第一晶体管～第七晶体管为p沟道型的情况下，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变大，第五晶体管、第七晶体管以及第二晶体管的栅极以及源极被充电成各电压线的电压所需时间变长。并且，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电 压变为低电压时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的导通电阻逐渐变小，第五晶体管、第七晶体管以及第二晶体管的栅极以及源极被充电成各电压线的电压所需时间变短。

并且，在本发明的第十二反相电路以及第十二显示装置中，在向电连接于输入端子的第二端子输入下降沿电压时，电连接于第五晶体管的源极的第三端子的瞬变比电连接于第五晶体管的第四端子的瞬变缓慢。

从而，在第一晶体管～第七晶体管为n沟道型的情况下，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第五晶体管的栅极-源极之间的电压大于第五晶体管的阈值电压，第五晶体管导通，之后第三晶体管截止。这时，第七晶体管导通，同时第四晶体管截止，第二晶体管导通，同时第六晶体管截止，然后第七晶体管截止。结果，输出电压变为第二电压线侧的电压。并且第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第三晶体管、第四晶体管、第六晶体管导通，然后第五晶体管截止。这时，第二晶体管截止，同时第一晶体管导通，因此输出电压变为第一电压线侧的电压。另一方面，在第一晶体管～第七晶体管为p沟道型的情况下，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从低电压变为高电压时，第五晶体管的栅极-源极之间的电压大于第五晶体管的阈值电压，第五晶体管导通，之后第三晶体管截止。这时，第七晶体管导通，同时第四晶体管截止，第二晶体管导通，同时第六晶体管截止，然后第七晶体管截止。其结果，输出电压变为第二电压线侧的电压。并且，第三晶体管、第四晶体管、第六晶体管以及第一晶体管各自的栅极从高电压变为低电压时，第三晶体管、第四晶体管、第六晶体管导通，之后第五晶体管截止。这时，第二晶体管截止，同时第一晶体管导通，因此输出电压变为第一电压线侧的电压。

此外，在本发明的第十至第十二反相电路以及第十至第十二显示装置中，还可以设置延迟元件，用于向第三晶体管的栅极输入将输入到输入端子的信号电压的电压波形延迟的电压。在这种情况下，向第三晶体管的栅 极输入比输入第一晶体管的栅极的信号迟延的信号，因此可以缩短在第一晶体管以及第三晶体管各自的栅极从高电压变为低电压时或从低电压变为高电压时第五晶体管的栅极和第一端子间的电压超过第五晶体管的阈值电压的时间。

发明效果

根据本发明的第一至第四反相电路以及第一至第四显示装置，几乎不存在第一晶体管和第二晶体管同时导通的期间，因此几乎不存在通过第一晶体管以及第二晶体管流过电压线之间的电流(贯通电流)。从而可以抑制功耗。并且，第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时，输出电压变为第二电压线侧的电压或第一电压线侧的电压，第一晶体管以及第三晶体管各自的栅极电压从低电压变为高电压时，输出电压变为与上述相反侧的电压，因此，可以消除输出电压的差异。其结果，例如可以降低像素电路内的驱动晶体管的阈值校正或迁移率校正的各像素电路的差异，还可以降低每个像素的亮度的差异。

并且，在本发明的第一至第四反相电路以及第一至第四显示装置中，在将输入到输入端子的信号电压的电压波形延迟的电压输入到第三晶体管的栅极的情况下，可以缩短在第一晶体管以及第三晶体管各自的栅极电压从高电压变为低电压时或从低电压变为高电压时第二晶体管的栅极-源极之间的电压超过第二晶体管的阈值电压的时间。从而能够实现电路动作的高速化。

根据本发明的第五至第九反相电路以及第五至第九显示装置，几乎不存在第一晶体管和第二晶体管同时导通或第四晶体管和第五晶体管同时导通的期间。从而，仅仅存在少许的通过这些晶体管流过电压线彼此间的电流(贯通电流)，因此能够抑制功耗。并且，第一晶体管的栅极从高电压变为低电压时输出电压变为第二电压下侧的电压或第一电压线侧的电压，第一晶体管的栅极从低电压变为高电压时输出电压变为与上述相反侧的电压。由此，能够减少输出电压的波高值从期望值偏离。其结果，例如 能够降低像素电路内的驱动晶体管的阈值校正或迁移率校正的差异，并且能够降低各像素的亮度差异。

并且，在本发明的第五至第九反相电路以及第五至第九显示装置中，在将输入到输入端子的信号电压的波形延迟的电压输入到第三晶体管的栅极的情况下，能够缩短第一晶体管的栅极从高电压变为低电压时或从低电压变为高电压时第五晶体管的栅极-源极间的电压超过第五晶体管的阈值电压的时间。从而能够实现电路动作的高速化。

根据本发明的第十至第十二反相电路以及第十至第十二显示装置，几乎不存在第一晶体管和第二晶体管同时导通的期间。从而仅仅存在少许的通过第一晶体管以及第二晶体管流过电压线彼此间的电流(贯通电流)，因此能够抑制功耗。并且，第一晶体管的栅极从高电压变为低电压时输出电压变为第二电压线侧的电压或第一电压线侧的电压，第一晶体管的栅极从低电压变为高电压时输出电压变为与上述相反侧的电压。从而，能够减少输出电压的波高值从期望值偏离。其结果，例如能够降低像素电路内的驱动晶体管的阈值校正或迁移率校正差异，并且能够降低各像素的亮度差异。

并且，在本发明中，第一电容元件以及第二电容元件并没有串联连接于输出端子，因此输入第五晶体管的栅极以及源极的耦合量不会受输出端的寄生电容的影响。从而能够使第五晶体管的栅极-第一端子之间的电压变大，因此能够实现反相电路的高速化。并且，在本发明中，能够在低电压侧和高电压侧公用一根电压线。因此，在这种情况下，无需提高反相电路的耐压。

并且，在本发明中，将输入到输入端子的信号电压的波形延迟的电压输入到第三晶体管的栅极时，能够缩短第一晶体管、第三晶体管、第四晶体管以及第六晶体管各自的栅极从高电压变为低电压时或从低电压变为高电压时第五晶体管的栅极和第四端子间的电压超过第五晶体管的阈值电压的时间。从而能够实现电路动作的高速化。

附图说明

图1是表示本发明的第一实施方式涉及的反相电路例的电路图。

图2是表示图1所示的反相电路的输入输出信号波形的一例波形图。

图3是表示图1所示的反相电路的动作的一例的波形图。

图4是用于说明图1所示的反相电路的动作的一例的电路图。

图5是用于说明图4之后动作的一例的电路图。

图6是用于说明图5之后动作的一例的电路图。

图7是用于说明图6之后动作的一例的电路图。

图8是用于说明图7之后动作的一例的电路图。

图9是表示本发明的第二实施方式涉及的反相电路的一例的电路图。

图10A至图10D是表示图9所示的延迟元件的变化的电路图。

图11是表示图9所示的反相电路的动作的一例的波形图。

图12是表示图9所示的延迟元件的输入输出信号波形的一例波形图。

图13是用于说明图9所示的反相电路的动作的一例的电路图。

图14是表示图9所示的反相电路的一变形例的电路图。

图15是表示图14所示的反相电路的动作的一例的波形图。

图16是表示图9所示的反相电路的另一变形例的电路图。

图17是表示图14所示的反相电路的其他变形例的电路图。

图18是本发明的第三实施方式涉及的反相电路的一例的电路图。

图19是表示图18所示的反相电路的输入输出信号波形的一例波形图。

图20是表示图18所示的反相电路的动作的一例的波形图。

图21是用于说明图18所示的反相电路的动作的一例的电路图。

图22是用于说明图21之后动作的一例的电路图。

图23是用于说明图22之后动作的一例的电路图。

图24是用于说明图23之后动作的一例的电路图。

图25是用于说明图24之后动作的一例的电路图。

图26是用于说明图25之后动作的一例的电路图。

图27是表示本发明的第四实施方式涉及的反相电路的一例电路图。

图28是表示图27所示的反相电路的动作的一例的波形图。

图29是用于说明图27所示的反相电路的动作的一例的电路图。

图30是用于说明图29之后动作的一例的电路图。

图31是用于说明图30之后动作的一例的电路图。

图32是用于说明图31之后动作的一例的电路图。

图33是用于说明图32之后动作的一例的电路图。

图34是用于说明图33之后动作的一例的电路图。

图35是表示图27所示的反相电路的一变形例的电路图。

图36是表示图27所示的反相电路的另一变形例的电路图。

图37是表示在图18所示的反相电路附加延迟元件的一例的电路图。

图38是表示在图27所示的反相电路附加延迟元件的一例的电路图。

图39A至图39D是表示图37、图38所示的延迟元件的变化的电路图。

图40是表示图37、图38所示的反相电路的动作的一例的波形图。

图41是表示图37、图38所示的延迟元件的输入输出信号波形的一例波形图。

图42是用于说明图37、图38所示的反相电路的动作的一例的电路图。

图43是表示本发明的第五实施方式涉及的反相电路例的一例的电路图。

图44是表示图43所示的反相电路的输入输出信号波形的一例波形图。

图45是表示图43所示的反相电路的动作的一例的波形图。

图46是用于说明图43所示的反相电路的动作的一例的电路图。

图47是用于说明图46之后的动作的一例的电路图。

图48是用于说明图47之后的动作的一例的电路图。

图49是用于说明图48之后的动作的一例的电路图。

图50是用于说明图49之后的动作的一例的电路图。

图51是用于说明图50之后的动作的一例的电路图。

图52是表示本发明的第六实施方式涉及的反相电路的一例的电路图。

图53是用于说明图43所示的反相电路的寄生电容的电路图。

图54是用于说明图52所示的反相电路的寄生电容的电路图。

图55是用于说明图52所示的反相电路的动作的一例的波形图。

图56是用于说明图52所示的反相电路的动作的另一例的波形图。

图57是用于说明图52所示的反相电路的动作的其他例的波形图。

图58是表示图52所示的反相电路的一变形例的电路图。

图59是表示图52所示的反相电路的另一变形例的电路图。

图60是用于说明图59所示的反相电路的动作的一例波形图。

图61是表示在图43所示的反相电路附加延迟元件的一例的电路图。

图62是表示在图52所示的反相电路附加延迟元件的一例的电路图。

图63是表示在图58所示的反相电路附加延迟元件的一例的电路图。

图64A至图64D是表示图61～图63所示的延迟元件的变化的电路图。

图65是表示图61～图63所示的反相电路的动作的一例波形图。

图66是表示图61～图63所示的延迟元件的输入输出信号波形的一例的波形图。

图67是用于说明图61～图63所示的反相电路的动作的一例的电路图。

图68是作为上述各实施方式及其变形例的反相电路的应用例的一例的显示装置构成图。

图69是表示图68所示的写入线驱动电路以及像素电路的一例的电路图。

图70是表示图68所示的显示装置的动作的一例的波形图。

图71是表示现有的显示装置的像素电路的一例的电路图。

图72是表示现有的反相电路的一例的电路图。

图73是表示图72所示的反相电路的输入输出信号波形的一例波形图。

图74是表示现有的反相电路的另一例的电路图。

图75是表示现有的反相电路的其他例的电路图。

具体实施方式

下面，参考附图对发明的实施方式进行详细说明。此外，说明顺序如下：

1、第一实施方式(图1～图8)

2、第二实施方式(图9～图13)

3、第一、第二实施方式的变形例(图14～图17)

4、第三实施方式(图18～图26)

5、第四实施方式(图27～图34)

6、第三、第四实施方式的变形例(图35～图42)

7、第五实施方式(图43～图51)

8、第六实施方式(图52～图57)

9、第五、第六实施方式的变形例(图58～图67)

10、应用例(图68～图70)

11、现有技术的说明(图71～图75)

<第一实施方式>

[结构]

图1示出了本发明的第一实施方式涉及的反相电路1的整体结构的一例。反相电路1用于从输出端子OUT输出与输入到输入端子IN的脉冲信号的信号波形(例如参见图2(A))基本相反的脉冲信号(例如参见图2(B))。反相电路1优选形成在非晶硅或非晶氧化物半导体上，其例如包括互为同一沟道型的三个晶体管Tr1、Tr2、Tr3。除了上述三个晶体管Tr1、Tr2、Tr3之外，反相电路1还包括两个电容元件C1、C2以及输入端子IN和输出端子OUT，构成3Tr2C的电路结构。

晶体管Tr1相当于本发明中的“第一晶体管”的一个具体示例，晶体管Tr2相当于本发明中的“第二晶体管”的一个具体示例，晶体管Tr3相当于本发明中的“第三晶体管”的一个具体示例。而且，电容元件C1相当于本发明中的“第一电容元件”的一个具体示例，电容元件C2相当于本发明中的“第二电容元件”的一个具体示例。

晶体管Tr1、Tr2、Tr3例如是n沟道MOS(金属氧化膜半导体：Metal Oxide Semiconductor)型的薄膜晶体管(TFT)。晶体管Tr1例如根据输入端子IN的电压(输入电压Vin)与低电压线LL的电压VL之间的电位差Vgsl(或与此相当的电位差)来接通或断开输出端子OUT与低电压线LL之间的电连接。晶体管Tr1的栅极与输入端子IN电连接，晶体管Tr1的 源极或漏极与低电压线LL电连接，晶体管Tr1的源极和漏极中不与低电压线LL连接的端子与输出端子OUT电连接。晶体管Tr2根据该晶体管Tr2的栅极电压Vg2与输出端子OUT的电压(输出电压Vout)之间的电位差Vgs2(或与其相对应的电位差)来接通或断开高电压线LH与输出端子OUT之间的电连接。晶体管Tr2的栅极与晶体管Tr3的漏极电连接，晶体管Tr2的源极或漏极与输出端子OUT电连接，晶体管Tr2的源极和漏极中不与输出端子OUT连接的端子与高电压线LH电连接。晶体管Tr3根据输入电压Vin与低电压线LL的电压VL之间的电位差Vgs3(或与其相对应的电位差)来接通或断开晶体管Tr2的栅极与低电压线LL之间的电连接。晶体管Tr3的栅极与输入端子IN电连接，晶体管Tr3的源极或漏极与低电压线LL电连接，晶体管Tr3的源极和漏极中不与低电压线LL连接的端子与晶体管Tr2的栅极电连接。也就是说，晶体管Tr1和Tr3连接于相互相同的电压线(低电压线LL)，且晶体管Tr1的源极和漏极中的靠低电压线LL侧的端子与晶体管Tr3的源极和漏极中的电压线LL侧的端子是相互相同的电位。

低电压线LL相当于本发明中的“第一电压线”、“第三电压线”的一个具体示例，高电压线LH相当于本发明中的“第二电压线”的一个具体示例。

高电压线LH与输出比低电压线LL的电压VL高的电压(恒定电压)的电源(未图示)相连接，在驱动反相电路1时，高电压线LH的电压VH变为电压Vdd。低电压线LL与输出比高电压线LH的电压VH低的电压(恒定电压)的电源(未图示)相连接，在驱动反相电路1时，低电压线LL的电压VL变为电压Vss(＜Vdd)。

电容元件C1、C2串联***在输入端子IN与晶体管Tr2的栅极之间。电容元件C1与电容元件C2的电连接点B与输出端子OUT电连接。电容元件C1***晶体管Tr2的栅极侧，电容元件C2***晶体管Tr1的栅极侧。电容元件C2的电容大于电容元件C1的电容。电容元件C1、C2各自的电容优选满足下式(1)。如果电容元件C1、C2满足数式(1)，则当下述的 输入电压Vin下降沿时，可以使晶体管Tr2的栅极-源极间电压大于等于其阈值电压Vth2，且输出电压Vout可以从低变高。

C2(Vdd-Vss)/(C1+C2)＞Vth2  ...(1)

因此，与现有的反相电路(图72中的反相电路200)相比，反相电路1相当于在输出级的晶体管Tr1、Tr2与输入端子IN之间***了控制元件10及晶体管Tr3的电路。这里，例如如图1所示，控制元件10具有与输入端子IN电连接的第一端子P1、与输出端子OUT电连接的第二端子P2以及与晶体管Tr2的栅极电连接的第三端子P3。例如如图1所示，控制元件10还构成为包括电容元件C1、C2。例如当下降沿电压被输入第一端子P1时，控制元件10使第二端子P2的瞬变(transient)缓于第三端子P3的瞬变。具体地，例如当下降沿电压被输入输入端子IN时，控制元件10使晶体管Tr2的源极(输出端子OUT侧的端子)的瞬变比晶体管Tr2的栅极的瞬变缓。另外，控制元件10的动作与下述反相电路1的动作一并描述。

[动作]

下面，参考图3～图8对反相电路1的动作的一例进行说明。图3是示出反相电路1的动作的一例的波形图。图4～图8是示出反相电路1的一系列动作的一例的电路图。

首先，当输入电压Vin为高电压(Vdd)时，晶体管Tr1、Tr3导通(ON)，晶体管Tr2的栅极电压Vg2和源极电压Vs2被充电至低电压线LL的电压VL(＝Vss)(参见图3和图4)。由此，晶体管Tr2截止(OFF)(Vgs2＝0V时截止的情况)，电压Vss被作为输出电压Vout输出。此时，Vdd-Vss的电压被充入电容元件C2。

然后，当输入电压Vin从高电压(Vdd)变化(下降)为低电压(Vss)时，晶体管Tr1、Tr3的栅极电压Vg1、Vg3也从Vdd变化(下降)为Vss(参见图3、图5)。由此，晶体管Tr1的栅极电压的变化通过电容元件C2传递到晶体管Tr2的源极(输出端子OUT)，从而晶体管Tr2的源极电 压Vs2(输出电压Vout)变化(下降)ΔV1’。而且，晶体管Tr1的栅极电压Vg1的变化还通过电容元件C1、C2传递到晶体管Tr2的栅极，从而晶体管Tr2的栅极电压Vg2变化(下降)ΔV2’。但是，此时，晶体管Tr1、Tr3导通。因此，电流从低电压线LL流向晶体管Tr2的源极(输出端子OUT)和晶体管Tr2的栅极，因而该电流将晶体管Tr2的源极(输出端子OUT)和晶体管Tr2的栅极充电至Vss。

这里，由于晶体管Tr1、Tr3的栅极电压从Vdd变化(下降)为Vss，因此晶体管Tr1、Tr3的导通电阻逐渐增大，将晶体管Tr2的源极(输出端子OUT)和栅极充电至低电压线LL的电压VL所需的时间变长。

而且，将晶体管Tr2的源极(输出端子OUT)与晶体管Tr2的栅极上的总电容进行比较时，由于电容元件C1、C2并联连接于晶体管Tr2的源极(输出端子OUT)，电容元件C1、C2串联连接于晶体管Tr2的栅极，因此，晶体管Tr2的源极(输出端子OUT)的瞬变比晶体管Tr2的栅极的瞬变要慢。其结果，将晶体管Tr2的源极(输出端子OUT)充电至低电压线LL的电压VL所需的时间比将晶体管Tr2的栅极充电至低电压线LL的电压VL所需的时间长。

而且，当输入电压Vin大于等于Vss+Vth1，且大于等于Vss+Vth3时，晶体管Tr1、Tr3在线性区域内动作。Vth1为晶体管Tr1的阈值电压，Vth3为晶体管Tr3的阈值电压。另一方面，当输入电压Vin小于Vss+Vth1，且小于Vss+Vth3时，晶体管Tr1、Tr3在饱和区域内动作。因此，虽然图5所示的电流流入晶体管Tr2的源极(输出端子OUT)和栅极，但晶体管Tr1、Tr3无法将各个点充电至电压Vss。

最后，当输入电压Vin从Vdd变为Vss时，晶体管Tr2的栅极-源极间电压Vgs2变为ΔV1-ΔV2(参见图3和图6)。此时，在晶体管Tr2的栅极-源极间电压Vgs2变为大于晶体管Tr2的阈值电压Vth2的时刻，晶体管Tr2导通，开始从高电压线LH流出电流。

在晶体管Tr2导通时，除了晶体管Tr1之外，晶体管Tr2也使晶体管Tr2的源极电压Vs2(输出电压Vout)上升。而且，由于电容元件C1连 接在晶体管Tr2的栅极和源极之间，因此产生自举(bootstrap)现象，晶体管Tr2的栅极电压Vg2也与晶体管Tr2的源极电压Vs2(输出电压Vout)的上升联动地上升。然后，在晶体管Tr2的源极电压Vs2(输出电压Vout)和栅极电压Vg2变为大于等于Vss-Vth1，且大于等于Vss-Vth3的时刻，晶体管Tr1、Tr3截止，晶体管Tr2的源极电压Vs2(输出电压Vout)和栅极电压Vg2仅随着晶体管Tr2上升。

经过一定时间之后，晶体管Tr2的源极电压Vs2(输出电压Vout)变为Vdd，从输出端子OUT输出Vdd(参见图3和图7)。然后，再经过一定时间之后，输入电压Vin从低电压(Vss)变化(上升)为高电压(Vdd)(参见图3和图8)。此时，在输入电压Vin低于Vss+Vth1、且低于Vss+Vth3的阶段，晶体管Tr1、Tr3截止。因此，通过电容元件C1、C2的耦合被输入至晶体管Tr2的源极(输出端子OUT)和栅极，从而晶体管Tr2的源极电压Vs2(输出电压Vout)和栅极电压Vg2上升。然后，当输入电压Vin变为大于等于Vss+Vth1，且大于等于Vss+Vth3时，晶体管Tr1、Tr3导通。因此，电流流向晶体管Tr2的源极(输出端子OUT)和栅极，因而该电流将晶体管Tr2的源极(输出端子OUT)和栅极充电至Vss。

这里，由于晶体管Tr1、Tr3的栅极电压从Vss变化(上升)为Vdd，因此晶体管Tr1、Tr3的导通电阻逐渐变小，将晶体管Tr2的源极(输出端子OUT)和栅极充电至低电压线LL的电压VL所需的时间相对变短。最终，晶体管Tr2的源极电压Vs2(输出电压Vout)和栅极电压Vg2变为Vss，并从输出端子输出Vss(参见图3和图4)。

如上所述，在本实施方式的反相电路1中，从输出端子OUT输出与输入到输入端子IN的脉冲信号的信号波形(例如参见图2(A))基本相反的脉冲信号(例如参见图2(B))。

[效果]

另外，例如如图72所示的现有的反相电路200形成串联连接了两个n沟道MOS型晶体管Tr1、Tr2的单沟道型电路结构。例如如图73所示，在反相电路200中，当输入电压Vin为Vss时，输出电压Vout不是Vdd， 而是Vdd-Vth2。也就是说，输出电压Vout中包含晶体管Tr2的阈值电压Vth2，输出电压Vout受到晶体管Tr2的阈值电压Vth2的差异的很大影响。

因此，例如如图74中的反相电路300所示，可以考虑将晶体管Tr2的栅极与漏极相互电分离，并将晶体管Tr2的栅极与施加有比漏极的电压Vdd更高的电压Vdd2(≥Vdd+Vth2)的高电压配线LH2连接。而且，例如可以考虑图75中的反相电路400所示的自举型电路结构。

但是，在图72、图74、图75所示的任一电路中，甚至在输入电压Vin为高电压、即输出电压Vout为低电压的时刻，电流(贯通电流)也通过晶体管Tr1、Tr2从高电压配线LH侧流向低电压配线LL侧。其结果，导致反相电路的功耗增大。而且，在图72、图74、图75所示的电路中，例如如图73(B)中的虚线所包围之处所示，当输入电压Vin变为Vdd时，输出电压Vout并不是Vss，输出电压Vout的波峰值出现差异。因此，例如将这些反相电路用于有源矩阵方式的有机EL显示装置中的扫描器时，每个像素电路中的驱动晶体管的阈值校正或迁移率校正都会产生差异，该差异将导致亮度差异。

另一方面，在本实施方式的反相电路1中，在晶体管Tr2的栅极与低电压线LL之间、以及晶体管Tr2的源极与低电压线LL之间设有根据输入电压Vin与低电压线LL的电压VL之间的电位差进行导通截止动作的晶体管Tr1、Tr3。由此，当晶体管Tr1、Tr3各自的栅极电压从高电压(Vdd)变化(下降)为低电压(Vss)时，晶体管Tr1、Tr3各自的导通电阻逐渐变大，从而将晶体管Tr2的栅极和源极充电至低电压线LL的电压VL所需的时间变长。并且，当晶体管Tr1、Tr3各自的栅极电压从低电压(Vss)变化(上升)为高电压(Vdd)时，晶体管Tr1、Tr3各自的导通电阻逐渐变小，从而将晶体管Tr2的栅极和源极充电至低电压线LL的电压VL所需的时间变短。而且，在本实施方式的反相电路1中，电容元件C1、C2串联连接于晶体管Tr2的栅极，电容元件C1、C2并联连接于晶体管Tr2的源极。因此，晶体管Tr2的源极的瞬变比晶体管Tr2的栅极的瞬变要慢。其结果，当晶体管Tr1、Tr3各自的栅极电压从高电压(Vdd)变 化(下降)为低电压(Vss)时，晶体管Tr2的栅极-源极间电压Vgs2大于晶体管Tr2的阈值电压Vth2，从而晶体管Tr2导通，紧接着晶体管Tr1、Tr3截止。也就是说，输入电压Vin的变化通过电容元件C1、C2输入至晶体管Tr2的栅极和源极，通过瞬变差使得栅极-源极间电压Vgs2大于阈值电压Vth2时，晶体管Tr2导通，紧接着晶体管Tr1、Tr3截止。此时，输出电压Vout为高电压线LH侧的电压。此外，当晶体管Tr1、Tr3各自的栅极电压从低电压(Vss)变化(上升)为高电压Vdd时，晶体管Tr1、Tr3导通，紧接着晶体管Tr2截止。此时，输出电压Vout变为低电压线LL侧的电压。

这样，在本实施方式的反相电路1中，几乎不存在晶体管Tr1与晶体管Tr2同时导通的期间。因此，几乎不存在通过晶体管Tr1、Tr2在高电压线LH和低电压线LL之间流动的电流(贯通电流)，因此可以抑制功耗。而且，当晶体管Tr1、Tr3各自的栅极电压从高电压Vdd变化(下降)为低电压(Vss)时，输出电压Vout为高电压线LH侧的电压，当晶体管Tr1、Tr3各自的栅极电压从低电压(Vss)变化(上升)为高电压(Vdd)时，输出电压Vout为低电压线LL侧的电压。由此，可以消除输出电压Vout的差异。其结果，例如可以降低每个像素电路中的驱动晶体管的阈值校正或迁移率校正的差异，从而可以降低每个像素的亮度差异。

<第二实施方式>

[结构]

图9示出了本发明的第二实施方式所涉及的反相电路2的整体结构的一例。与上述实施方式的反相电路1一样，反相电路2也从输出端子OUT输出与输入到输入端子IN的脉冲信号的信号波形(例如如图2(A))基本相反的脉冲信号(例如如图2(B))。反相电路2与上述实施方式的反相电路1的结构的区别在于包括延迟元件3。因此，下面主要对第二实施方式与上述实施方式的区别点进行说明，对于与上述实施方式的相同点，则适当省略说明。

延迟元件3用于将输入至输入端子IN的信号电压的电压波形延迟后的电压输入至晶体管Tr3的栅极。延迟元件3设置在输入端子IN与晶体管Tr3的栅极之间，例如将电压波形的下降沿比输入到输入端子IN的信号电压的电压波形的下降沿慢的电压输入至晶体管Tr3的栅极。另外，不仅电压波形的下降沿，延迟元件3还可以使电压波形的上升沿比输入到输入端子IN的信号电压的电压波形的上升沿缓。只是在这种情况下，延迟元件3要延迟输入到输入端子IN的信号电压的电压波形，以使下降沿比上升沿更缓。

延迟元件3例如形成图10(A)～图10(D)所示的电路结构。在图10(A)中，延迟元件3包括电容元件C3。电容元件C3的一端与晶体管Tr3的栅极电连接，电容元件C3的另一端与低电压线LL电连接。

在图10(B)中，延迟元件3构成为包括晶体管Tr4。晶体管Tr4是与晶体管Tr1、Tr2、Tr3的沟道型相同沟道型的晶体管，例如为n沟道MOS型TFT。晶体管Tr4的源极与晶体管Tr3的栅极电连接，晶体管Tr4的漏极与输入端子IN电连接。晶体管Tr4的栅极与高电压线LH1电连接，高电压线LH1与输出使晶体管Tr4进行导通截止动作的脉冲信号的电源(未图示)电连接。

在图10(C)中，延迟元件3构成为包括上述晶体管Tr4以及晶体管Tr5。晶体管Tr5为与晶体管Tr1、Tr2、Tr3的沟道型相同沟道型的晶体管，例如为n沟道MOS型TFT。晶体管Tr5的栅极和源极与晶体管Tr3的栅极电连接，晶体管Tr5的漏极与输入端子IN电连接。

在图10(D)中，延迟元件3构成为包括上述晶体管Tr4以及上述电容元件C3。

[动作和效果]

图11示出了反相电路2的动作的一例。此外，图11中示出了采用具有图10(D)所示的电路结构的延迟元件3时的波形。反相电路2的基本动作与图3～图8所示的动作相同。与图3～图8所示的动作的区别之处 在于输入电压Vin从高电压(Vdd)变(下降)为低电压(Vss)的时候以及输入电压Vin从低电压(Vss)变(上升)为高电压(Vdd)的时候。

当输入电压Vin从高电压(Vdd)变(下降)为低电压(Vss)时，晶体管Tr1、Tr3的栅极电压从Vdd变为Vss。在第一实施方式的反相电路1中，该电压变化通过电容元件C2使晶体管Tr2的源极产生ΔV1的电压变化，并通过电容元件C1、C2使晶体管Tr2的栅极产生ΔV2的电压变化。这里，向晶体管Tr2的栅极输入ΔV2的耦合量的原因在于：晶体管Tr3的栅极电压Vg3从Vdd下降至Vss，从而晶体管Tr3的导通电阻逐渐增大，将晶体管Tr2的栅极充电至Vss的瞬变变慢。换而言之，之所以向晶体管Tr2的栅极输入ΔV2的耦合量是因为在输入耦合的定时(timing)晶体管Tr3从导通切换为截止。

另一方面，在本实施方式中，通过延迟元件3将通过如图12所示地延迟输入到输入端子IN的信号电压所得到的信号电压输入至晶体管Tr3的栅极。这样，与直接将输入电压Vin输入至晶体管Tr3的栅极的情况相比，晶体管Tr3的截止点(导通与截止的切换点)推迟。也就是说，晶体管Tr3在通过电容元件C2输入耦合的定时也是导通的(参见图13)。因此，可以使最终输入到晶体管Tr2的栅极的耦合量(ΔV2)比现有技术小(参见图11(C))，从而可以增大晶体管Tr2的栅极-源极间电压Vgs2。其结果，可以实现反相电路2的高速化。

在本实施方式中，当输入电压Vin从低电压(Vss)变(上升)为高电压(Vdd)时，同样通过延迟元件3将通过如图12所示地延迟输入到输入端子IN的信号电压所得到的信号电压输入至晶体管Tr3的栅极。因此，晶体管Tr3的截止点推迟，所以在晶体管Tr1导通之后，晶体管Tr3才导通，从而当输出电压Vout处于变化状态时，电流(贯通电流)有可能从高电压线LH流向低电压线LL。但实际上，考虑到晶体管Tr3的导通动作点以及输入到晶体管Tr3的栅极的信号电压的波形，即使输入到晶体管Tr3的信号电压延迟，如图12所示，在上升沿，晶体管Tr3的导通时间仍是几乎不变的，相反在下降沿，晶体管Tr3的截止时间发生很 大变化。因此，上述贯通电流的流动期间非常短，反相电路2的功耗基本与反相电路1的功耗相同。

另外，在第一实施方式中，向晶体管Tr2的源极和栅极输入由输入电压Vin的变化引起的耦合，并利用晶体管Tr2的源极与栅极的瞬变差使晶体管Tr2的栅极-源极间电压Vgs2成为大于等于晶体管Tr2的阈值电压Vth2的值。此时，虽然高电压线LH侧的电压作为输出电压Vout输出至输出端子OUT，但输出端子OUT的瞬变极大地依存于晶体管Tr2的栅极-源极间电压Vgs2。也就是说，当晶体管Tr2的栅极-源极间电压Vgs2快速变大时，输出电压Vout上升沿变快，当晶体管Tr2的栅极-源极间电压Vgs2缓慢变大时，输出电压Vout的上升沿也变慢。

因此，在实现反相电路1的高速化时，只要使晶体管Tr2的栅极-源极间电压Vgs2上升沿变快即可，其方法例如可以考虑增大电容元件C2的电容。但是，电容元件C2的电容增大时，反相电路1所占的面积也会变大。其结果，例如在有机EL显示装置中将增大了电容元件C2的电容的反相电路1用于扫描器等中时，显示面板中周围部分(框架，frame)所占的面积变大，可能会阻碍窄框化的实现。而且，电容元件C2的电容增大时，晶体管Tr2的源极(输出端子OUT)会产生大于ΔV1的电压变化，而晶体管Tr2的栅极也会相应地产生大于ΔV2的电压变化。其结果，虽然电容元件C2的电容增大了，但晶体管Tr2的栅极-源极间电压Vgs2的值基本与ΔV1-ΔV2相同，电容元件C2的电容增大并未给反相电路1的高速化带来什么贡献。

另一方面，在本实施方式中，通过延迟元件3将通过如图12所示地延迟输入到输入端子IN的信号电压所得到的信号电压输入至晶体管Tr3的栅极。这样，可以实现反相电路2的高速化，而不用增大电容元件C2的电容。

<第一和第二实施方式的变形例>

在上述各实施方式中，晶体管Tr1、Tr2、Tr3由n沟道MOS型TFT形成，但例如也可以由p沟道MOS型TFT形成。只是，这种情况下， 要调换高电压线LH与低电压线LL的位置关系，并使晶体管Tr1、Tr2、Tr3从低电压(Vss)变(上升)为高电压(Vdd)时的过渡响应与晶体管Tr1、Tr2、Tr3从高电压(Vdd)变(下降)为低电压(Vss)时的过渡响应彼此相反。

而且，在上述第二实施方式中，已经对使用延迟元件3将通过如图12所示地延迟输入到输入端子IN的信号电压所得到的信号电压输入至晶体管Tr3的栅极的情况进行了说明，但也可以使用其他方法将这样的信号输入至晶体管Tr3的栅极。例如如图14中的反相电路4所示，可以独立于输入端子IN而设置输入端子IN2，将输入端子IN2与晶体管Tr3的栅极相互电连接，并从外部向输入端子IN2输入如图15(B)所示的信号。

而且，在上述第二实施方式及其变形例中，当输入电压Vin从低电压(Vss)变(上升)为高电压(Vdd)时，电流(贯通电流)有可能从高电压线LH流向低电压线LL，可以新增加改善这一情况的元件。例如如图16、图17所示，可以进一步在控制电路10中设置晶体管Tr6。此外，晶体管Tr6为与晶体管Tr1、Tr2、Tr3的沟道型相同沟道型的晶体管，例如为n沟道MOS型TFT。

晶体管Tr6与晶体管Tr3并联连接，且晶体管Tr6的栅极连接于输入端子IN。这种情况下，当输入电压Vin从高电压(Vdd)变(下降)为低电压(Vss)时，晶体管Tr3的导通时间变长，而当输入电压Vin从低电压(Vss)变(上升)为高电压(Vdd)时，无延迟的输入电压Vin可以使晶体管Tr6比晶体管Tr3先导通。其结果，可以降低贯通电流。

<第三实施方式>

[结构]

图18示出了本发明的第三实施方式所涉及的反相电路1的整体结构的一例。反相电路1用于从输出端子OUT输出与输入到输入端子IN的脉冲信号的信号波形(例如参见图19(A))基本相反的脉冲信号(例如参 见图19(B))。反相电路1优选形成在非晶硅或非晶氧化物半导体上，例如包括同一沟道型的五个晶体管Tr1～Tr5。除了上述五个晶体管Tr1～Tr5之外，反相电路1还包括两个电容元件C1、C2以及输入端子IN和输出端子OUT，构成5Tr2C的电路结构。

晶体管Tr1相当于本发明中的“第一晶体管”的一个具体示例，晶体管Tr2相当于本发明中的“第二晶体管”的一个具体示例，晶体管Tr3相当于本发明中的“第三晶体管”的一个具体示例，晶体管Tr4相当于本发明中的“第四晶体管”的一个具体示例，晶体管Tr5相当于本发明中的“第五晶体管”的一个具体示例。而且，电容元件C1相当于本发明中的“第一电容元件”的一个具体示例，电容元件C2相当于本发明中的“第二电容元件”的一个具体示例。

晶体管Tr1～Tr5为同一沟道型的薄膜晶体管(TFT)，例如为n沟道MOS(金属氧化膜半导体：Metal Oxide Semiconductor)型的薄膜晶体管(TFT)。晶体管Tr1例如根据输入端子IN的电压(输入电压Vin)与低电压线LL的电压VL之间的电位差Vgsl(或与其相对应的电位差)来接通或断开输出端子OUT与低电压线LL之间的电连接。晶体管Tr1的栅极与输入端子IN电连接，晶体管Tr1的源极或漏极与低电压线LL电连接，晶体管Tr1的源极和漏极中不与低电压线LL连接的端子与输出端子OUT电连接。晶体管Tr2根据晶体管Tr5的源极或漏极中不与高电压线LH2连接的端子(第一端子X)的电压Vs5与输出端子OUT的电压(输出电压Vout)之间的电位差Vgs2(或与其相对应的电位差)来接通或断开高电压线LH1与输出端子OUT之间的电连接。晶体管Tr2的栅极与晶体管Tr5的第一端子X电连接。晶体管Tr2的源极或漏极与输出端子OUT电连接，晶体管Tr2的源极和漏极中不与输出端子OUT连接的端子与高电压线LH1电连接。

晶体管Tr3根据输入电压Vin与低电压线LL的电压VL之间的电位差Vgs3(或与其相对应的电位差)来接通或断开晶体管Tr5的栅极与低电压线LL之间的电连接。晶体管Tr3的栅极与输入端子IN电连接。晶体管 Tr3的源极或漏极与低电压线LL电连接，晶体管Tr3的源极和漏极中不与低电压线LL连接的端子与晶体管Tr5的栅极电连接。晶体管Tr4根据输入电压Vin与低电压线LL的电压VL之间的电位差Vgs4(或与其相对应的电位差)来接通或断开晶体管Tr5的第一端子X与低电压线LL之间的电连接。晶体管Tr4的栅极与输入端子IN电连接。晶体管Tr4的源极或漏极与低电压线LL电连接，晶体管Tr4的源极和漏极中不与低电压线LL连接的端子与晶体管Tr5的第一端子X电连接。也就是说，晶体管Tr1、Tr3和Tr4连接于同一条电压线(低电压线LL)。因此，晶体管Tr1的低电压线LL侧的端子、晶体管Tr3的低电压线LL侧的端子以及晶体管Tr4的低电压线LL侧的端子彼此为相同电位。晶体管Tr5根据输电容元件C1的端子间电压Vgs5(或与其相对应的电位差)来接通或断开高电压线LH2与第一端子X之间的电连接。晶体管Tr5的栅极与晶体管Tr3的源极和漏极中不与低电压线LL连接的端子电连接。晶体管Tr5的源极或漏极与高电压线LH2电连接。晶体管Tr5的源极和漏极中不与高电压线LH2连接的端子与晶体管Tr2的栅极以及晶体管Tr4的源极和漏极中不与低电压线LL连接的端子电连接。

低电压线LL相当于本发明中的“第一电压线”、“第三电压线”、“第四电压线”的一个具体示例。高电压线LH1相当于本发明中的“第二电压线”的一个具体示例，高电压线LH2相当于本发明中的“第五电压线”的一个具体示例。

高电压线LH1、LH2与输出比低电压线LL的电压VL高的电压(恒定电压)的电源(未图示)相连接。在驱动反相电路1时，高电压线LH1的电压变为Vdd1，在驱动反相电路1时，高电压线LH2的电压VH2变为Vdd2(≥Vdd1+Vth2)。此外，电压Vth2为晶体管Tr2的阈值电压。另一方面，低电压线LL与输出比高电压线LH1的电压VH1低的电压(恒定电压)的电源(未图示)相连接，在驱动反相电路1时，低电压线LL的电压VL变为电压Vss(＜Vdd1)。

电容元件C1、C2串联地***输入端子IN与晶体管Tr2的栅极之间。电容元件C1与电容元件C2的电连接点B与晶体管Tr5的第一端子X电连接。电容元件C1***晶体管Tr2的栅极侧，电容元件C2***晶体管Tr1的栅极侧。电容元件C2的电容大于电容元件C1的电容。电容元件C1、C2各自的电容优选满足下式(1)。如果电容元件C1、C2满足数学式(1)，则在下述输入电压Vin下降沿，可以使晶体管Tr5的栅极-源极间电压大于等于其阈值电压Vth5，从而可以使晶体管Tr5处于导通状态。其结果，输出电压Vout可以从低变高。

C2(Vdd-Vss)/(C1+C2)＞Vth5   ...(1)

与现有的反相电路(图72中的反相电路200)相比，反相电路1相当于在输出级的晶体管Tr1、Tr2与输入端子IN之间***了控制元件10及晶体管Tr3～Tr5的电路。这里，例如如图18所示，控制元件10具有与输入端子IN电连接的端子P1、与晶体管Tr5的第一端子X电连接的端子P2以及与晶体管Tr5的栅极电连接的端子P3。例如如图18所示，控制元件10还构成为包括电容元件C1和C2。

端子P1相当于本发明中的“第二端子”的一个具体示例，端子P2相当于本发明中的“第三端子”的一个具体示例，端子P3相当于本发明中的“第四端子”的一个具体示例。

例如当下降沿电压被输入端子P1时，控制元件10使端子P2的瞬变缓于端子P3的瞬变。具体地，例如当下降沿电压被输入输入端子IN时，控制元件10使晶体管Tr5的源极(第一端子X)的瞬变比晶体管Tr5的栅极的瞬变缓。另外，控制元件10的动作与下述的反相电路1的动作一并描述。

[动作]

下面，参考图20～26对反相电路1的动作例进行说明。图20是示出反相电路1的动作例的波形图。图21～26是示出反相电路1的一系列动作的一例的电路图。

首先，当输入电压Vin为高电压(Vdd1)时，晶体管Tr1、Tr3、Tr4导通。从而，晶体管Tr2的栅极电压Vg2和源极电压Vs2被充电至低电压线LL的电压VL(＝Vss)，并且晶体管Tr5的栅极电压Vg5和源极电压Vs5被充电至低电压线LL的电压VL(＝Vss)(参见图20和图21)。由此，晶体管Tr2截止(Vgs2＝0V时截止的情况)，同时晶体管Tr5截止(Vgs5＝0V时截止的情况)，电压Vss作为输出电压Vout输出。此时，Vdd1-Vss的电压被充入电容元件C2。

然后，当输入电压Vin从高电压(Vdd1)变(下降)为低电压(Vss)时，晶体管Tr1、Tr3、Tr4的栅极电压Vg1、Vg3、Vg4也从Vdd1变(下降)为Vss(参见图20、图21)。由此，晶体管Tr1的栅极电压Vg1的变化通过电容元件C2传递到晶体管Tr2的栅极，从而晶体管Tr2的栅极电压Vg2变化(下降)ΔV1’。而且，晶体管Tr1的栅极电压Vg1的变化还通过电容元件C1、C2传递到晶体管Tr5的栅极，从而晶体管Tr5的栅极电压Vg5变化(下降)ΔV2’。但是，此时晶体管Tr3、Tr4导通。因此，电流从低电压线LL流向晶体管Tr5的源极和栅极，因而该电流将晶体管Tr5的源极和栅极充电至Vss。

这里，由于晶体管Tr3、Tr4的栅极电压从Vdd1变(下降)为Vss，因此晶体管Tr3、Tr4的导通电阻逐渐增大，将晶体管Tr5的源极和栅极充电至低电压线LL的电压VL所需的时间变长。

而且，将晶体管Tr5的源极和栅极上的总电容进行比较时，由于电容元件C1、C2并联连接于晶体管Tr5的源极，电容元件C1、C2串联连接于晶体管Tr5的栅极。因此，晶体管Tr5的源极的瞬变比晶体管Tr5的栅极的瞬变要慢。其结果，将晶体管Tr5的源极充电至低电压线LL的电压VL所需的时间比将晶体管Tr5的栅极充电至低电压线LL的电压VL所需的时间长。

而且，当输入电压Vin大于等于Vss+Vth3，且大于等于Vss+Vth4时，晶体管Tr3、Tr4在线性区域内动作。此外，Vth3是晶体管Tr3的阈值电压，Vth4是晶体管Tr4的阈值电压。另一方面，当输入电压Vin小于 Vss+Vth3，且小于Vss+Vth4时，晶体管Tr3、Tr4在饱和区域内动作。因此，虽然图22所示的电流流入晶体管Tr5的源极和栅极，但晶体管Tr3、Tr4无法将各个点充电至电压Vss。

最后，当输入电压Vin从Vdd1变为Vss时，晶体管Tr5的栅极-源极间电压Vgs5变为ΔV1-ΔV2(参见图20和图23)。此时，在晶体管Tr5的栅极-源极间电压Vgs5变为大于晶体管Tr5的阈值电压Vth5的时刻，晶体管Tr5导通，开始从高电压线LH2流出电流。

在晶体管Tr5导通时，除了晶体管Tr4之外，晶体管Tr5也使晶体管Tr5的源极电压Vs5上升。而且，由于电容元件C1连接在晶体管Tr5的栅极和源极之间，因此产生自举现象，晶体管Tr5的栅极电压Vg5也与晶体管Tr5的源极电压Vs5的上升联动地上升。然后，在晶体管Tr5的源极电压Vs5和栅极电压Vg5变为大于等于Vss-Vth3，且大于等于Vss-Vth4的时刻，晶体管Tr3、Tr4截止，晶体管Tr5的源极电压Vs5和栅极电压Vg5仅随着晶体管Tr5上升。

当经过一定时间后，晶体管Tr5的源极电压Vs5(晶体管Tr2的栅极电压Vg2)变为大于等于Vss+Vth2时，晶体管Tr2导通，开始从高电压线LH1流出电流(参见图20、图24)。此外，Vth2是晶体管Tr2的阈值电压。其结果，输出端子OUT的电压Vout从Vss逐渐上升。晶体管Tr2的栅极电压Vg2最终通过来自晶体管Tr5的电流上升至高电压线LH2的电压VH2(参见图20和图25)。这里，由于在驱动反相电路1时，高电压线LH2的电压VH2为Vdd2，大于Vdd1+Vth2，因此晶体管Tr2将高电压线LH1的电压VH1即Vdd1输出至输出端子OUT。其结果，从输出端子OUT输出Vdd1(参见图20和图25)。

然后，再经过一定时间之后，输入电压Vin从低电压(Vss)变(上升)为高电压(Vdd1)(参见图20和图26)。此时，在输入电压Vin低于Vss+Vth3、且低于Vss+Vth4的阶段，晶体管Tr3、Tr4截止。因此，通过电容元件C1、C2的耦合输入至晶体管Tr5的源极和栅极，从而晶体管Tr5的源极电压Vs5和栅极电压Vg5上升。然后，当输入电压Vin变为大于等 于Vss+Vth1、Vss+Vth3以及Vss+Vth4时，晶体管Tr1、Tr3、Tr4导通。因此，电流流向晶体管Tr2的源极(输出端子OUT)以及晶体管Tr5的源极和栅极，因而该电流将这些源极和栅极充电至Vss。

这里，由于晶体管Tr1、Tr3、Tr4的栅极电压Vg1、Vg3、Vg4从Vdd1变(上升)为Vss，因此晶体管Tr1、Tr3、Tr4的导通电阻逐渐变小，将晶体管Tr2、Tr5的源极和栅极充电至低电压线LL的电压VL所需的时间相对变短。最终，晶体管Tr2的源极电压Vs2以及晶体管Tr5的源极电压Vs5和栅极电压Vg5变为Vss，并从输出端子输出Vss(参见图20和图21)。

如上所述，在本实施方式的反相电路1中，从输出端子OUT输出与输入到输入端子IN的脉冲信号的信号波形(例如参见图19(A))基本相反的脉冲信号(例如参见图19(B))。

[效果]

另外，例如如图72所示的现有的反相电路200形成串联连接了两个n沟道MOS型晶体管Tr1、Tr2的单沟道型电路结构。例如如图73所示，在反相电路200中，当输入电压Vin变为Vss时，输出电压Vout不是Vdd，而是Vdd-Vth2。也就是说，输出电压Vout中包含晶体管Tr2的阈值电压Vth2，输出电压Vout受到晶体管Tr2的阈值电压Vth2的差异的很大影响。

因此，例如如图74中的反相电路300所示，可以考虑将晶体管Tr2的栅极与漏极相互电分离，并将晶体管Tr2的栅极与施加有比漏极的电压Vdd更高的电压Vdd2(≥Vdd+Vth2)的高电压配线LH2连接。而且，例如可以考虑图75中的反相电路400所示的自举型电路结构。

但是，在图72、图74、图75所示的任一电路中，甚至在输入电压Vin为高电压、即输出电压Vout为低电压时，电流(贯通电流)也通过晶体管Tr1、Tr2从高电压配线LH侧流向低电压配线LL侧。其结果，导致反相电路的功耗增大。而且，在图72、图74、图75所示的电路中，例如如图73(B)中的虚线所包围之处所示，当输入电压Vin变为Vdd 时，输出电压Vout并不是Vss，输出电压Vout的波峰值出现差异。因此，例如将这些反相电路用于有源矩阵型有机EL显示装置中的扫描器时，每个像素电路中的驱动晶体管的阈值校正或迁移率校正都会产生差异，该差异将导致亮度差异。

另一方面，在本实施方式中的反相电路1中，在晶体管Tr5的栅极与低电压线LL之间、在晶体管Tr5的源极与低电压线LL之间、以及晶体管Tr2的源极与低电压线LL之间，设有根据输入电压Vin与低电压线LL的电压VL之间的电位差进行导通截止动作的晶体管Tr1、Tr3、Tr4。由此，当晶体管Tr1、Tr3、Tr4各自的栅极电压从高电压(Vdd1)变(下降)为低电压(Vss)时，晶体管Tr1、Tr3、Tr4各自的导通电阻逐渐变大，从而将晶体管Tr2、Tr5的栅极和源极充电至低电压线LL的电压VL所需的时间变长。此外，当晶体管Tr1、Tr3、Tr4各自的栅极电压从低电压(Vss)变(上升)为高电压(Vdd1)时，晶体管Tr1、Tr3、Tr4各自的导通电阻逐渐变小，从而将晶体管Tr2、Tr5的栅极和源极充电至低电压线LL的电压VL所需的时间变短。而且，在本实施方式的反相电路1中，电容元件C1、C2串联连接于晶体管Tr5的栅极，电容元件C1、C2并联连接于晶体管Tr5的源极。由此，晶体管Tr5的源极的瞬变比晶体管Tr5的栅极的瞬变要慢。其结果，当晶体管Tr1、Tr3、Tr4各自的栅极电压从高电压(Vdd1)变(下降)为低电压(Vss)时，晶体管Tr5的栅极-源极间电压Vgs5大于晶体管Tr5的阈值电压Vth5，从而晶体管Tr5导通，紧接着晶体管Tr1、Tr3、Tr4截止。也就是说，输入电压Vin的变化通过电容元件C1、C2输入至晶体管Tr5的栅极和源极，瞬变差使得栅极-源极间电压Vgs5大于阈值电压Vth5时，晶体管Tr2、Tr5导通，紧接着晶体管Tr1、Tr3、Tr4截止。此时，输出电压Vout为高电压线LH1侧的电压。此外，当晶体管Tr1、Tr3、Tr4各自的栅极电压从低电压(Vss)变(上升)为高电压(Vdd1)时，晶体管Tr1、Tr3、Tr4导通，紧接着晶体管Tr2、Tr5截止。此时，输出电压Vout为低电压线LL侧的电压。

这样，在本实施方式的反相电路1中，几乎不存在晶体管Tr1与晶体管Tr2同时导通的期间、晶体管Tr4与晶体管Tr5同时导通的期间。因此，几乎不存在通过晶体管Tr1、Tr2在高电压线LH1和低电压线LL之间流动或通过晶体管Tr4、Tr5在高电压线LH2和低电压线LL之间流动的电流(贯通电流)。其结果可以抑制功耗。而且，当晶体管Tr1、Tr3、Tr4各自的栅极电压从高电压(Vdd1)变(下降)为低电压(Vss)时，输出电压Vout为高电压线LH1侧的电压，当晶体管Tr1、Tr3、Tr4各自的栅极电压从低电压(Vss)变(上升)为高电压(Vdd1)时，输出电压Vout为低电压线LL侧的电压。由此，可以消除输出电压Vout的差异。其结果，例如可以降低每个像素电路中的驱动晶体管的阈值校正或迁移率校正的差异，从而可以降低每个像素的亮度差异。

<第四实施方式>

[结构]

图27示出了本发明的第四实施方式所涉及的反相电路2的整体结构例。与上述实施方式的反相电路1一样，反相电路2也从输出端子OUT输出与输入到输入端子IN的脉冲信号的信号波形(例如如图19(A))基本相反的脉冲信号(例如如图19(B))。反相电路2在输出级的晶体管Tr1、Tr2之前设有晶体管Tr6、Tr7，这点与上述实施方式的反相电路1的结构不同。因此，下面主要对第四实施方式与上述实施方式的区别点进行说明，对于与上述实施方式的相同点，适当省略说明。

晶体管Tr6、Tr7为与晶体管Tr1等的沟道型相同沟道型的晶体管，例如为n沟道MOS型TFT。晶体管Tr6例如根据输入端子IN的电压(输入电压Vin)与低电压线LL的电压VL之间的电位差Vgsl(或与其相对应的电位差)来接通或断开晶体管Tr2的栅极与低电压线LL之间的电连接。晶体管Tr6的栅极与输入端子IN电连接，晶体管Tr6的源极或漏极与低电压线LL电连接，晶体管Tr6的源极和漏极中不与低电压线LL连接的端子与晶体管Tr2的栅极电连接。晶体管Tr7根据晶体管Tr5的栅极电压Vg5与晶体管Tr5的源极(第一端子X)的电压Vs5之间的电位差Vgs7 (或与其相对应的电位差)来接通或断开晶体管Tr5的源极(第一端子X)与晶体管Tr2的栅极之间的电连接。晶体管Tr7的栅极与晶体管Tr5的栅极电连接。晶体管Tr7的源极或漏极与晶体管Tr5的源极(第一端子X)电连接，晶体管Tr7的源极和漏极中不与第一端子X连接的端子与晶体管Tr2的栅极电连接。

[动作]

下面，参考图28～34对反相电路2的动作的一例进行说明。图28是示出反相电路2的动作的一例的波形图。图29～图34是示出反相电路2的一系列动作的一例的电路图。

首先，当输入电压Vin为高电压(Vdd1)时，晶体管Tr1、Tr3、Tr4、Tr6导通。于是，晶体管Tr2的栅极电压Vg2和源极电压Vs2被充电至低电压线LL的电压VL(＝Vss)，并且晶体管Tr5的栅极电压Vg5和源极电压Vs5被充电至低电压线LL的电压VL(＝Vss)(参见图28和图29)。由此，晶体管Tr2截止(Vgs2＝0V时截止的情况)，同时晶体管Tr5截止(Vgs5＝0V时截止的情况)，电压Vss作为输出电压Vout输出。此时，Vdd1-Vss的电压被充入电容元件C2。

然后，当输入电压Vin从高电压(Vdd1)变(下降)为低电压(Vss)时，晶体管Tr1、Tr3、Tr4、Tr6的栅极电压Vg1、Vg3、Vg4、Vg6也从Vdd1变(下降)为Vss(参见图28、图30)。由此，晶体管Tr1的栅极电压Vg1的变化通过电容元件C2传递到晶体管Tr5的源极，从而晶体管Tr5的源极电压Vs5变化(下降)ΔV1’。而且，晶体管Tr1的栅极电压Vg1的变化还通过电容元件C1、C2传递到晶体管Tr5的栅极，从而晶体管Tr5的栅极电压Vg5变化(下降)ΔV2’。但是，此时晶体管Tr3、Tr4、Tr6导通。因此，电流从低电压线LL流向晶体管Tr5的源极和栅极以及晶体管Tr7的源极和漏极，因而该电流将晶体管Tr5的源极和栅极以及晶体管Tr7的源极和漏极充电至Vss。

这里，由于晶体管Tr3、Tr4、Tr6的栅极电压从Vdd1变(下降)为Vss，因此晶体管Tr3、Tr4、Tr6的导通电阻逐渐增大，将晶体管Tr5的源 极和栅极以及晶体管Tr7的源极和漏极充电至低电压线LL的电压VL所需的时间变长。

而且，将晶体管Tr5的源极和栅极上的总电容进行比较时，由于电容元件C1、C2并联连接于晶体管Tr5的源极，电容元件C1、C2串联连接于晶体管Tr5的栅极，因此晶体管Tr5的源极的瞬变比晶体管Tr5的栅极的瞬变要慢。其结果，将晶体管Tr5的源极充电至低电压线LL的电压VL所需的时间比将晶体管Tr5的栅极充电至低电压线LL的电压VL所需的时间长。

而且，当输入电压Vin大于等于Vss+Vth3，且大于等于Vss+Vth4时，晶体管Tr3、Tr4在线性区域内动作。另一方面，当输入电压Vin小于Vss+Vth3，且小于Vss+Vth4时，晶体管Tr3、Tr4在饱和区域内动作。因此，虽然图30所示的电流流入晶体管Tr5的源极和栅极，但晶体管Tr3、Tr4无法将各个点充电至电压Vss。

最后，当输入电压Vin从Vdd1变为Vss时，晶体管Tr5的栅极-源极间电压Vgs5变为ΔV1-ΔV2(参见图28和图31)。此时，在晶体管Tr5的栅极-源极间电压Vgs5变为大于晶体管Tr5的阈值电压Vth5的时刻，晶体管Tr5导通，开始从高电压线LH2流出电流。而且，此时晶体管Tr2的栅极电压Vg2为Vss-ΔV3，晶体管Tr7在饱和区域内动作。

在晶体管Tr5导通时，除了晶体管Tr4、Tr6之外，晶体管Tr5也使晶体管Tr5的源极电压Vs5上升。而且，由于电容元件C1连接在晶体管Tr5的栅极和源极之间，因此产生自举现象，晶体管Tr5的栅极电压Vg5也与晶体管Tr5的源极电压Vs5的上升联动地上升。然后，在晶体管Tr5的源极电压Vs5和栅极电压Vg5变为大于等于Vss-Vth3，且大于等于Vss-Vth4的时刻，晶体管Tr3、Tr4截止，当晶体管Tr5的源极电压Vs5变为大于等于Vss-Vth6时，晶体管Tr6截止。其结果，来自晶体管Tr5的电流使晶体管Tr5的源极电压Vs5和栅极电压Vg5上升。而且，通过晶体管Tr5的栅极电压Vg5的上升，晶体管Tr7从饱和区域变为在线性区域内动 作，并且晶体管Tr5的源极电压Vs5和晶体管Tr2的栅极电压Vg2变为同电位。

当经过一定时间后，晶体管Tr5的源极电压Vs5(晶体管Tr2的栅极电压Vg2)变为大于等于Vss+Vth2时，晶体管Tr2导通，开始从高电压线LH1流出电流(参见图28、图32)。其结果，输出端子OUT的电压Vout从Vss逐渐上升。晶体管Tr2的栅极电压Vg2最终通过来自晶体管Tr5的电流上升至高电压线LH2的电压VH2(参见图28和图33)。这里，由于在驱动反相电路2时，高电压线LH2的电压VH2变为Vdd2，大于Vdd1+Vth2，因此晶体管Tr2将高电压线LH1的电压VH1即Vdd1输出至输出端子OUT。其结果，从输出端子OUT输出Vdd1(参见图28和图33)。

然后，再经过一定时间之后，输入电压Vin从低电压(Vss)变(上升)为高电压(Vdd1)(参见图28和图34)。此时，在输入电压Vin低于Vss+Vth3、且低于Vss+Vth4的阶段，晶体管Tr3、Tr4截止。因此通过电容元件C1、C2的耦合输入至晶体管Tr5的源极和栅极，从而晶体管Tr5的源极电压Vs5和栅极电压Vg5上升。然后，当输入电压Vin变为大于等于Vss+Vth1、Vss+Vth3、Vss+Vth4以及Vss+Vth6时，晶体管Tr1、Tr3、Tr4、Tr6导通。因此，电流流向晶体管Tr2的源极(输出端子OUT)以及晶体管Tr5的源极和栅极，因而该电流将这些源极和栅极充电至Vss。

这里，晶体管Tr7的栅极连接于晶体管Tr5的栅极。由于电容元件C1、C2串联连接于晶体管Tr5的栅极，因此晶体管Tr5的栅极的瞬变较快。由此，晶体管Tr7的栅极的瞬变也较快，晶体管Tr7较早地截止。由于晶体管Tr7截止，晶体管Tr2的栅极与晶体管Tr5的源极相互断开。其结果，如图34所示，晶体管Tr6对晶体管Tr2的栅极进行充电，晶体管Tr4对晶体管Tr5的源极进行充电。因此，晶体管Tr2的栅极的瞬变比晶体管Tr2的源极的瞬变快，晶体管Tr5的栅极的瞬变比晶体管Tr5的源极的瞬变快。其结果，在输入电压Vin的上升沿，可以进一步缩短晶体管Tr1和Tr2同时导通的时间，从而可以进一步减少在高电压线LH1与低电压线LL之间、以及高电压线LH2与低电压线LL之间流动的电流(贯通电流)。

这样，在本实施方式的反相电路2中，几乎不存在晶体管Tr1与晶体管Tr2同时导通的期间。因此，几乎不存在在高电压线LH1与低电压线LL之间以及高电压线LH2与低电压线LL之间流动的电流(贯通电流)，因此可以抑制功耗。而且，当晶体管Tr1、Tr3各自的栅极电压从高电压(Vdd1)变(下降)为低电压(Vss)时，输出电压Vout变为高电压线LH1侧的电压，当晶体管Tr1、Tr3各自的栅极电压从低电压(Vss)变(上升)为高电压(Vdd1)时，输出电压Vout为低电压线LL侧的电压。由此，可以消除输出电压Vout的差异。其结果，例如可以降低每个像素电路中的驱动晶体管的阈值校正或迁移率校正的差异，从而可以降低每个像素的亮度差异。

<第三和第四实施方式的变形例>

在上述各实施方式中，例如如图35和图36所示，也可以在晶体管Tr2的栅极与晶体管Tr2的源极(输出端子OUT)之间设置用于自举的电容元件C3。

而且，在上述各实施方式中，例如如图37和图38所示，也可以在输入端子IN与晶体管Tr3的栅极之间设置延迟元件3。

延迟元件3用于将输入至输入端子IN的信号电压的电压波形延迟后的电压输入至晶体管Tr3的栅极。延迟元件3例如将电压波形的下降沿比输入到输入端子IN的信号电压的电压波形的下降沿慢的电压输入至晶体管Tr3的栅极。另外，不仅电压波形的下降沿，延迟元件3还可以使电压波形的上升沿比输入到输入端子IN的信号电压的电压波形的上升沿慢。只是，这种情况下，延迟元件3要延迟输入到输入端子IN的信号电压的电压波形，以使下降沿比上升沿更慢。

延迟元件3例如形成图39(A)～图39(D)所示的电路结构。在图39(A)中，延迟元件3构成为包括电容元件C4。电容元件C4的一端与晶体管Tr3的栅极电连接，电容元件C4的另一端与低电压线LL电连接。

在图39(B)中，延迟元件3构成为包括晶体管Tr9。晶体管Tr9为与晶体管Tr1等的沟道型相同沟道型的晶体管，例如为n沟道MOS型TFT。晶体管Tr9的源极与晶体管Tr3的栅极电连接，晶体管Tr9的漏极与输入端子IN电连接。晶体管Tr9的栅极与高电压线LH3电连接。高电压线LH3与输出使晶体管Tr9进行导通截止动作的脉冲信号的电源(未图示)电连接。

在图39(C)中，延迟元件3构成为包括上述晶体管Tr9以及晶体管Tr10。晶体管Tr10是与晶体管Tr1等的沟道型相同沟道型的晶体管，例如是n沟道MOS型TFT。晶体管Tr10的栅极和源极与晶体管Tr3的栅极电连接，晶体管Tr10的漏极与输入端子IN电连接。

在图39(D)中，延迟元件3构成为包括上述晶体管Tr9以及上述的电容元件C4。

[动作和效果]

图40示出了本变形例所涉及的反相电路的动作的一例。此外，图40中示出了采用具有图39(D)所示的电路结构的延迟元件3时的波形。本变形例所涉及的反相电路的基本动作与图20～图25或图28～图34所示的动作相同。与图20～图25或图28～图34所示的动作的区别之处在于输入电压Vin从高电压(Vdd1)变(下降)为低电压(Vss)的时候、以及输入电压Vin从低电压(Vss)变(上升)为高电压(Vdd1)的时候。

当输入电压Vin从高电压(Vdd1)变(下降)为低电压(Vss)时，晶体管Tr3、Tr4的栅极电压从Vdd1变为Vss。在上述实施方式的反相电路1、2中，该电压变化通过电容元件C2使晶体管Tr5的源极产生ΔV1的电压变化，并通过电容元件C1、C2使晶体管Tr5的栅极产生ΔV2的电压变化。这里，向晶体管Tr5的栅极输入ΔV2的耦合量的原因在于：晶体管Tr3的栅极电压Vg3从Vdd1下降至Vss，其结果是晶体管Tr3的导通电阻逐渐增大，将晶体管Tr5的栅极充电至Vss的瞬变变慢。换而言之，之所以向晶体管Tr5的栅极输入ΔV2的耦合量是因为在输入耦合的定时晶体管Tr3从导通切换为截止。

另一方面，在本变形例中，通过延迟元件3将通过如图41所示地延迟输入到输入端子IN的信号电压所得到的信号电压输入至晶体管Tr3的栅极。这样，与直接将输入电压Vin输入至晶体管Tr3的栅极的情况相比，晶体管Tr3的截止点(导通与截止的切换点)推迟。也就是说，晶体管Tr3在通过电容元件C2输入耦合的定时也是导通的(参见图42)。因此，可以使最终输入到晶体管Tr5的栅极的耦合量(ΔV2)比现有技术小，从而可以增大晶体管Tr5的栅极-源极间电压Vgs5。其结果，可以实现反相电路的高速化。

在本变形例中，当输入电压Vin从低电压(Vss)变(上升)为高电压(Vdd1)时，同样通过延迟元件3将通过如图41所示地延迟输入到输入端子IN的信号电压所得到的信号电压输入至晶体管Tr3的栅极。因此，晶体管Tr3的截止点推迟，因而晶体管Tr1导通之后，晶体管Tr3才导通，从而当输出电压Vout处于变化状态时，电流(贯通电流)有可能从高电压线LH1流向低电压线LL。但实际上，考虑到晶体管Tr3的导通动作点以及输入到晶体管Tr3的栅极的信号电压的波形，则即使输入到晶体管Tr3的信号电压延迟，如图42所示，在上升沿，晶体管Tr3的导通时间仍是几乎不变的，相反在下降沿，晶体管Tr3的截止时间发生很大变化。因此，上述贯通电流的流动期间非常之短，本变形例所涉及的反相电路的功耗基本与反相电路1、2的功耗相同。

另外，在上述各实施方式中，向晶体管Tr5的源极和栅极输入由输入电压Vin的变化引起的耦合，并利用晶体管Tr5的源极与栅极的瞬变差而使晶体管Tr5的栅极-源极间电压Vgs5成为大于等于晶体管Tr5的阈值电压Vth5的值。此时，虽然高电压线LH1侧的电压作为输出电压Vout输出至输出端子OUT，但输出端子OUT的瞬变极大地依存于晶体管Tr2的栅极-源极间电压Vgs2。也就是说，当晶体管Tr2的栅极-源极间电压Vgs2快速变大时，输出电压Vout上升沿变快，当晶体管Tr2的栅极-源极间电压Vgs2缓慢变大时，输出电压Vout的上升沿也变慢。

因此，在实现反相电路的高速化时，只要使晶体管Tr2的栅极-源极间电压Vgs2上升沿变快即可，其方法例如可以考虑增大电容元件C2的电容。但是，电容元件C2的电容增大时，反相电路所占的面积也会变大。其结果，例如在有机EL显示装置中将增大了电容元件C2的电容的反相电路用于扫描器等中时，显示面板中周围部分(框架，frame)所占的面积变大，可能会阻碍窄框化的实现。而且，电容元件C2的电容增大时，晶体管Tr2的源极(输出端子OUT)会产生大于ΔV1的电压变化，而晶体管Tr2的栅极也会相应地产生大于ΔV2的电压变化。其结果，虽然电容元件C2的电容增大了，但晶体管Tr2的栅极-源极间电压Vgs2的值基本与ΔV1-ΔV2相同，电容元件C2的电容增大并未给反相电路的高速化带来什么贡献。

而本变形例中，通过延迟元件3将通过如图41所示地延迟输入到输入端子IN的信号电压所得到的信号电压输入至晶体管Tr3的栅极。这样，可以实现反相电路的高速化，而不用增大电容元件C2的电容。

而且，在上述各实施方式及其变形例中，晶体管Tr1～Tr10由n沟道MOS型TFT形成，例如也可以由p沟道MOS型TFT形成。但是，这种情况下，晶体管Tr1～Tr10从低电压变(上升)为高电压时的过渡响应与晶体管Tr1～Tr10从高电压变(下降)为低电压时的过渡响应彼此相反。而且，高电压线LH1要替换为低电压线LL1，高电压线LH2要替换为低电压线LL2，并且低电压线LL要替换为高电压线LH。

另外，在这种情况下，低电压线LL1、LL2与输出比高电压线LH的电压低的电压(恒定电压)的电源(未图示)相连接。在驱动反相电路时，低电压线LL1的电压为Vss1，在驱动反相电路时，低电压线LL2的电压为Vss2(≤Vss1-Vth2)。另一方面，高电压线LH与输出比低电压线LL1、LL2的电压高的电压(恒定电压)的电源(未图示)相连接，在驱动反相电路时，高电压线LH的电压为电压Vdd(＞Vss1)。

<第五实施方式>

[结构]

图43示出了本发明的第五实施方式所涉及的反相电路1的整体结构的一例。反相电路1用于从输出端子OUT输出与输入到输入端子IN的脉冲信号的信号波形(例如参见图44(A))基本相反的脉冲信号(例如参见图44(B))。反相电路1优选形成在非晶硅或非晶氧化物半导体上，例如包括同一沟道型的七个晶体管Tr1～Tr7。除了上述七个晶体管Tr1～Tr7之外，反相电路1还包括三个电容元件C1～C3以及输入端子IN和输出端子OUT，从而构成7Tr3C的电路结构。

晶体管Tr1相当于本发明中的“第一晶体管”的一个具体示例，晶体管Tr2相当于本发明中的“第二晶体管”的一个具体示例，晶体管Tr3相当于本发明中的“第三晶体管”的一个具体示例。并且，晶体管Tr4相当于本发明中的“第四晶体管”的一个具体示例，晶体管Tr5相当于本发明中的“第五晶体管”的一个具体示例。此外，晶体管Tr6相当于本发明中的“第六晶体管”的一个具体示例，晶体管Tr7相当于本发明中的“第七晶体管”的一个具体示例。而且，电容元件C1相当于本发明中的“第一电容元件”的一个具体示例，电容元件C2相当于本发明中的“第二电容元件”的一个具体示例，电容元件C3相当于本发明中的“第三电容元件”的一个具体示例。

晶体管Tr1～Tr7为同一沟道型的薄膜晶体管(TFT)，例如为n沟道MOS(金属氧化膜半导体：Metal Oxide Semiconductor)型的薄膜晶体管(TFT)。晶体管Tr1例如根据输入端子IN的电压(输入电压Vin)与低电压线LL的电压VL之间的电位差Vgsl(或与其相对应的电位差)来接通或断开输出端子OUT与低电压线LL之间的电连接。晶体管Tr1的栅极与输入端子IN电连接，晶体管Tr1的源极或漏极与低电压线LL电连接，晶体管Tr1的源极和漏极中不与低电压线LL连接的端子与输出端子OUT电连接。晶体管Tr2根据晶体管Tr7的源极或漏极中不与高电压线LH连接的端子(端子A)的电压Vs7和输出端子OUT的电压(输出电压Vout)之间的电位差Vgs2(或与其相对应的电位差)来接通或断开高电压线LH与输出端子OUT之间的电连接。晶体管Tr2的栅极与晶体管Tr7的端子A 电连接。晶体管Tr2的源极或漏极与输出端子OUT电连接，晶体管Tr2的源极和漏极中不与输出端子OUT连接的端子与高电压线LH电连接。

晶体管Tr3根据输入电压Vin与低电压线LL的电压VL之间的电位差Vgs3(或与其相对应的电位差)来接通或断开晶体管Tr5的栅极与低电压线LL之间的电连接。晶体管Tr3的栅极与输入端子IN电连接。晶体管Tr3的源极或漏极与低电压线LL电连接，晶体管Tr3的源极和漏极中不与低电压线LL连接的端子与晶体管Tr5的栅极电连接。晶体管Tr4根据输入电压Vin与低电压线LL的电压VL之间的电位差Vgs4(或与其相对应的电位差)来接通或断开晶体管Tr5的源极和漏极中不与高电压线LH连接的端子(端子F)与低电压线LL之间的电连接。晶体管Tr4的栅极与输入端子IN电连接。晶体管Tr4的源极或漏极与低电压线LL电连接，晶体管Tr4的源极和漏极中不与低电压线LL连接的端子与晶体管Tr5的端子F电连接。晶体管Tr5根据输电容元件C1的端子间电压Vgs5(或与其相对应的电位差)来接通或断开高电压线LH与端子F之间的电连接。晶体管Tr5的栅极与晶体管Tr3的源极和漏极中不与低电压线LL连接的端子电连接。晶体管Tr5的源极或漏极与高电压线LH电连接。晶体管Tr5的源极和漏极中不与高电压线LH连接的端子(端子F)与晶体管Tr7的栅极以及晶体管Tr4的源极和漏极中不与低电压线LL连接的端子电连接。

晶体管Tr6根据输入电压Vin与低电压线LL的电压VL之间的电位差Vgs6(或与其相对应的电位差)来接通或断开晶体管Tr7的源极和漏极中不与高电压线LH连接的端子(端子A)与低电压线LL之间的电连接。晶体管Tr6的栅极与输入端子IN电连接。晶体管Tr6的源极或漏极与低电压线LL电连接，晶体管Tr6的源极和漏极中不与低电压线LL连接的端子与晶体管Tr7的端子A电连接。也就是说，晶体管Tr1、Tr3、Tr4和Tr6连接于同一条电压线(低电压线LL)。因此，晶体管Tr1的靠低电压线LL侧的端子、晶体管Tr3的靠低电压线LL侧的端子、晶体管Tr4的靠低电压线LL侧的端子以及晶体管Tr6的靠低电压线LL侧的端子彼此为相同电位。晶体管Tr7根据晶体管Tr5的源极或漏极中不与高电压线LH 连接的端子(端子F)的电压Vs5与晶体管Tr2的栅极电压Vg2之间的电位差Vgs7(或与其相对应的电位差)来接通或断开高电压线LH与晶体管Tr2的栅极之间的电连接。晶体管Tr7的栅极与晶体管Tr5的端子F电连接。晶体管Tr7的源极或漏极与晶体管Tr2的栅极电连接，晶体管Tr7的源极和漏极中不与晶体管Tr2的栅极连接的端子与高电压线LH电连接。也就是说，晶体管Tr2、Tr5和Tr7连接于同一条电压线(高电压线LH)。因此，晶体管Tr2的靠高电压线LH侧的端子、晶体管Tr5的靠高电压线LH侧的端子以及晶体管Tr7的靠高电压线LH侧的端子彼此为相同电位。

低电压线LL相当于本发明中的“第一电压线”、“第三电压线”、“第四电压线”、“第六电压线”的一个具体示例。高电压线LH相当于本发明中的“第二电压线”、“第五电压线”、“第七电压线”的一个具体示例。

高电压线LH与输出比低电压线LL的电压VL高的电压(恒定电压)的电源(未图示)相连接。在驱动反相电路1时，高电压线LH的电压为Vdd。Vdd为与施加到输入端子IN的信号电压(输入电压Vin)的高电压相同的电压值。另一方面，低电压线LL与输出比高电压线LH的电压VH低的电压(恒定电压)的电源(未图示)相连接，在驱动反相电路1时，低电压线LL的电压VL为电压Vss(＜Vdd)。

电容元件C1、C2串联地***于输入端子IN与晶体管Tr5的栅极之间。电容元件C1与电容元件C2的电连接点D与晶体管Tr5的端子F电连接。电容元件C1***于晶体管Tr5的栅极侧，电容元件C2***于晶体管Tr1的栅极侧。电容元件C2的电容大于电容元件C1的电容。电容元件C1、C2各自的电容优选满足下式(1)。如果电容元件C1、C2满足数学式(1)，则在下述的输入电压Vin下降沿，可以使晶体管Tr5的栅极-源极间电压大于等于其阈值电压Vth5，从而可以使晶体管Tr5处于导通状态。其结果，输出电压Vout可以从低变高。

C2(Vdd-Vss)/(C1+C2)＞Vth5  ...(1)

这里，包括电容元件C1和C2的电路部分在反相电路1中构成控制元件10。例如如图43所示，控制元件10具有与输入端子IN电连接的端 子P1、与晶体管Tr5的端子F电连接的端子P2以及与晶体管Tr5的栅极电连接的端子P3。

端子P1相当于本发明中的“第二端子”的一个具体示例，端子P2相当于本发明中的“第三端子”的一个具体示例，端子P3相当于本发明中的“第四端子”的一个具体示例。

例如当下降沿电压输入于端子P1时，控制元件10使端子P2的瞬变慢于端子P3的瞬变。具体地，例如当下降沿电压输入于输入端子IN时，控制元件10使晶体管Tr5的源极的瞬变比晶体管Tr5的栅极的瞬变慢。另外，将控制元件10的动作与下述的反相电路1的动作一并描述。晶体管Tr5的源极相当于本发明中的“第一端子”的一个具体示例。

[动作]

下面，参考图45～51对反相电路1的动作例进行说明。图45是示出反相电路1的动作例的波形图。图46～图51是示出反相电路1的一系列动作的一例的电路图。

首先，当输入电压Vin为高电压(Vdd)时，晶体管Tr1、Tr3、Tr4、Tr6导通。因此，晶体管Tr2、Tr5、Tr7的栅极电压Vg2、Vg5、Vg7和源极电压Vs2、Vs5、Vs7被充电至低电压线LL的电压VL(＝Vss)(参见图45和图46)。由此，晶体管Tr2、Tr5、Tr7截止(Vgs2、Vgs5、Vgs7＝0V时截止的情况)，电压Vss被作为输出电压Vout输出。此时，Vdd-Vss这样的电压被充入电容元件C2。

然后，当输入电压Vin从高电压(Vdd)变(下降)为低电压(Vss)时，晶体管Tr1、Tr3、Tr4、Tr6的栅极电压Vg1、Vg3、Vg4、Vg6也从Vdd变(下降)为Vss(参见图45、图47)。由此，晶体管Tr1的栅极电压Vg1的变化通过电容元件C2传递到晶体管Tr7的栅极，从而晶体管Tr7的栅极电压Vg7变化(下降)ΔV1’。而且，晶体管Tr1的栅极电压Vg1的变化还通过电容元件C1、C2传递到晶体管Tr5的栅极，从而晶体管Tr5的栅极电压Vg5变化(下降)ΔV2’。但是，此时晶体管Tr1、Tr3、Tr4、 Tr6导通。因此，电流从低电压线LL流向晶体管Tr2、Tr5、Tr7的源极和栅极，所以该电流将晶体管Tr2、Tr5、Tr7的源极和栅极充电至Vss。

这里，由于晶体管Tr1、Tr3、Tr4、Tr6的栅极电压从Vdd变(下降)为Vss，因此晶体管Tr1、Tr3、Tr4、Tr6的导通电阻逐渐增大，将晶体管Tr2、Tr5、Tr7的源极和栅极充电至低电压线LL的电压VL所需的时间变长。

而且，将晶体管Tr5的源极和栅极上的总电容进行比较时，由于电容元件C1、C2并联连接于晶体管Tr5的源极，电容元件C1、C2串联连接于晶体管Tr5的栅极。因此晶体管Tr5的源极的瞬变比晶体管Tr5的栅极的瞬变要慢。其结果，将晶体管Tr5的源极充电至低电压线LL的电压VL所需的时间比将晶体管Tr5的栅极充电至低电压线LL的电压VL所需的时间长。

而且，当输入电压Vin大于等于Vss+Vth3，且大于等于Vss+Vth4时，晶体管Tr3、Tr4在线性区域内动作。此外，Vth3为晶体管Tr3的阈值电压，Vth4为晶体管Tr4的阈值电压。另一方面，当输入电压Vin小于Vss+Vth3，且小于Vss+Vth4时，晶体管Tr3、Tr4在饱和区域内动作。因此，虽然图47所示的电流流入晶体管Tr5的源极和栅极，但晶体管Tr3、Tr4无法将各个点充电至电压Vss。

最后，当输入电压Vin从Vdd变为Vss时，晶体管Tr5的栅极-源极间电压Vgs5变为ΔV1-ΔV2(参见图45和图48)。此时，在晶体管Tr5的栅极-源极间电压Vgs5变为大于晶体管Tr5的阈值电压Vth5的时间点，晶体管Tr5导通，开始从高电压线LH流出电流。

在晶体管Tr5导通时，除了晶体管Tr4之外，晶体管Tr5也使晶体管Tr5的源极电压Vs5上升。而且，由于电容元件C1连接在晶体管Tr5的栅极和源极之间，因此产生自举现象，晶体管Tr5的栅极电压Vg5也与晶体管Tr5的源极电压Vs5的上升联动地上升。然后，在晶体管Tr5的源极电压Vs5和栅极电压Vg5变为大于等于Vss-Vth3，且大于等于Vss-Vth4 的时刻，晶体管Tr3、Tr4截止，晶体管Tr5的源极电压Vs5和栅极电压Vg5仅随着晶体管Tr5上升。

当经过一定时间后，晶体管Tr5的源极电压Vs5(晶体管Tr7的栅极电压Vg7)变为大于等于Vss+Vth7时，晶体管Tr7导通，电流开始流入晶体管Tr7(参见图45、图49)。Vth7为晶体管Tr7的阈值电压。其结果，晶体管Tr7的源极电压Vs7(晶体管Tr2的栅极电压Vg2)从Vss逐渐上升。

这里，对晶体管Tr2的栅极电压Vg2和源极电压Vs2进行考虑。电容元件C3连接在晶体管Tr2的栅极和源极之间。通过该电容元件C3产生自举现象，从而晶体管Tr2的源极电压Vs2与晶体管Tr2的栅极电压Vg2联动变化。晶体管Tr2的栅极电压Vg2随着来自晶体管Tr7的电流以及晶体管Tr2的源极电压Vs2的上升而上升。因此，与晶体管Tr2的栅极电压Vg2仅随晶体管Tr2的电流上升的情况相比，晶体管Tr2的栅极的瞬变更快。其结果，晶体管Tr2的栅极-源极间电压Vgs2逐渐增大。

这时，由于晶体管Tr5导通，因此晶体管Tr7的栅极电压Vg7随着晶体管Tr7的源极电压Vs7的上升而最终变为高电压线LH的电压VH(＝Vdd)。由此，在晶体管Tr2的栅极电压Vg2(晶体管Tr7的源极电压Vs7)上升的同时，来自晶体管Tr7的电流变小。如果考虑晶体管Tr7的栅极-源极间电压Vgs7变为晶体管Tr7的阈值电压Vth7的时候，则此时从高电压线LH流出的电流变得相当小，晶体管Tr2的栅极电压Vg2几乎不会随着晶体管Tr7的电流而变化。但是，由于此时晶体管Tr2为导通状态，并且晶体管Tr2的源极电压Vs2上升，因此通过自举动作，晶体管Tr2的栅极电压Vg2也继续上升。其结果，晶体管Tr7完全截止。这时，晶体管Tr2的栅极-源极间电压Vgs2为ΔVx。此时，如果ΔVx大于晶体管Tr2的阈值电压Vth2，则晶体管Tr7截止后晶体管Tr2的栅极电压Vg2和源极电压Vs2也会继续上升，最终高电压线LH的电压VH(＝Vdd)被作为Vout输出(参见图45和图50)。

然后，再经过一定时间之后，输入电压Vin从低电压(Vss)变(上升)为高电压(Vdd)(参见图45和图51)。此时，在输入电压Vin低于Vss+Vth3、且低于Vss+Vth4的阶段，晶体管Tr3、Tr4截止。因此通过电容元件C1、C2的耦合输入至晶体管Tr5的源极和栅极，从而晶体管Tr5的源极电压Vs5和栅极电压Vg5上升。然后，当输入电压Vin变为大于等于Vss+Vth1、Vss+Vth3、Vss+Vth6以及Vss+Vth4时，晶体管Tr1、Tr3、Tr4、Tr6导通。因此，电流流向晶体管Tr2的源极(输出端子OUT)和栅极、以及晶体管Tr5的源极和栅极，因而该电流将这些源极和栅极充电至Vss。

这里，由于晶体管Tr1、Tr3、Tr4、Tr6的栅极电压Vg1、Vg3、Vg4、Vg6从Vss变(上升)为Vdd，因此晶体管Tr1、Tr3、Tr4、Tr6的导通电阻逐渐变小，将晶体管Tr2、Tr5的源极和栅极充电至低电压线LL的电压VL所需的时间相对变短。最终，晶体管Tr2的源极电压Vs2以及晶体管Tr5的源极电压Vs5和栅极电压Vg5变为Vss，并从输出端子输出Vss(参见图45和图46)。

如上所述，在本实施方式的反相电路1中，从输出端子OUT输出与输入到输入端子IN的脉冲信号的信号波形(例如参见图44(A))基本相反的脉冲信号(例如参见图44(B))。

[效果]

另外，例如如图72所示的现有的反相电路200形成串联连接了两个n沟道MOS型晶体管Tr1、Tr2的单沟道型电路结构。例如如图73所示，在反相电路200中，当输入电压Vin为Vss时，输出电压Vout不是Vdd，而是Vdd-Vth2。也就是说，输出电压Vout中包含晶体管Tr2的阈值电压Vth2，输出电压Vout受到晶体管Tr2的阈值电压Vth2的差异的很大影响。

因此，例如如图74中的反相电路300所示，可以考虑将晶体管Tr2的栅极与漏极相互电分离，并将晶体管Tr2的栅极与施加有比漏极的电压Vdd更高的电压Vdd2(≥Vdd+Vth2)的高电压配线LH2连接。而且，例如可以考虑图75中的反相电路400所示的自举型电路结构。

但是，在图72、图74、图75所示的任一电路中，甚至在输入电压Vin为高电压、即输出电压Vout为低电压时，电流(贯通电流)也通过晶体管Tr1、Tr2从高电压配线LH侧流向低电压配线LL侧。其结果，导致反相电路的功耗增大。而且，在图72、图74、图75所示的电路中，例如如图73(B)中的虚线所包围之处所示，当输入电压Vin变为Vdd时，输出电压Vout并不是Vss，输出电压Vout的波峰值出现差异。因此，例如将这些反相电路用于有源矩阵型有机EL显示装置中的扫描器时，每个像素电路中的驱动晶体管的阈值校正或迁移率校正都会产生差异，该差异将导致亮度差异。

另一方面，在本实施方式中的反相电路1中，在晶体管Tr5的栅极与低电压线LL之间、晶体管Tr7的栅极与低电压线LL之间、晶体管Tr2的栅极与低电压线LL之间、以及晶体管Tr2的源极与低电压线LL之间设有根据输入电压Vin与低电压线LL的电压VL之间的电位差进行导通截止动作的晶体管Tr1、Tr3、Tr4、Tr6。由此，当晶体管Tr1、Tr3、Tr4、Tr6各自的栅极电压从高电压(Vdd)变(下降)为低电压(Vss)时，晶体管Tr1、Tr3、Tr4、Tr6各自的导通电阻逐渐变大，从而将晶体管Tr2、Tr5、Tr7的栅极和源极充电至低电压线LL的电压VL所需的时间变长。此外，当晶体管Tr1、Tr3、Tr4、Tr6各自的栅极电压从低电压(Vss)变(上升)为高电压(Vdd)时，晶体管Tr1、Tr3、Tr4、Tr6各自的导通电阻逐渐变小，从而将晶体管Tr2、Tr5、Tr7的栅极和源极充电至低电压线LL的电压VL所需的时间变短。而且，在本发明中，在输入端子IN与晶体管Tr5的栅极之间***有相互串联连接的第一电容元件和第二电容元件。而且，晶体管Tr5的源极电连接在电容元件C1与电容元件C2之间。因此，电容元件C1和电容元件C2并联连接于晶体管Tr5的源极，电容元件C1和电容元件C2串联连接于晶体管Tr5的栅极。其结果，晶体管Tr5的源极的瞬变比晶体管Tr5的栅极的瞬变要慢。因此，当晶体管Tr3、晶体管Tr4、晶体管Tr6以及晶体管Tr1各自的栅极电压从高电压(Vdd)变(下降)为低电压(Vss)时，晶体管Tr5的栅极-源极间电压Vgs5大于晶体管Tr5的阈值电压Vth5，从而晶体管Tr5导通，紧接 着晶体管Tr4截止。此时，晶体管Tr7导通，同时晶体管Tr4截止，晶体管Tr2导通，同时晶体管Tr6截止，然后晶体管Tr7截止。其结果，输出电压Vout为高电压线LH侧的电压。并且，当晶体管Tr3、晶体管Tr4、晶体管Tr6以及晶体管Tr1各自的栅极电压从低电压(Vss)变(上升)为高电压(Vdd)时，晶体管Tr3、Tr4、Tr6导通，紧接着晶体管Tr5截止。此时，由于晶体管Tr2截止的同时晶体管Tr1导通，因此输出电压为第一电压线侧的电压。

这样，在本实施方式的反相电路1中，几乎不存在晶体管Tr1与晶体管Tr2同时导通的期间或晶体管Tr4与晶体管Tr5同时导通的期间或晶体管Tr6与晶体管Tr7同时导通的期间。因此，几乎不存在通过晶体管Tr1和Tr2、晶体管Tr4和Tr5、或晶体管Tr6和Tr7在高电压线LH和低电压线LL之间流动的电流(贯通电流)。因此可以抑制功耗。而且，当晶体管Tr1、Tr3、Tr4、Tr6各自的栅极电压从高电压(Vdd)变(下降)为低电压(Vss)时，输出电压Vout为高电压线LH侧的电压，当晶体管Tr1、Tr3、Tr4、Tr6各自的栅极电压从低电压(Vss)变(上升)为高电压(Vdd)时，输出电压Vout为低电压线LL侧的电压。由此，可以消除输出电压Vout的差异。其结果，例如可以降低每个像素电路中的驱动晶体管的阈值校正或迁移率校正的差异，从而可以降低每个像素的亮度差异。

而且，在本实施方式中，由于电容元件C1和C2不与输出端子OUT直接连接，因此输入到晶体管Tr5的栅极和源极上的耦合量不会受到输出级的寄生电容的影响。由此，可以增大晶体管Tr5的栅极-源极间电压Vgs5，因此可以实现反相电路1的高速化。

而且，在本实施方式中，反相电路1的低电压侧和高电压侧上分别仅设置了一条电压线，而且在驱动反相电路1时，作为高电压侧的电压线的高电压线LH的电压为与施加到输入端子IN的信号电压(输入电压Vin)的高电压相同的电压值。因此，反相电路1的耐压可以与图72、图74、图75所示的现有反相电路的耐压相同，无需提高反相电路1的耐压。 因此，反相电路1中的元件无需使用耐压高的元件，而且也不会因耐压不佳而使良品率下降，因而能够抑制生产成本。

而且，在本实施方式中，反相电路1中仅设置了最低数量的电压线，而且，即使不增大电容元件C2的电容，也能如上所述地实现反相电路1的高速化。因此，例如在有机EL显示装置中将反相电路1用于扫描器等中时，可以减小显示面板中周围部分(框架)所占的面积，可以实现窄框化。

<第六实施方式>

图52示出了本发明的第六实施方式所涉及的反相电路2的整体结构的一例。与上述实施方式的反相电路1一样，反相电路2也从输出端子OUT输出与输入到输入端子IN的脉冲信号的信号波形(例如如图44(A))基本相反的脉冲信号(例如如图44(B))。反相电路2是在上述实施方式的反相电路1中增大电容元件C3的电容并在输出端子OUT与低电压线LL之间设置辅助电容Csub的电路，这就是反相电路2与上述实施方式的反相电路1的结构的区别。下面，首先对上述实施方式的反相电路1中可能产生的问题进行说明，然后对本实施方式的反相电路2的特征部分进行说明。另外，辅助电容Csub相当于本发明中的“第四电容元件”的一个具体示例。

[问题]

对上述实施方式的反相电路1中的晶体管Tr2的栅极电压Vg2和源极电压Vs2(输出电压Vout)进行考虑。如上所述，晶体管Tr2的栅极电压Vg2随着来自晶体管Tr7的电流和通过电容元件C3的晶体管Tr2的源极电压Vs2的上升而上升。此时，由于晶体管Tr2的栅极电压Vg2上升的同时来自晶体管Tr7的电流逐渐减小，因此晶体管Tr7截止后，晶体管Tr2的栅极电压Vg2仅随着晶体管Tr2的源极电压Tr2的上升而上升。在反相电路1中，晶体管Tr2的栅极上存在如图53所示的寄生电容Cgs2、Cgd2。因此，如数学式1所示，晶体管Tr2的栅极电压Vg2的变化量ΔVg 相对于晶体管Tr2的源极电压Vs2的变化量ΔVs以一定的比例g变化。该比例g称为自举增益。

数学式1

$\mathrm{\&Delta;}{V}_g=\frac{C_3+C_{\mathrm{gs}2}}{C_3+C_{\mathrm{gs}2}+C_{\mathrm{gd}2}+C_{\mathrm{gs}7}+C_{\mathrm{gd}6}}\mathrm{\&Delta;}{V}_s$

这里，考虑到反相电路1的高速化，一般将输出输出电压Vout的晶体管Tr1、Tr2的尺寸增大。在晶体管Tr1增大的情况下，当输入电压Vin从低电压(Vss)变(上升)为高电压(Vdd)时，在晶体管Tr1的栅极-源极之间可以流动更多的电流。因此，增大晶体管Tr1会使输出电压Vout的下降沿的瞬变加快。

下面，考虑增大晶体管Tr2的尺寸的情况。晶体管Tr2并不是根据输入电压Vin直接动作，而是根据来自晶体管Tr7的电流进行动作。当通过晶体管Tr7使晶体管Tr2的栅极电压Vg2上升沿，如图54所示，经由晶体管Tr2的栅极-源极之间的电容Cgs2向输出端子OUT输入耦合。该耦合量(变化量ΔVs)如数学式2所示。

数学式2

$\mathrm{\&Delta;}{V}_s=\frac{C_3+C_{\mathrm{gs}2}}{C_3+C_{\mathrm{gs}2}+C_{\mathrm{gd}1}+C_{\mathrm{out}}}\mathrm{\&Delta;}{V}_g=\mathrm{\&beta;\&Delta;}{V}_g$

此时，将变化量ΔVs与变化量ΔVg的比率β称为输入增益。另外，图54示出了在输出端子OUT与低电压线LL之间产生寄生电容Cout的情况。

当通过晶体管Tr7使晶体管Tr2的栅极-源极间电压Vgs2超过其阈值电压Vth2时，电流从晶体管Tr2流出，输出电压Vout上升。如果晶体管Tr2的尺寸较大，则晶体管Tr2的电流驱动能力较高，因此当晶体管Tr2的Vgs2变为Vth2+Va时，晶体管Tr2的源极电压Vs2开始上升。由于晶体管Tr2的尺寸较大，因此电压Va为比较小的值。此时，如果晶体 管Tr2的源极电压Vs2的单位时间变化量(图55所示的曲线图的斜率)大于晶体管Tr2的栅极电压Vg2的每单位时间变化量，则晶体管Tr2的栅极-源极间电压Vgs2随着时间减小。而且，当晶体管Tr2的栅极电压Vg2接近Vdd-Vth7时，晶体管Tr2通过自身的电流使其栅极电压Vg2和源极电压Vs2上升。这时，晶体管Tr2的栅极-源极间电压Vgs2进一步根据自举增益g逐渐下降。

因此，当电压Va的值较小，自举增益g也较小时，最终晶体管Tr2的栅极-源极间电压Vgs2在晶体管Tr2的源极电压Vs2达到Vdd之前就变为晶体管Tr2的阈值电压Vth2。因此，晶体管Tr2的源极电压Vs2无法再上升。其结果，晶体管Tr2无法输出Vdd。

对此，可以考虑增大电容元件C3的电容以提高自举增益g。但是，这种情况下，输入增益将变大。如图56所示，如果输入增益变大，则在晶体管Tr2的栅极-源极间电压Vgs2小于等于晶体管Tr2的阈值电压Vth2时，晶体管Tr2的源极电压Vs2相对于晶体管Tr2的栅极电压Vg2的变化较大地上升。因此，晶体管Tr2的源极电压Vs2开始上升的点在时间上提前。其结果，晶体管Tr2的源极电压Vs2在晶体管Tr2的栅极电压Vg2的变化不太大的部分处就开始上升，从而导致晶体管Tr2进行阈值校正。也就是说，晶体管Tr2的源极电压Vs2的变化量比晶体管Tr2的栅极电压Vg2的变化量更大，从而晶体管Tr2的栅极-源极间电压Vgs2越来越小，最终导致变为阈值电压Vth2的值。因此，这种情况下，晶体管Tr2也无法输出Vdd。

[反相电路2]

另一方面，在本实施方式的反相电路2中，电容元件C3的电容增大，并且在输出端子OUT与低电压线LL之间设有辅助电容Csub。

当设有辅助电容Csub时，如数学式3所示，自举增益g不受辅助电容Csub的影响。另一方面，如数学式4所示，由于分母中代入了辅助电容Csub，因此由于辅助电容Csub，输入增益β变小。

数学式3

$g=\frac{C_3+C_{\mathrm{gs}2}}{C_3+C_{\mathrm{gs}2}+C_{\mathrm{gd}2}+C_{\mathrm{gs}7}+C_{\mathrm{gd}6}}$

数学式4

$\mathrm{\&beta;}=\frac{C_3+C_{\mathrm{gs}2}}{C_3+C_{\mathrm{gs}2}+C_{\mathrm{gd}1}+C_{\mathrm{out}}+C_{\mathrm{sub}}}$

下面，对在反相电路2中增大晶体管Tr2的尺寸的情况进行考虑。由于辅助电容Csub形成在输出端子OUT与低电压线LL之间，因此如图57所示，在时间上推迟晶体管Tr2的源极电压Vs2开始上升的点。此时，开始上升时的栅极-源极间电压Vgs2为Vth2+Vb的值。

这里，Vb＞Va。这是因为：存在辅助电容Csub时与不存在辅助电容Csub时相比，即使流动着相同大小的电流，也是存在辅助电容Csub时晶体管Tr2的源极电压Vs2的变化量更小。这是由于：当不存在辅助电容Csub时，为了获得与存在辅助电容Csub时相同的源极电压Vs2的变化量，必须增大晶体管Tr2的栅极-源极间电压Vgs2。

这样，在反相电路2中，使源极电压Vs2的开始上升点推迟，Vb的值变大。由此，即使来自晶体管Tr2的电流、自举增益g使晶体管Tr2的栅极-源极间电压Vgs2的值变小，最终也能将晶体管Tr2的栅极-源极间电压Vgs2维持在大于其阈值电压Vth2的值。其结果，可以从晶体管Tr2输出Vdd。

<第五和第六实施方式的变形例>

在上述第六实施方式中，例如如图58所示，也可以省略电容元件C3。这种情况下，在晶体管Tr2的栅极-源极之间存在寄生电容Cgs2，并存 在由该寄生电容Cgs2引起的自举增益。因此，仅通过设置辅助电容Csub，就能增大晶体管Tr2的栅极-源极间电压Vgs2。其结果，当输入电压Vin从低电压(Vss)变(上升)为高电压(Vdd)时，可以将Vdd作为输出电压Vout输出。

而且，在上述第六实施方式中，例如如图59中的反相电路4所示，可以省略晶体管Tr3、Tr5以及电容元件C1、C2，取而代之地设置新的晶体管Tr8、Tr9以及电容元件C4。该反相电路4用于向晶体管Tr7的栅极输入保存在电容元件C4中的电荷使晶体管Tr2的栅极电压Vg2上升，并将Vdd作为输出电压Vout输出。

晶体管Tr8、Tr9为同一沟道型的薄膜晶体管(TFT)，例如为n沟道MOS型的薄膜晶体管(TFT)。晶体管Tr8例如根据输入至输入端子AZ1的电压与电容元件C4的两个端子中不与低电压线LL连接的端子(端子E)的电压之间的电位差Vgs8(或与其相对应的电位差)来接通或断开高电压线LH与端子E之间的电连接。晶体管Tr8的栅极与输入端子AZ1电连接，晶体管Tr8的源极或漏极与高电压线LH电连接，晶体管Tr8的源极和漏极中不与高电压线LH连接的端子与电容元件C4的端子E电连接。晶体管Tr9根据输入至输入端子AZ2的电压与晶体管Tr8的源极电压Vs8(端子E的电压)之间的电位差Vgs9(或与其相对应的电位差)来接通或断开晶体管Tr8的源极(端子E)与晶体管Tr7的栅极之间的电连接。晶体管Tr9的栅极与输入端子AZ2电连接。晶体管Tr9的源极或漏极与晶体管Tr8的源极(端子E)电连接，晶体管Tr9的源极和漏极中不与端子E连接的端子与晶体管Tr7的栅极电连接。

向输入端子AZ1施加例如如图60(B)所示的脉冲信号。例如如图60(C)所示，向输入端子AZ2施加与施加至输入端子AZ1的脉冲信号相反相位的脉冲信号。由此可以将Vdd作为输出电压Vout输出。

而且，在上述各实施方式中，例如如图61、图62以及图63所示，也可以在输入端子IN与晶体管Tr3的栅极之间设置延迟元件3。

延迟元件3用于将输入至输入端子IN的信号电压的电压波形延迟后的电压输入至晶体管Tr3的栅极。延迟元件3例如将电压波形的下降沿比输入到输入端子IN的信号电压的电压波形的下降沿慢的电压输入至晶体管Tr3的栅极。另外，不仅电压波形的下降沿，延迟元件3还可以使电压波形的上升沿比输入到输入端子IN的信号电压的电压波形的上升沿慢。只是，这种情况下，延迟元件3要延迟输入到输入端子IN的信号电压的电压波形，以使下降沿比上升沿更慢。

延迟元件3例如形成图64(A)～(D)所示的电路结构。在图64(A)中，延迟元件3构成为包括电容元件C5。电容元件C5的一端与晶体管Tr3的栅极电连接，电容元件C5的另一端与低电压线LL电连接。

在图64(B)中，延迟元件3构成为包括晶体管Tr10。晶体管Tr10是与晶体管Tr1等的沟道型相同沟道型的晶体管，例如是n沟道MOS型TFT。晶体管Tr10的源极与晶体管Tr3的栅极电连接，晶体管Tr10的漏极与输入端子IN电连接。晶体管Tr10的栅极与高电压线LH3电连接。高电压线LH3与输出使晶体管Tr10进行导通截止动作的脉冲信号的电源(未图示)电连接。

在图64(C)中，延迟元件3构成为包括上述晶体管Tr10以及晶体管Tr11。晶体管Tr11是与晶体管Tr1等的沟道型相同沟道型的晶体管，例如是n沟道MOS型TFT。晶体管Tr11的栅极和源极与晶体管Tr3的栅极电连接，晶体管Tr11的漏极与输入端子IN电连接。

在图64(D)中，延迟元件3构成为包括上述晶体管Tr10以及上述的电容元件C5。

[动作和效果]

图65示出了本变形例涉及的反相电路的动作的一例。此外，图65中示出了采用具有图64(D)所示的电路结构的延迟元件3时的波形。本变形例所涉及的反相电路的基本动作与图45～图50所示的动作相同。与图45～图50所示的动作的区别之处在于输入电压Vin从高电压(Vdd) 变(下降)为低电压(Vss)的时候以及输入电压Vin从低电压(Vss)变(上升)为高电压(Vdd)的时候。

当输入电压Vin从高电压(Vdd)变(下降)为低电压(Vss)时，晶体管Tr3、Tr4的栅极电压从Vdd变为Vss。在上述实施方式的反相电路1、2中，该电压变化通过电容元件C2使晶体管Tr5的源极产生ΔV1的电压变化，并通过电容元件C1、C2使晶体管Tr5的栅极产生ΔV2的电压变化。这里，向晶体管Tr5的栅极输入ΔV2的耦合量的原因在于：晶体管Tr3的栅极电压Vg3从Vdd下降至Vss，从而晶体管Tr3的导通电阻逐渐增大，将晶体管Tr5的栅极充电至Vss的瞬变变慢。换而言之，之所以向晶体管Tr5的栅极输入ΔV2的耦合量是因为在输入耦合的定时晶体管Tr3从导通切换为截止。

另一方面，在本变形例中，通过延迟元件3将通过如图66所示地使输入到输入端子IN的信号电压延迟所得到的信号电压输入至晶体管Tr3的栅极。这样，与直接将输入电压Vin输入至晶体管Tr3的栅极的情况相比，晶体管Tr3的截止点(导通与截止的切换点)推迟。也就是说，晶体管Tr3在通过电容元件C2输入耦合的定时也处于导通(参见图67)。因此，可以使最终输入到晶体管Tr5的栅极的耦合量(ΔV2)比现有技术小，从而可以增大晶体管Tr5的栅极-源极间电压Vgs5。其结果，可以实现反相电路的高速化。

在本变形例中，当输入电压Vin从低电压(Vss)变(上升)为高电压(Vdd)时，同样通过延迟元件3将通过如图66所示地使输入到输入端子IN的信号电压延迟所得到的信号电压输入至晶体管Tr3的栅极。因此，晶体管Tr3的截止点推迟，因而在晶体管Tr1导通之后，晶体管Tr3才导通，从而当输出电压Vout处于变化状态时，电流(贯通电流)有可能从高电压线LH流向低电压线LL。但实际上，考虑到晶体管Tr3的导通动作点以及输入到晶体管Tr3的栅极的信号电压的波形，即使输入到晶体管Tr3的信号电压延迟，如图67所示，在上升沿，晶体管Tr3的导通时间仍是几乎不变的，相反在下降沿，晶体管Tr3的截止时间发生很 大变化。因此，上述贯通电流的流动期间非常短，本变形例所涉及的反相电路的功耗基本与反相电路1、2的功耗相同。

另外，在上述各实施方式中，向晶体管Tr5的源极和栅极输入由输入电压Vin的变化引起的耦合，并利用晶体管Tr5的源极与栅极的瞬变差使晶体管Tr5的栅极-源极间电压Vgs5成为大于等于晶体管Tr5的阈值电压Vth5的值。此时，虽然高电压线LH侧的电压作为输出电压Vout输出至输出端子OUT，但输出端子OUT的瞬变极大地依存于晶体管Tr2的栅极-源极间电压Vgs2。也就是说，当晶体管Tr2的栅极-源极间电压Vgs2快速变大时，输出电压Vout上升沿变快，当晶体管Tr2的栅极-源极间电压Vgs2缓慢变大时，输出电压Vout的上升沿也变慢。

因此，在实现反相电路的高速化时，只要使晶体管Tr2的栅极-源极间电压Vgs2上升沿变快即可，其方法例如可以考虑增大电容元件C2的电容。但是，电容元件C2的电容增大时，导致反相电路所占的面积也会变大。其结果，例如在有机EL显示装置中将增大了电容元件C2的电容的反相电路用于扫描器等中时，显示面板中周围部分(框架)所占的面积变大，可能会阻碍窄框化的实现。而且，电容元件C2的电容增大时，晶体管Tr2的源极(输出端子OUT)会产生大于ΔV1的电压变化，而晶体管Tr2的栅极也会相应地产生大于ΔV2的电压变化。其结果，虽然电容元件C2的电容增大了，但晶体管Tr2的栅极-源极间电压Vgs2的值基本与ΔV1-ΔV2相同，电容元件C2的电容增大并未给反相电路的高速化带来什么贡献。

另一方面，在本变形例中，通过延迟元件3将通过如图66所示地使输入到输入端子IN的信号电压延迟所得到的信号电压输入至晶体管Tr3的栅极。这样，可以实现反相电路的高速化，而不用增大电容元件C2的电容。

而且，在上述各实施方式及其变形例中，晶体管Tr1～Tr11由n沟道MOS型TFT形成，例如也可以由p沟道MOS型TFT形成。只是，在这种情况下，高电压线LH要替换为低电压线LL，低电压线LL要替换为 高电压线LH。而且，晶体管Tr1～Tr11从低电压变(上升)为高电压时的过渡响应与晶体管Tr1～Tr11从高电压变(下降)为低电压时的过渡响应彼此相反。

<应用例>

图68示出了上述各实施方式及其变形例所涉及的反相电路1、2、4的应用例的一例即显示装置100的整体结构例。该显示装置100例如包括显示面板100(显示部)以及驱动电路120(驱动部)。

(显示面板100)

显示面板100具有显示区域110A，发光颜色互不相同的三种有机EL元件111R、111G和111B二维设置在显示区域110A上。显示区域110A是指利用从有机EL元件111R、111G和111B发出的光显示图像的区域。有机EL元件111R为发出红光的有机EL元件，有机EL元件111G为发出绿光的有机EL元件，有机EL元件111B为发出蓝光的有机EL元件。下面适当将有机EL元件111R、111G和111B总称为有机EL元件111。

(显示区域110A)

图69示出了显示区域110A中的电路结构的一例以及下述写入线驱动电路124的一例。多个像素电路112与各有机EL元件111成对地二维设置在显示区域110A中。另外，在本应用例中，一对有机EL元件111和像素电路112构成一个像素113。更具体地说，如图68所示，一对有机EL元件111R和像素电路112构成一个红色用像素113R，一对有机EL元件111G和像素电路112构成一个绿色用像素113G，一对有机EL元件111B和像素电路112构成一个蓝色用像素113B。而且，相邻的三个像素113R、113G、113B构成一个显示像素114。

各像素电路112例如由用于控制流入有机EL元件111的电流的驱动晶体管Tr100、用于将信号线DTL的电压写入驱动晶体管Tr100的写入晶体管Tr200以及保持电容Cs构成，其形成2Tr1C的电路结构。驱动晶体管Tr100和写入晶体管Tr200例如由n沟道MOS型的薄膜晶体管(TFT) 形成。驱动晶体管Tr100或写入晶体管Tr200例如也可以为p沟道MOS型TFT。

在显示区域110A中，多条写入线WSL(扫描线)呈行状配置，多条信号线DTL呈列状配置。而且，显示区域110中，多条电源线PSL(被提供电源电压的部件)沿着写入线WSL呈行状配置。各信号线DTL与各写入线WSL的交点附近逐个地设置有有机EL元件111。各信号线DTL与下述信号线驱动电路123的输出端(未图示)以及写入晶体管Tr200的漏电极及源电极中的任一个(未图示)相连接。各写入线WSL与下述写入线驱动电路124的输出端(未图示)以及写入晶体管Tr200的栅电极(未图示)相连接。各电源线PSL与下述电源线驱动电路125的输出端(未图示)以及驱动晶体管Tr100的漏电极和源电极中的任一个(未图示)相连接。写入晶体管Tr200的漏电极和源电极中的不与信号线DTL连接的电极(未图示)与驱动晶体管Tr100的栅电极(未图示)以及保持电容Cs的一端连接。驱动晶体管Tr100的漏电极和源电极中的不与电源线PSL连接的电极(未图示)以及保持电容Cs的另一端与有机EL元件111的阳电极(未图示)相连接。有机EL元件111的阴电极(未图示)例如与地线GND连接。

(驱动电路120)

下面参考图68和图69对驱动电路120中的各个电路进行说明。驱动电路120包括定时生成电路121、图像信号处理电路122、信号线驱动电路123、写入线驱动电路124以及电源线驱动电路125。

定时生成电路121用于控制图像信号处理电路122、信号线驱动电路123、写入线驱动电路124以及电源线驱动电路125联动地动作。定时生成电路121例如根据从外部输入的同步信号120B(与同步信号120B同步地)向上述各个电路输出控制信号121A。

图像信号处理电路122对从外部输入的图像信号120A进行规定的校正，并将校正后的图像信号122A输出到信号线驱动电路123。规定的校正例如有伽马校正和过驱动(overdrive)校正等。

信号线驱动电路123根据控制信号121A的输入(与控制信号121A的输入同步地)向各信号线DTL施加从图像信号处理电路122输入的图像信号122A(信号电压Vsig)，并写入作为选择对象的像素113。其中，所谓写入是指向驱动晶体管Tr100的栅极施加规定的电压。

信号线驱动电路123例如构成为包括移位寄存器(未图示)，并且针对每一级具有对应于像素113的各列的缓冲电路(未图示)。该信号线驱动电路123能够根据控制信号121A的输入(与控制信号121A的输入同步地)向各信号线DTL输出两种电压(Vofs、Vsig)。具体地，信号线驱动电路123通过连接于各像素113的信号线DTL向通过写入线驱动电路124所选择的像素113依次提供两种电压(Vofs、Vsig)。

这里，补偿(offset)电压Vofs不依赖于信号电压Vsig的值，其是恒定电压值。并且，信号电压Vsig是对应于图像信号122A的电压值。信号电压Vsig的最小电压是低于补偿电压Vofs的电压值，信号电压Vsig的最大电压是高于补偿电压Vofs的电压值。

写入线驱动电路124例如构成为包括移位寄存器(未图示)，并且针对每一级具有对应于像素113的各行的缓冲电路5。缓冲电路5构成为包括多个上述反相电路1、2、4，缓冲电路5用于从输出端输出相位与输入至输入端的脉冲信号的相位几乎相同的脉冲信号。写入线驱动电路124能够根据控制信号121A的输入(与控制信号121A的输入同步地)向各写入线WSL输出两种电压(Vdd、Vss)。具体地，写入线驱动电路124通过连接于各像素113的写入线WSL，向作为驱动对象的像素113提供两种电压(Vdd、Vss)，以控制写入晶体管Tr200。

这里，电压Vdd的值是大于等于写入晶体管Tr200的导通电压的值。在进行下述消光(extinction)或阈值校正时，Vdd是从写入线驱动电路124输出的电压值。Vss的值是低于写入晶体管Tr200的导通电压的值，且是低于Vdd的值。

电源线驱动电路125例如构成为包括移位寄存器(未图示)，例如针对每一级具有对应于像素113的各行的缓冲电路(未图示)。该电源线驱 动电路125能够根据控制信号121A的输入(与控制信号121A的输入同步地)输出两种电压(VccH、VccL)。具体地，电源线驱动电路125通过连接于各像素113的电源线PSL，向作为驱动对象的像素113提供两种电压(VccH、VccL)，以控制有机EL元件111的发光和消光。

这里，电压VccL是比有机EL元件111的阈值电压Vel和有机EL元件111的阴极电压Vca的总电压(Vel+Vca)低的电压值。并且，电压VccH是大于等于电压(Vel+Vca)的电压值。

下面，对本应用例的显示装置100的动作(从消光到发光的动作)的一例进行说明。在本应用例中，加入了对驱动晶体管Tr100的阈值电压Vth或迁移率μ的变化的校正动作，以使即使驱动晶体管Tr100的阈值电压Vth或迁移率μ随时间变化，也能不受其影响地将有机EL元件111的发光亮度保持恒定。

图70示出了施加到像素电路112的电压波形的一例以及驱动晶体管Tr100的栅极电压Vg和源极电压Vs的变化的一例。图70(A)示出了向信号线DTL施加信号电压Vsig和补偿电压Vofs的情况。图70(B)示出了向写入线WSL施加使写入晶体管Tr200导通的电压Vdd和使写入晶体管Tr200截止的电压Vss的情况。图70(C)示出了向电源线PSL施加电压VccH和VccL的情况。而且，图70(D)、图70(E)示出了驱动晶体管Tr100的栅极电压Vg和源极电压Vs随着对电源线PSL、信号线DTL和写入线WSL施加电压而不断变化的情况。

(Vth校正准备期间)

首先，进行Vth校正的准备。具体地，当写入线WSL的电压变为Voff，电源线DTL的电压变为VccH时(即有机EL元件111发光时)，电源线驱动电路125使电源线DTL的电压从VccH下降为VccL(T1)。于是，源极电压Vs变为VccL，有机EL元件111消光。然后，当信号线DTL的电压为Vofs时，写入线驱动电路124使写入线WSL的电压从Voff上升为Von，从而使驱动晶体管Tr100的栅极电压为Vofs。

(第一个Vth校正期间)

然后，对Vth进行校正。具体地，在写入晶体管Tr200导通，且信号线DTL的电压为Vofs的期间，电源线驱动电路125使电源线DTL的电压从VccL上升至VccH(T2)。从而，电流Ids在驱动晶体管Tr100的漏极-源极之间流动，源极电压Vs上升。然后，在信号线驱动电路123将信号线DTL的电压从Vofs切换至Vsig之前，写入线驱动电路124将写入线WSL的电压从Von下降至Voff(T3)。从而，驱动晶体管Tr100的栅极变为浮置(floating)状态，Vth的校正停止。

(第一个Vth校正休止期间)

在Vth校正休止的期间，例如在与经过之前的Vth校正的行(像素)不同的其他行(像素)上对信号线DTL的电压进行采样。此时，由于经过之前的Vth校正的行(像素)上的源极电压Vs低于Vofs-Vth，因此在Vth校正休止期间，在经过之前的Vth校正的行(像素)上，电流Ids仍在驱动晶体管Tr100的漏极-源极之间流动，从而源极电压Vs上升，通过经由保持电容Cs的耦合使得栅极电压Vg也上升。

(第二个Vth校正期间)

接着，再次进行Vth校正。具体地，当信号线DTL的电压变为Vofs，能够进行Vth校正时，写入线驱动电路124使写入线WSL的电压从Voff上升至Von，使驱动晶体管Tr100的栅极电压为Vofs(T4)。此时，如果源极电压Vs低于Vofs-Vth(Vth校正尚未完成)，则电流Ids在驱动晶体管Tr100的漏极-源极之间流动，直到驱动晶体管Tr100截止(cutoff)(直到栅极-源极间电压Vgs变为Vth)。然后，在信号线驱动电路123将信号线DTL的电压从Vofs切换至Vsig之前，写入线驱动电路124使写入线WSL的电压从Von下降为Voff(T5)。从而，驱动晶体管Tr100的栅极处于浮置状态，因此不管信号线DTL的电压大小如何，都能将栅极-源极间电压Vgs维持恒定。

另外，在该Vth校正期间内，当保持电容Cs被充电至Vth，且栅极-源极间电压Vgs变为Vth时，驱动电路120结束Vth校正。但是，如果栅极-源极间电压Vgs未达到Vth，则驱动电路120反复执行Vth校正和停止Vth校正，直到栅极-源极间电压Vgs达到Vth。

(写入和μ校正期间)

在Vth校正休止期间结束之后，进行写入和μ校正。具体地，在信号线DTL的电压变为Vsig的期间，写入线驱动电路124使写入线WSL的电压从Voff上升至Von(T6)，从而将驱动晶体管Tr100的栅极连接于信号线DTL。于是，驱动晶体管Tr100的栅极电压Vg变为信号线DTL的电压Vsig。此时，在该阶段，有机EL元件111的阳极电压仍然小于有机EL元件111的阈值电压Vth，因而有机EL元件111断开。因此，电流Ids流入有机EL元件111的元件电容(未图示)，对元件电容进行充电，因此源极电压Vs上升ΔVy，不久后栅极-源极间电压Vgs变为Vsig+Vth-ΔVy。这样在写入的同时进行μ校正。这里，由于驱动晶体管Tr100的迁移率μ越大，ΔVy也越大，因此通过在发光前将栅极-源极间电压Vgs减小ΔVy，从而可以消除每个像素113的迁移率μ的差异。

(发光期间)

最后，写入线驱动电路124将写入线WSL的电压从Von降至Voff(T7)。于是，驱动晶体管Tr100的栅极变为浮置状态，电流Ids在驱动晶体管Tr100的漏极-源极之间流动，源极电压Vs上升。其结果，向有机EL元件111施加其阈值电压Vel以上的电压，从而有机EL元件以期望的亮度发光。

在本应用例的显示装置100中，通过如上所述地在各像素113中对像素电路112的导通截止进行控制，向各像素113的有机EL元件111注入驱动电流，从而空穴和电子再结合而使有机EL元件111发光，并将该光提取到外部。其结果，可以在显示面板110的显示区域110A上显示图像。

另外，在本应用例中，例如写入线驱动电路124中的缓冲电路5构成为包括多个上述反相电路1、2、4。因此，由于几乎不存在在缓冲电路5中流动的贯通电流，因此可以抑制缓冲电路5的功耗。而且，由于缓冲电路5的输出电压很少发生差异，因此可以降低每个像素电路112中的驱动晶体管Tr100的阈值校正或迁移率校正的差异，从而可以降低每个像素113的亮度差异。

上面已经以实施方式、变形例以及应用例为例对本发明进行了说明，但本发明不限于这些实施方式等，可以有各种变形。

例如，在上述各实施方式及其变形例中，高电压侧的电压线与低电压侧的电压线分别逐条地设置，但例如也可以使与高电压侧的多个晶体管中的至少一个连接的电压线不与连接于其他高电压侧的晶体管的电压线共用。同样，例如也可以使与低电压侧的多个晶体管中的至少一个连接的电压线不与连接于其他低电压侧的晶体管的电压线共用。

而且，例如在上述应用例中，上述各实施方式所涉及的反相电路1、2、4用于写入线驱动电路124的输出级，但也可以不用于写入线驱动电路124的输出级，而用于电压线驱动电路125的输出级，而且也可以同时用于写入线驱动电路124的输出级和电源线驱动电路125的输出级。

符号说明

1、2、4、200、300、400、500、600反相电路

3延迟元件              5缓冲电路

10控制元件             100显示装置

110显示面板            110A显示区域

111、111R、111G、111B有机EL元件

112像素电路            113、113R、113G、113B像素

114显示像素            120驱动电路

120A、122A图像信号     120B同步信号

121定时生成电路        121A控制信号

122图像信号处理电路    123信号线驱动电路

124写入线驱动电路      125电源线驱动电路

X第一端子              A、E、F、P₁、P₂、P₃端子

B、C、D连接点

C1、C2、C3、C4、C5、Cgs、Cgd、Cout电容元件

Cs保持电容             DTL信号线

GND地线                IN、AZ1、AZ2输入端子

Ids电流                LH、LH1、LH2、LH3高电压线

LL、LL1、LL2低电压线   OUT输出端子

P：WS脉冲              P1、P2、P3端子

PSL电源线              Tr1～Tr12晶体管

Tr100驱动晶体管        Tr200写入晶体管

VccH、VccL、Vdd、Vdd1、Vdd2、VH、VH1、VH2、VL、Vss、Vss1、Vss2、ΔVx、ΔVy、ΔV1’、ΔV2’、ΔV1、ΔV2电压

Vg、Vg1～Vg5栅极电压

Vgs、Vgs2、Vgs5栅极-源极间电压

Vin输入电压            Vofs补偿电压

Vout输出电压           Vs、Vs2、Vs5源极电压

Vsig信号电压           Vth、Vth1～Vth5、Vel阈值电压

WSL写入线              μ迁移率

ΔVx耦合量。

Claims (20)

1.一种反相电路，其包括：

互为同一沟道型的第一晶体管、第二晶体管及第三晶体管；

第一电容元件及第二电容元件；以及

输入端子及输出端子，

其中，所述第一晶体管根据所述输入端子的电压与第一电压线的电压之间的电位差或与此相当的电位差，建立或断开所述输出端子与所述第一电压线之间的电连接，··

所述第二晶体管根据所述第二晶体管的栅极电压与所述输出端子的电压之间的电位差或与此相当的电位差，建立或断开第二电压线与所述输出端子之间的电连接，

所述第三晶体管根据所述输入端子的电压与第三电压线的电压之间的电位差或与此相当的电位差，建立或断开所述第二晶体管的栅极与所述第三电压线之间的电连接，

所述第一电容元件以及所述第二电容元件串联***所述输入端子与所述第二晶体管的栅极之间，

所述第一电容元件和所述第二电容元件之间的电连接点电连接于所述输出端子。

2.一种反相电路，其包括：

互为同一沟道型的第一晶体管、第二晶体管及第三晶体管；

第一电容元件及第二电容元件；以及

输入端子及输出端子，

其中，所述第一晶体管的栅极电连接于所述输入端子，所述第一晶体管的漏极或源极电连接于第一电压线，所述第一晶体管的漏极以及源极中的未连接于所述第一电压线的端子电连接于所述输出端子，

所述第二晶体管的漏极或源极电连接于第二电压线，所述第二晶体管的漏极以及源极中的未连接于所述第二电压线的端子电连接于所述输出端子，

所述第三晶体管的栅极电连接于所述输入端子，所述第三晶体管的漏极或源极电连接于第三电压线，所述第三晶体管的漏极以及源极中的未连接于所述第三电压线的端子电连接于所述第二晶体管的栅极，

所述第一电容元件以及所述第二电容元件串联***所述输入端子与所述第二晶体管的栅极之间，

所述第一电容元件和所述第二电容元件之间的电连接点电连接于所述输出端子。

3.根据权利要求1或2所述的反相电路，其中，

所述第二电容元件被***在所述第一晶体管的栅极侧，

所述第二电容元件的电容大于所述第一电容元件的电容。

4.根据权利要求3所述的反相电路，其中，

所述第一电容元件以及所述第二电容元件各自的电容满足下式：

C2(Vdd-Vss)/(C1+C2)＞Vth2，

其中，C1：所述第一电容元件的电容，

C2：所述第二电容元件的电容，

Vdd：所述第二电压线的电压，

Vss：所述第一电压线的电压，

Vth2：所述第二晶体管的阈值电压。

5.根据权利要求2所述的反相电路，其中，

所述第一电压线和所述第三电压线具有相互相同的电位。

6.根据权利要求5所述的反相电路，其中，

所述第二电压线连接于用于输出比所述第一电压线以及所述第三电压线的电压高的电压的电源。

7.根据权利要求2所述的反相电路，还包括：

延迟元件，用于向所述第三晶体管的栅极输入使输入所述输入端子的信号电压的波形延迟的电压。

8.一种反相电路，其包括：

互为同一沟道型的第一晶体管、第二晶体管及第三晶体管；

输入端子以及输出端子；以及

控制元件，包括电连接于所述输入端子的第一端子、电连接于所述输出端子的第二端子以及电连接于所述第二晶体管的栅极的第三端子，所述控制元件当下降沿电压或上升沿电压输入所述第一端子时，使所述第二端子的瞬变慢于所述第三端子的瞬变，

其中，所述第一晶体管根据所述输入端子的电压与第一电压线的电压之间的电位差或与此相当的电位差，建立或断开所述输出端子与所述第一电压线之间的电连接，··

所述第二晶体管根据所述第二晶体管的栅极电压与所述输出端子的电压之间的电位差或与此相当的电位差，建立或断开第二电压线与所述输出端子之间的电连接，

所述第三晶体管根据所述输入端子的电压与第三电压线的电压之间的电位差或与此相当的电位差，建立或断开所述第二晶体管的栅极与所述第三电压线之间的电连接。

9.一种反相电路，其包括：

互为同一沟道型的第一晶体管、第二晶体管及第三晶体管；

输入端子以及输出端子；以及

控制元件，包括电连接于所述输入端子的第一端子、电连接于所述输出端子的第二端子以及电连接于所述第二晶体管的栅极的第三端子，所述控制元件当下降沿电压或上升沿电压输入所述第一端子时，使所述第二端子的瞬变慢于所述第三端子的瞬变，

其中，所述第一晶体管的栅极电连接于所述输入端子，所述第一晶体管的漏极或源极电连接于第一电压线，所述第一晶体管的漏极以及源极中的未连接于所述第一电压线的端子电连接于所述输出端子，

所述第二晶体管的漏极或源极电连接于第二电压线，所述第二晶体管的漏极以及源极中的未连接于所述第二电压线的端子电连接于所述输出端子，

所述第三晶体管的栅极电连接于所述输入端子，所述第三晶体管的漏极或源极电连接于第三电压线，所述第三晶体管的漏极以及源极中的未连接于所述第三电压线的端子电连接于所述第二晶体管的栅极。

10.一种显示装置，其包括：

显示部，包括行状配置的多个扫描线、列状配置的多个信号线以及矩阵状配置的多个像素；以及

驱动部，用于驱动各像素，

所述驱动部包括按每个所述扫描线设置的多个反相电路，

所述反相电路包括：

互为同一沟道型的第一晶体管、第二晶体管及第三晶体管；

第一电容元件及第二电容元件；以及

输入端子及输出端子，

其中，所述第一晶体管的栅极电连接于所述输入端子，所述第一晶体管的漏极或源极电连接于第一电压线，所述第一晶体管的漏极以及源极中的未连接于所述第一电压线的端子电连接于所述输出端子，

所述第二晶体管的漏极或源极电连接于第二电压线，所述第二晶体管的漏极以及源极中的未连接于所述第二电压线的端子电连接于所述输出端子，

所述第三晶体管的栅极电连接于所述输入端子，所述第三晶体管的漏极或源极电连接于第三电压线，所述第三晶体管的漏极以及源极中的未连接于所述第三电压线的端子电连接于所述第二晶体管的栅极，

所述第一电容元件以及所述第二电容元件串联***所述输入端子与所述第二晶体管的栅极之间，

所述第一电容元件和所述第二电容元件之间的电连接点电连接于所述输出端子。

11.一种反相电路，其包括：

互为同一沟道型的第一晶体管及第二晶体管；以及

第一电容元件及第二电容元件，

其中，所述第一晶体管以及所述第二晶体管串联连接在第一电压线与第二电压线之间，

所述第一电容元件以及所述第二电容元件串联***第一晶体管的栅极与第二晶体管的栅极之间，

所述第一电容元件和所述第二电容元件之间的电连接点电连接于所述输出端子，

所述第二电容元件被***到所述第一晶体管的栅极侧，

所述第二电容元件的电容大于所述第一电容元件的电容。

12.根据权利要求11所述的反相电路，其中，

所述反相电路还包括：第三晶体管，

所述第三晶体管连接在第二晶体管的栅极与第三电压线之间，

所述第三晶体管的栅极电连接于所述第一晶体管的栅极。

13.一种反相电路，其包括：

互为同一沟道型的第一晶体管、第二晶体管、第三晶体管、第四晶体管及第五晶体管；

第一电容元件及第二电容元件；以及

输入端子及输出端子，

其中，所述第一晶体管根据所述输入端子的电压与第一电压线的电压之间的电位差或与此相当的电位差，建立或断开所述输出端子与所述第一电压线之间的电连接，··

所述第二晶体管根据作为所述第五晶体管的源极或漏极的第一端子的电压与所述输出端子的电压之间的电位差或与此相当的电位差，建立或断开第二电压线与所述输出端子之间的电连接，

所述第三晶体管根据所述输入端子的电压与第三电压线的电压之间的电位差或与此相当的电位差，建立或断开所述第五晶体管的栅极与所述第三电压线之间的电连接，··

所述第四晶体管根据所述输入端子的电压与第四电压线的电压之间的电位差或与此相当的电位差，建立或断开所述第一端子与所述第四电压线之间的电连接，··

所述第一电容元件以及所述第二电容元件串联***所述输入端子与所述第五晶体管的栅极之间，

所述第一电容元件和所述第二电容元件之间的电连接点电连接于所述第一端子，

所述第五晶体管根据所述第一电容元件的端子间电压或与此相当的电压，建立或断开第五电压线与所述第一端子之间的电连接。

14.一种反相电路，其包括：

互为同一沟道型的第一晶体管、第二晶体管、第三晶体管、第四晶体管及第五晶体管；

第一电容元件及第二电容元件；以及

输入端子及输出端子，

其中，所述第一晶体管的栅极电连接于所述输入端子，所述第一晶体管的漏极或源极电连接于第一电压线，所述第一晶体管的漏极和源极中的未连接于所述第一电压线的端子电连接于所述输出端子，

所述第二晶体管的漏极或源极电连接于第二电压线，所述第二晶体管的漏极以及源极中的未连接于所述第二电压线的端子电连接于所述输出端子，

所述第三晶体管的栅极电连接于所述输入端子，所述第三晶体管的漏极或源极电连接于第三电压线，所述第三晶体管的漏极和源极中的未连接于所述第三电压线的端子电连接于所述第五晶体管的栅极，

所述第四晶体管的栅极电连接于所述输入端子，所述第四晶体管的漏极或源极电连接于第四电压线，所述第四晶体管的漏极以及源极中的未连接于所述第四电压线的端子电连接于所述第二晶体管的栅极，

所述第五晶体管的漏极或源极电连接于第五电压线，所述第五晶体管的漏极以及源极中的未连接于所述第五电压线的端子电连接于所述第二晶体管的栅极，

所述第一电容元件以及所述第二电容元件串联***所述输入端子与所述第五晶体管的栅极之间，

所述第一电容元件和所述第二电容元件之间的电连接点电连接于所述第二晶体管的栅极。

15.根据权利要求14所述的反相电路，其中，

所述第一电压线、所述第三电压线和所述第四电压线具有相互相同的电位。

16.根据权利要求14所述的反相电路，还包括：

延迟元件，用于向所述第三晶体管的栅极输入使输入所述输入端子的信号电压的波形延迟的电压。

17.一种反相电路，其包括：

互为同一沟道型的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管及第七晶体管；

第一电容元件、第二电容元件及第三电容元件；以及

输入端子及输出端子，

其中，所述第一晶体管根据所述输入端子的电压与第一电压线的电压之间的电位差或与此相当的电位差，建立或断开所述输出端子与所述第一电压线之间的电连接，··

所述第二晶体管根据所述第二晶体管的栅极的电压与所述输出端子的电压之间的电位差或与此相当的电位差，建立或断开第二电压线与所述输出端子的电连接，

所述第三晶体管根据所述输入端子的电压与第三电压线的电压之间的电位差或与此相当的电位差，建立或断开所述第五晶体管的栅极与所述第三电压线之间的电连接，··

所述第四晶体管根据所述输入端子的电压与第四电压线的电压之间的电位差或与此相当的电位差，建立或断开作为所述第五晶体管的源极或漏极的第一端子与所述第四电压线之间的电连接，··

所述第一电容元件以及所述第二电容元件串联***所述输入端子与所述第五晶体管的栅极之间，

所述第一电容元件和所述第二电容元件之间的电连接点电连接于所述第一端子，

所述第三电容元件被***所述第二晶体管的栅极与所述输出端子之间，

所述第五晶体管根据所述第一电容元件的端子间电压或与此相当的电压，建立或断开第五电压线与所述第一端子之间的电连接，

所述第六晶体管根据所述输入端子的电压与第六电压线的电压之间的电位差或与此相当的电位差，建立或断开所述第二晶体管的栅极与所述第六电压线之间的电连接，

所述第七晶体管根据所述第一端子的电压与所述第二晶体管的栅极电压之间的电位差或与此相当的电位差，建立或断开第七电压线与所述第二晶体管的栅极之间的电连接。

18.一种反相电路，其包括：

互为同一沟道型的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管及第七晶体管；

第一电容元件、第二电容元件及第三电容元件；以及

输入端子及输出端子，

其中，所述第一晶体管的栅极电连接于所述输入端子，所述第一晶体管的漏极或源极电连接于第一电压线，所述第一晶体管的漏极以及源极中的未连接于所述第一电压线的端子电连接于所述输出端子，

所述第二晶体管的漏极或源极电连接于第二电压线，所述第二晶体管的漏极以及源极中的未连接于所述第二电压线的端子电连接于所述输出端子，

所述第三晶体管的栅极电连接于所述输入端子，所述第三晶体管的漏极或源极电连接于第三电压线，所述第三晶体管的漏极和源极中的未连接于所述第三电压线的端子电连接于所述第五晶体管的栅极，

所述第四晶体管的栅极电连接于所述输入端子，所述第四晶体管的漏极或源极电连接于第四电压线，所述第四晶体管的漏极以及源极中的未连接于所述第四电压线的端子电连接于所述第七晶体管的栅极，

所述第五晶体管的漏极或源极电连接于第五电压线，所述第五晶体管的漏极以及源极中的未连接于所述第五电压线的端子电连接于所述第七晶体管的栅极，

所述第六晶体管的栅极电连接于所述输入端子，所述第六晶体管的漏极或源极电连接于第六电压线，所述第六晶体管的漏极以及源极中的未连接于所述第六电压线的端子电连接于所述第二晶体管的栅极，

所述第七晶体管的漏极或源极电连接于第七电压线，所述第七晶体管的漏极以及源极中的未连接于所述第七电压线的端子电连接于所述第二晶体管的栅极，

所述第一电容元件以及所述第二电容元件串联***所述输入端子与所述第五晶体管的栅极之间，

所述第一电容元件和所述第二电容元件之间的电连接点电连接于所述第七晶体管的栅极，

所述第三电容元件被***所述第二晶体管的栅极与所述输出端子之间。

19.根据权利要求18所述的反相电路，其中，

所述第一电压线、所述第三电压线、所述第四电压线及所述第六电压线具有相互相同的电位。

20.根据权利要求18所述的反相电路，还包括：

延迟元件，用于向所述第三晶体管的栅极输入使输入所述输入端子的信号电压的波形延迟的电压。

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