JP5447102B2 - インバータ回路および表示装置 - Google Patents
インバータ回路および表示装置 Download PDFInfo
- Publication number
- JP5447102B2 JP5447102B2 JP2010083268A JP2010083268A JP5447102B2 JP 5447102 B2 JP5447102 B2 JP 5447102B2 JP 2010083268 A JP2010083268 A JP 2010083268A JP 2010083268 A JP2010083268 A JP 2010083268A JP 5447102 B2 JP5447102 B2 JP 5447102B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- terminal
- voltage line
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 claims description 52
- 230000001052 transient effect Effects 0.000 claims description 35
- 239000011159 matrix material Substances 0.000 claims description 15
- 230000000630 rising effect Effects 0.000 claims description 10
- 230000008859 change Effects 0.000 description 55
- 238000012937 correction Methods 0.000 description 46
- 238000005401 electroluminescence Methods 0.000 description 45
- 238000010586 diagram Methods 0.000 description 40
- 230000007423 decrease Effects 0.000 description 23
- 230000008878 coupling Effects 0.000 description 16
- 238000010168 coupling process Methods 0.000 description 16
- 238000005859 coupling reaction Methods 0.000 description 16
- 230000004048 modification Effects 0.000 description 15
- 238000012986 modification Methods 0.000 description 15
- 230000003071 parasitic effect Effects 0.000 description 10
- 230000004044 response Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000008033 biological extinction Effects 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Images
Classifications
-
- Y02B20/343—
Landscapes
- Shift Register Type Memory (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Electroluminescent Light Sources (AREA)
Description
1.第1の実施の形態(図1〜図9)
2.第2の実施の形態(図10〜図17)
3.変形例(図18〜図25)
4.適用例(図26〜図28)
5.従来技術の説明(図29〜図33)
6.参考技術の説明(図34〜図36)
[構成]
図1は、本発明の第1の実施の形態に係るインバータ回路1の全体構成の一例を表したものである。インバータ回路1は、入力端子INに入力されたパルス信号の信号波形(例えば図2(A))をほぼ反転させたパルス信号(例えば図2(B))を出力端子OUTから出力するものである。インバータ回路1は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の5つのトランジスタTr1〜Tr5を備えたものである。インバータ回路1は、上記の5つのトランジスタTr1〜Tr5の他に、2つの容量素子C1,C2と、入力端子INおよび出力端子OUTとを備えており、5Tr2Cの回路構成となっている。
C2(Vdd−Vss)/(C1+C2)>Vth5…(1)
次に、図3〜9を参照しつつ、インバータ回路1の動作の一例について説明する。図3は、インバータ回路1の動作の一例を表す波形図である。図4〜図9は、インバータ回路1の一連の動作の一例を表す回路図である。
ところで、例えば、図30に示したような従来のインバータ回路200は、2つのnチャネルMOS型のトランジスタTr1,Tr2が直列接続された単チャネル型の回路構成となっている。インバータ回路200では、例えば、図31に示したように、入力電圧VinがVssとなっている時、出力電圧VoutがVddとはならず、Vdd−Vth2となってしまう。つまり、出力電圧Voutには、トランジスタTr2の閾値電圧Vth2が含まれており、出力電圧Voutは、トランジスタTr2の閾値電圧Vth2のばらつきの影響を大きく受けてしまう。
[構成]
図10は、本発明の第2の実施の形態に係るインバータ回路2の全体構成の一例を表したものである。インバータ回路2は、上記実施の形態のインバータ回路1と同様、入力端子INに入力されたパルス信号の信号波形(例えば図2(A))をほぼ反転させたパルス信号(例えば図2(B))を出力端子OUTから出力するものである。インバータ回路2は、出力段のトランジスタTr1,Tr2の直前に、トランジスタTr6Tr7をさらに設けたものであり、その点で、上記実施の形態のインバータ回路1の構成と相違する。そこで、以下では、上記実施の形態との相違点を主に説明し、上記実施の形態との共通点の説明を適宜省略するものとする。
次に、図11〜17を参照しつつ、インバータ回路2の動作の一例について説明する。図11は、インバータ回路2の動作の一例を表す波形図である。図12〜図17は、インバータ回路2の一連の動作の一例を表す回路図である。
上記各実施の形態において、例えば、図18、図19に示したように、トランジスタTr2のゲートと、トランジスタTr2のソース(出力端子OUT)との間に、ブートストラップ用の容量素子C3を設けてもよい。
図23は、本変形例に係るインバータ回路の動作の一例を表したものである。なお、図23には、遅延素子3として、図22(D)に示した回路構成を有するものが用いられたときの波形が示されている。本変形例に係るインバータ回路の基本的な動作は、図3〜図8、または図11〜図17に示すものと同様である。図3〜図8、または図11〜図17に示すものと相違する箇所は、入力電圧Vinがハイ(Vdd1)からロー(Vss)に変移(低下)するときと、ロー(Vss)からハイ(Vdd1)に変移(上昇)するときにある。
図26は、上記各実施の形態およびそれらの変形例に係るインバータ回路1,2の適用例の一例である表示装置100の全体構成の一例を表したものである。この表示装置100は、例えば、表示パネル110(表示部)と、駆動回路120(駆動部)とを備えている。
表示パネル110は、発光色の互いに異なる3種類の有機EL素子111R,111G,111Bが2次元配置された表示領域110Aを有している。表示領域110Aとは、有機EL素子111R,111G,111Bから発せられる光を利用して映像を表示する領域である。有機EL素子111Rは赤色光を発する有機EL素子であり、有機EL素子111Gは緑色光を発する有機EL素子であり、有機EL素子111Bは青色光を発する有機EL素子である。なお、以下では、有機EL素子111R,111G,111Bの総称として有機EL素子111を適宜、用いるものとする。
図27は、表示領域10A内の回路構成の一例を、後述の書込線駆動回路124の一例と共に表したものである。表示領域110A内には、複数の画素回路112が個々の有機EL素子111と対となって2次元配置されている。なお、本適用例では、一対の有機EL素子111および画素回路112が1つの画素113を構成している。より詳細には、図26に示したように、一対の有機EL素子111Rおよび画素回路112が1つの赤色用の画素113Rを構成し、一対の有機EL素子111Gおよび画素回路112が1つの緑色用の画素113Gを構成し、一対の有機EL素子111Bおよび画素回路112が1つの青色用の画素113Bを構成している。さらに、互いに隣り合う3つの画素113R,113G,113Bが1つの表示画素114を構成している。
次に、駆動回路120内の各回路について、図26、図27を参照して説明する。駆動回路120は、タイミング生成回路121、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124、および電源線駆動回路125を有している。
まず、Vth補正の準備を行う。具体的には、書込線WSLの電圧がVoffとなっており、電源線DSLの電圧がVccHとなっている時(つまり有機EL素子111が発光している時)に、電源線駆動回路125が電源線DSLの電圧をVccHからVccLに下げる(T1)。すると、ソース電圧VsがVccLとなり、有機EL素子111が消光する。その後、信号線DTLの電圧がVofsとなっている時に書込線駆動回路124が書込線WSLの電圧をVoffからVonに上げ、駆動トランジスタTr100のゲートをVofsとする。
次に、Vthの補正を行う。具体的には、書込みトランジスタTr200がオンしており、信号線DTLの電圧がVofsとなっている間に、電源線駆動回路125が電源線DSLの電圧をVccLからVccHに上げる(T2)。すると、駆動トランジスタTr100のドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その後、信号線駆動回路123が信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げる(T3)。すると、駆動トランジスタTr100のゲートがフローティングとなり、Vthの補正が休止する。
Vth補正が休止している期間中は、例えば、先のVth補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。なお、このとき、先のVth補正を行った行(画素)において、ソース電圧VsがVofs−Vthよりも低いので、Vth補正休止期間中にも、先のVth補正を行った行(画素)において、駆動トランジスタTr100のドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。
次に、Vth補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書込線駆動回路124が書込線WSLの電圧をVoffからVonに上げ、駆動トランジスタTr100のゲートをVofsにする(T4)。このとき、ソース電圧VsがVofs−Vthよりも低い場合(Vth補正がまだ完了していない場合)には、駆動トランジスタTr100がカットオフするまで(ゲート−ソース間電圧VgsがVthになるまで)、駆動トランジスタTr100のドレイン−ソース間に電流Idsが流れる。その後、信号線駆動回路123が信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げる(T5)。すると、駆動トランジスタTr100のゲートがフローティングとなるので、ゲート−ソース間電圧Vgsを信号線DTLの電圧の大きさに拘わらず一定に維持することができる。
Vth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書込線駆動回路124が書込線WSLの電圧をVoffからVonに上げ(T6)、駆動トランジスタTr1のゲートを信号線DTLに接続する。すると、駆動トランジスタTr100のゲート電圧Vgが信号線DTLの電圧Vsigとなる。このとき、有機EL素子111のアノード電圧はこの段階ではまだ有機EL素子111の閾値電圧Velよりも小さく、有機EL素子111はカットオフしている。そのため、電流Idsは有機EL素子111の素子容量(図示せず)に流れ、素子容量が充電されるので、ソース電圧VsがΔVyだけ上昇し、やがてゲート−ソース間電圧VgsがVsig+Vth−ΔVyとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタTr100の移動度μが大きい程、ΔVyも大きくなるので、ゲート−ソース間電圧Vgsを発光前にΔVyだけ小さくすることにより、画素113ごとの移動度μのばらつきを取り除くことができる。
最後に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げる(T7)。すると、駆動トランジスタTr100のゲートがフローティングとなり、駆動トランジスタTr100のドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その結果、有機EL素子111に閾値電圧Vel以上の電圧が印加され、有機EL素子111が所望の輝度で発光する。
Claims (16)
- 互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、
第1容量素子および第2容量素子と、
入力端子および出力端子と
を備え、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、前記第5トランジスタのソースまたはドレインである第1端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、
前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第1端子に電気的に接続されており、
前記第5トランジスタは、前記第1容量素子の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっている
インバータ回路。 - 互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、
第1容量素子および第2容量素子と、
入力端子および出力端子と
を備え、
前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第5トランジスタのゲートに電気的に接続され、
前記第4トランジスタのゲートは前記入力端子に電気的に接続され、前記第4トランジスタのドレインまたはソースは第4電圧線に電気的に接続され、前記第4トランジスタのドレインおよびソースのうち前記第4電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第5トランジスタのドレインまたはソースは第5電圧線に電気的に接続され、前記第5トランジスタのドレインおよびソースのうち前記第5電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、
前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第2トランジスタのゲートに電気的に接続されている
インバータ回路。 - 前記第2容量素子は、前記第1トランジスタのゲート側に挿入されており、
前記第2容量素子の容量は、前記第1容量素子の容量よりも大きくなっている
請求項1または請求項2に記載のインバータ回路。 - 前記第1容量素子および前記第2容量素子のそれぞれの容量は、以下の式を満たす
請求項3に記載のインバータ回路。
C2(Vdd−Vss)/(C1+C2)>Vth5
C1:前記第1容量素子の容量
C2:前記第2容量素子の容量
Vdd:前記第2電圧線の電圧
Vss:前記第1電圧線の電圧
Vth5:前記第5トランジスタの閾値電圧 - 前記第1電圧線、前記第3電圧線および前記第4電圧線は、互いに同電位となっている
請求項1ないし請求項4のいずれか一項に記載のインバータ回路。 - 前記第2電圧線および前記第5電圧線は、前記第1電圧線、前記第3電圧線および前記第4電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項5に記載のインバータ回路。 - 前記第5電圧線は、前記第2電圧線の電圧よりも、少なくとも前記第2トランジスタの閾値電圧分だけ高い電圧を出力する電源に接続されている
請求項6に記載のインバータ回路。 - 前記入力端子に入力された信号電圧の波形を鈍らせた電圧を前記第3トランジスタのゲートに入力する遅延素子をさらに備えた
請求項1ないし請求項4のいずれか一項に記載のインバータ回路。 - 互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子および第2容量素子と、
入力端子および出力端子と
を備え、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、
前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第1端子に電気的に接続されており、
前記第5トランジスタは、前記第1容量素子の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、
前記第7トランジスタは、前記第5トランジスタのゲート電圧またはそれに対応する電圧に応じて前記第1端子と前記第2トランジスタのゲートとの電気的な接続を継断するようになっている
インバータ回路。 - 互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第2端子、前記第5トランジスタのソースまたはドレインである第1端子に電気的に接続された第3端子、および前記第5トランジスタのゲートに電気的に接続された第4端子を有し、前記第2端子に立下り電圧または立上り電圧が入力されている時に前記第3端子のトランジェントを前記第4端子のトランジェントよりも緩やかにする制御素子と
を備え、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、前記第1端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第5トランジスタは、前記第4端子と前記第3端子との端子間の電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっている
インバータ回路。 - 互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第2端子、前記第5トランジスタのソースまたはドレインである第1端子に電気的に接続された第3端子、および前記第5トランジスタのゲートに電気的に接続された第4端子を有し、前記第2端子に立下り電圧または立上り電圧が入力されている時に前記第3端子のトランジェントを前記第4端子のトランジェントよりも緩やかにする制御素子と
を備え、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第5トランジスタは、前記第4端子と前記第3端子との端子間の電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、
前記第7トランジスタは、前記第5トランジスタのゲート電圧またはそれに対応する電圧に応じて前記第1端子と前記第2トランジスタのゲートとの電気的な接続を継断するようになっている
インバータ回路。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、
第1容量素子および第2容量素子と、
入力端子および出力端子と
を有し、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、前記第5トランジスタのソースまたはドレインである第1端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、
前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第1端子に電気的に接続されており、
前記第5トランジスタは、前記第1容量素子の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっている
表示装置。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、
第1容量素子および第2容量素子と、
入力端子および出力端子と
を有し、
前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第5トランジスタのゲートに電気的に接続され、
前記第4トランジスタのゲートは前記入力端子に電気的に接続され、前記第4トランジスタのドレインまたはソースは第4電圧線に電気的に接続され、前記第4トランジスタのドレインおよびソースのうち前記第4電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第5トランジスタのドレインまたはソースは第5電圧線に電気的に接続され、前記第5トランジスタのドレインおよびソースのうち前記第5電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、
前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第2トランジスタのゲートに電気的に接続されている
表示装置。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子および第2容量素子と、
入力端子および出力端子と
を有し、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、
前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第1端子に電気的に接続されており、
前記第5トランジスタは、前記第1容量素子の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、
前記第7トランジスタは、前記第5トランジスタのゲート電圧またはそれに対応する電圧に応じて前記第1端子と前記第2トランジスタのゲートとの電気的な接続を継断するようになっている
表示装置。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第2端子、前記第5トランジスタのソースまたはドレインである第1端子に電気的に接続された第3端子、および前記第5トランジスタのゲートに電気的に接続された第4端子を有し、前記第2端子に立下り電圧が入力されている時に前記第3端子のトランジェントを前記第4端子のトランジェントよりも緩やかにする制御素子と
を有し、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、前記第1端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第5トランジスタは、前記第4端子と前記第3端子との端子間の電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっている
表示装置。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第2端子、前記第5トランジスタのソースまたはドレインである第1端子に電気的に接続された第3端子、および前記第5トランジスタのゲートに電気的に接続された第4端子を有し、前記第2端子に立下り電圧が入力されている時に前記第3端子のトランジェントを前記第4端子のトランジェントよりも緩やかにする制御素子と
を有し、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第5トランジスタは、前記第4端子と前記第3端子との端子間の電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、
前記第7トランジスタは、前記第5トランジスタのゲート電圧またはそれに対応する電圧に応じて前記第1端子と前記第2トランジスタのゲートとの電気的な接続を継断するようになっている
表示装置。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010083268A JP5447102B2 (ja) | 2010-03-31 | 2010-03-31 | インバータ回路および表示装置 |
KR1020110024393A KR101674690B1 (ko) | 2010-03-30 | 2011-03-18 | 인버터 회로 및 표시 장치 |
US13/064,341 US8300039B2 (en) | 2010-03-30 | 2011-03-21 | Inverter circuit and display |
US13/064,342 US8446177B2 (en) | 2010-03-30 | 2011-03-21 | Inverter circuit and display |
TW100109704A TWI475540B (zh) | 2010-03-30 | 2011-03-22 | 反向器電路及顯示裝置 |
CN201110071216.3A CN102208167B (zh) | 2010-03-30 | 2011-03-23 | 倒相电路以及显示器 |
CN201110071222.9A CN102208168B (zh) | 2010-03-30 | 2011-03-23 | 反相电路以及显示装置 |
KR1020110025737A KR20110109896A (ko) | 2010-03-30 | 2011-03-23 | 인버터 회로 및 표시 장치 |
TW100111026A TWI470604B (zh) | 2010-03-30 | 2011-03-30 | 反向器電路及顯示器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010083268A JP5447102B2 (ja) | 2010-03-31 | 2010-03-31 | インバータ回路および表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011217115A JP2011217115A (ja) | 2011-10-27 |
JP5447102B2 true JP5447102B2 (ja) | 2014-03-19 |
Family
ID=44946406
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010083268A Active JP5447102B2 (ja) | 2010-03-30 | 2010-03-31 | インバータ回路および表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5447102B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103578434B (zh) * | 2012-07-25 | 2016-01-13 | 群康科技(深圳)有限公司 | 显示装置及其共用电压电路模块 |
-
2010
- 2010-03-31 JP JP2010083268A patent/JP5447102B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011217115A (ja) | 2011-10-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9959801B2 (en) | Display device and method for driving same with light-emission enable signal switching unit | |
US8300039B2 (en) | Inverter circuit and display | |
KR102126455B1 (ko) | 버퍼 회로 및 버퍼 회로의 구동 방법 | |
TWI470604B (zh) | 反向器電路及顯示器 | |
US20110157118A1 (en) | Drive circuit and display device | |
CN102654978B (zh) | 反相器电路和显示单元 | |
JP2014219521A (ja) | 画素回路及びその駆動方法 | |
US8284182B2 (en) | Inverter circuit and display device | |
JP5488817B2 (ja) | インバータ回路および表示装置 | |
US8866718B2 (en) | Drive circuit and display device | |
JP5659906B2 (ja) | インバータ回路および表示装置 | |
US8289309B2 (en) | Inverter circuit and display | |
JP5678730B2 (ja) | インバータ回路および表示装置 | |
JP5532301B2 (ja) | 駆動回路および表示装置 | |
JP5447102B2 (ja) | インバータ回路および表示装置 | |
JP5589903B2 (ja) | インバータ回路および表示装置 | |
JP5637046B2 (ja) | インバータ回路および表示装置 | |
JP2011228798A (ja) | インバータ回路および表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130314 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131129 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131203 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131216 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5447102 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S303 | Written request for registration of pledge or change of pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316303 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S803 | Written request for registration of cancellation of provisional registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316803 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |