CN102158205A - 一种时钟倍频器和装置及时钟倍频方法 - Google Patents

Abstract

本发明公开了一种时钟倍频器和装置及时钟倍频方法。该时钟倍频器包括：脉冲发生器，用于将外部输入时钟信号调整成为等周期脉冲时钟信号；移相器，用于根据所需倍频数及时钟周期对输入的所述等周期脉冲时钟信号进行不同时间的移相，得到移相时钟信号；相位合成器，用于将所述等周期脉冲时钟信号与被移相后的各个移相时钟信号进行相位合成，得到倍频时钟信号；分频器，用于对被进行相位合成后的倍频时钟信号进行分频，得到倍频输出时钟信号并输出。其实现在没有锁相环的情况下实现时钟信号的倍频，和/或能够在辐射照射的条件下正常工作。

Description

一种时钟倍频器和装置及时钟倍频方法

技术领域

本发明属于频率合成器类的集成电路，具体涉及一种时钟倍频器和装置及时钟倍频方法，更具体地，涉及一种用于抗辐照集成电路的时钟倍频器和装置及时钟倍频方法。

背景技术

目前，时钟倍频器广泛应用于集成电路，现有技术中，一般采用锁相环(PLL)作为时钟倍频器以增加输入时钟信号的频率。但是锁相环结构设计过于复杂而且稳定性差，而且整个锁相环的环路的抗辐照性能较差，在辐射照射条件下容易出现错误。

而且，现有的倍频技术，大多采用了计数器或者移位寄存器等作为状态存储器，这种状态存储器当遇到辐射照射时，其中的触发器可能会发生翻转，导致逻辑错误，从而使最终的时钟输出信号的周期发生变化。

发明内容

本发明的目的在于提供一种时钟倍频器和装置及时钟倍频方法，其实现在没有锁相环的情况下实现时钟信号的倍频，和/或能够在辐射照射的条件下正常工作。

为实现本发明的目的而提供一种时钟倍频器，包括：

脉冲发生器，用于将外部输入时钟信号调整成为等周期脉冲时钟信号；

移相器，用于根据所需倍频数及时钟周期对输入的所述等周期脉冲时钟信号进行不同时间的移相，得到移相时钟信号；

相位合成器，用于将所述等周期脉冲时钟信号与被移相后的各个移相时钟信号进行相位合成，得到倍频时钟信号；

分频器，用于对被进行相位合成后的倍频时钟信号进行分频，得到倍频输出时钟信号并输出。

较优地，所述脉冲发生器包括多个非逻辑门，二输入异或逻辑门，二输入与非逻辑门；

在脉冲发生器内部有两条时钟信号路径：

第一条时钟信号路径是外部输入时钟信号传输到二输入异或逻辑门的A输入端和二输入与非逻辑门的A输入端；

第二条时钟信号路径是首先将多个非逻辑门输入端与输出端首尾相连，连接之后的输入端与外部输入时钟信号端相连接，输出端与二输入异或逻辑门的B输入端相连；二输入异或逻辑门的输出端与二输入与非逻辑门的B输入端相连，二输入与非逻辑门的输出端是等周期脉冲时钟信号端。

较优地，所述移相器包括二分频器，时钟周期测量器和数字控制延迟器；

二分频器，用于将等周期脉冲时钟信号作为输入信号，处理得到一个时钟高电平与等周期脉冲时钟信号的周期相等的时钟信号；

时钟周期测量器，用于将二分频器产生的时钟信号转换成数字控制信号，并发送至数字控制延迟器的输入端；

数字控制延迟器，用于通过从时钟周期测量器中得到的数字控制信号的控制，产生延迟，并对所述等周期脉冲时钟信号进行延迟处理，在输出端得到移相时钟信号。

较优地，所述二分频器包括非逻辑门和D类型触发器；

D类型触发器的时钟输入端CK作为二分频器的输入端；D类型触发器的输出端Q与非逻辑门的输入端相连；

非逻辑门的输出端与D类型触发器的数据输入端D相连，同时作为二分频器的输出端。

较优地，所述时钟周期测量器由多个时钟周期测量单元串联组成；

第一个时钟周期测量单元的IN输入端与二分频器相连；

最后一个时钟周期测量单元的OUT输出端悬空。

较优地，所述时钟周期测量单元，包括4个二输入与非逻辑门，1个非逻辑门和1个D类型触发器；

第一个二输入与非逻辑门的A输入端作为所述时钟周期测量单元的IN输入端，B输入端与高电平相连，输出端与第二个二输入与非逻辑门的A输入端相连；

第二个二输入与非逻辑门的B输入端与高电平相连，输出端与第三个二输入与非逻辑门的A输入端相连；

第三个二输入与非逻辑门的B输入端与高电平相连，输出端与第四个二输入与非逻辑门的A输入端相连；

第四个二输入与非逻辑门的B输入端与所述时钟周期测量单元的CK输入端相连，输出端与D类型触发器的D输入端相连，同时作为该时钟周期测量单元的OUT输出端；

非逻辑门的输入端作为所述时钟周期测量单元的CK输入端，输出端与D类型触发器的CK输入端相连；

D类型触发器的Q输出端作为该时钟周期测量单元的Q输出端。

较优地，所述数字控制延迟器由多个数字控制延迟单元组成；

其中所述数字控制延迟单元的控制输入端为Qn，所述数字控制延迟单元的时钟信号输入端为LI和RI，所述数字控制延迟单元的时钟信号输出端为LO和RO；

所述数字控制延迟单元分为三组，每一行为一组，每一组的连接方式相同；

对于每一行，第一个数字控制延迟单元RO输出端与第二个数字控制延迟单元LI输入端相连，第一个数字控制延迟单元RI输入端与第二个数字控制延迟单元LO输出端相连；

第二个数字控制延迟单元RO输出端与第三个数字控制延迟单元LI输入端相连，第二个数字控制延迟单元RI输入端与第三个数字控制延迟单元LO输出端相连；以此类推；

最后一个数字控制延迟单元RO输出端与自身的RI输入端相连。

较优地，所述数字控制延迟单元由3个二输入与非逻辑门和1个非逻辑门组成；

非逻辑门的输入端作为所述数字控制延迟单元的Q输入端，同时与第一二输入与非逻辑门的B输入端相连；非逻辑门的输出与第二二输入与非逻辑门的B输入端相连；

第一二输入与非逻辑门的A输入端与第二二输入与非逻辑门的A输入端相连，同时作为所述数字控制延迟单元的LI输入端；第一二输入与非逻辑门的输出端作为所述数字控制延迟单元的RO输出端；

第二二输入与非逻辑门的输出端与第三二输入与非逻辑门的B输入端相连；第三二输入与非逻辑门的A输入端作为所述数字控制延迟单元的RI输入端；第三二输入与非逻辑门的输出端作为所述数字控制延迟单元的LO输出端。

较优地，所述相位合成器3包括多个二输入或非逻辑门，以及二输入与非逻辑门；

所述二输入或非逻辑门的A输入端作为移相时钟信号的输入端，B输入端作为另一时钟信号的输入端，输出端与二输入与非逻辑门的A输入端相连；

二输入与非逻辑门的输出端作为倍频时钟信号的输出端。

为实现本发明目的还提供一种时钟周期测量单元，包括4个二输入与非逻辑门，1个非逻辑门，3个D类型触发器和1个三输入与非逻辑门；

第一个二输入与非逻辑门的A输入端作为所述时钟周期测量单元的IN输入端，B输入端与高电平相连，输出端与第二个二输入与非逻辑门的A输入端相连；

第二个二输入与非逻辑门的B输入端与高电平相连，输出端与第三个二输入与非逻辑门的A输入端相连；

第三个二输入与非逻辑门的B输入端与高电平相连，输出端与第四个二输入与非逻辑门的A输入端相连；

第四个二输入与非逻辑门的B输入端与所述时钟周期测量单元的CK输入端相连，输出端同时与三个D类型触发器的D输入端相连，并作为所述时钟周期测量单元的OUT输出端；

非逻辑门的输入端作为所述时钟周期测量单元的CK输入端，输出端同时与三个D类型触发器的CK输入端相连；

三个D类型触发器的Q输出端分别经过一个非逻辑门与三输入与非逻辑门的A、B、C输入端相连；

三输入与非逻辑门作为该时钟周期测量单元的Q输出端。

为实现本发明目的还提供一种二输入与非逻辑门电路装置，由4个N类型场效应晶体管和4个P类型场效应晶体管组成；

N类型场效应晶体管衬底接VSS，P类型场效应晶体管衬底接VDD；

P类型场效应晶体管M1和M7的栅极，N类型场效应晶体管M2和M3的栅极共同与A输入信号相连；

P类型场效应晶体管M5和M8的栅极，N类型场效应晶体管M4和M6的栅极共同与B输入信号相连；

P类型场效应晶体管M1的源极与VDD相连，漏极与N类型场效应晶体管M2的漏极和N类型场效应晶体管M3的源极相连。

较优地，所述N类型场效应晶体管M2的源极与VSS相连，N类型场效应晶体管M3的漏极与N类型场效应晶体管M4的源极相连；

所述N类型场效应晶体管M4的漏极与P类型场效应晶体管M5的漏极、N类型场效应晶体管M6的源极相连；

P类型场效应晶体管M5的源极与VDD相连；

N类型场效应晶体管M6的漏极与P类型场效应晶体管M7和M8的漏极相连，作为输出；

P类型场效应晶体管M7和M8的源极与VDD相连。

为实现本发明目的还提供一种非逻辑门电路装置，由2个N类型场效应晶体管和2个P类型场效应晶体管组成；

所述N类型场效应晶体管衬底接VSS，P类型场效应晶体管衬底接VDD，所有场效应晶体管的栅极与IN输入信号相连。

较优地，所述P类型场效应晶体管M1的源极与VDD相连，漏极与N类型场效应晶体管M2的漏极和N类型场效应晶体管M4的源极相连；

所述N类型场效应晶体管M2的源极与VSS相连；

所述P类型场效应晶体管M3的源极与VDD相连，漏极与N类型场效应晶体管M4的漏极和OUT输出信号相连。

为实现本发明目的还提供一种N类型场效应晶体管，所述N类型场效应晶体管的栅极为环形栅。

为实现本发明目的更提供一种时钟倍频方法，包括：

将外部输入时钟信号调整成为等周期脉冲时钟信号的步骤；

根据所需倍频数及时钟周期对输入的所述等周期脉冲时钟信号进行不同时间的移相，得到移相时钟信号的步骤；

将所述等周期脉冲时钟信号与被移相后的各个移相时钟信号进行相位合成，得到倍频时钟信号的步骤；

对被进行相位合成后的倍频时钟信号进行分频，得到倍频输出时钟信号并输出的步骤。

较优地，所述将外部输入时钟信号调整成为等周期脉冲时钟信号，包括如下步骤：

外部输入时钟信号从脉冲发生器的输入端输入，由脉冲发生器产生与输入时钟信号频率相等的等周期脉冲时钟信号并发送至移相器。

较优地，所述对输入的等周期脉冲时钟信号进行不同时间的移相，包括如下步骤：

移相器对所述等周期脉冲时钟信号进行相位移动，产生与所述等周期脉冲时钟信号的相位差分别为0°、90°、180°和270°的四个移相时钟信号：CK_0、CK_90、CK_180和CK_270，并发送至相位合成器。

较优地，所述将等周期脉冲时钟信号与被移相后的各个移相时钟信号进行相位合成，包括如下步骤：

相位合成器将所输入的移相时钟信号CK_0、CK_90、CK_180和CK_270合成为一个四倍频时钟信号CK_4T，并将其发送至分频器；所述四倍频时钟信号CK_4T的频率为所述等周期脉冲时钟信号频率的四倍。

较优地，所述对被进行相位合成后的倍频时钟信号进行分频，包括如下步骤：

分频器4将所述四倍频时钟信号CK_4T分别进行4分频和2分频，产生倍频输出时钟信号CK_OUT1和CK_OUT2，并将其最终输出至微处理器。

本发明的有益效果是：本发明的时钟倍频器和时钟倍频方法可以在没有锁相环的情况下实现时钟信号的倍频，并能够得到50％占空比的倍频信号。此电路不存在反馈回路，同时增加动态采样冗余设计，在辐射照射的条件下发生错误的概率较小，能够正常工作。

附图说明

图1是本发明的一个具体实施例的时钟倍频器的结构示意图；

图2是图1中本发明实施例的时钟倍频器各时钟信号时序图；

图3是图1中脉冲时钟发生器电路结构示意图；

图4是图3中脉冲时钟发生器内部节点时序图；

图5是图1中移相器电路结构示意图；

图6是图5中二分频器电路结构示意图；

图7是图5中时钟周期测量器电路结构示意图；

图8是图7中时钟周期测量单元电路结构示意图；

图9是图7中时钟周期测量器的时序图；

图10是图5中数字控制延迟器电路结构示意图；

图11是图10中数字控制延迟单元电路结构示意图；

图12是图1中的相位合成器电路结构示意图；

图13是本发明实施例二的一种改进的时钟周期测量单元电路结构示意图；

图14是本发明实施三的一种非逻辑门电路装置电路结构示意图；

图15是本发明实施例三的一种二输入与非逻辑门电路装置电路结构示意图；

图16是本发明实施例四的一种N类型场效应晶体管结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明的时钟倍频器和装置及时钟倍频方法进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明而不是对本发明的限制。

下面结合附图和具体实施方式对本发明作进一步详细描述。

实施例一：一种时钟信频器

作为一种较佳的可实施方式，由于有些微处理器的存储单元与计算单元采用不同的时钟域，因此需要一个片上包含时钟倍频器的时钟源来产生不同频率的占空比良好的时钟信号。因此，在本发明实施例中，以本发明实施例的时钟倍频器和装置及时钟倍频方法以应用于龙芯1号微处理器中，外部晶振信号为电路提供频率50～100MHz的时钟信号，同时占空比不是理想的50％，经倍频处理后，产生二倍频时钟信号为例进行详细说明。

但是，应当说明的是，本发明的时钟倍频器和装置及时钟倍频方法，亦可应用在其他各种不同的大规模集成电路中，可根据外部提供的不同频率、不同占空比的输入脉冲信号，经倍频处理产生四倍、六倍、八倍、……不同倍频的时钟信号。本领域技术人员可以理解，本发明实施例并不是对本发明的限制，还只是为了使本领域技术人员更好地理解本发明，本发明请求保护的范围应以权利要求书限定的范围确定。

本发明实施例的一种时钟倍频器，作为一种可实施方式，如图1所示，包括：

脉冲发生器1，用于将外部晶振(未示出)的输入时钟信号CLK_IN调整成为等周期脉冲时钟信号CLK_P；

移相器2，用于根据所需倍频数N及时钟周期T对输入的所述等周期脉冲时钟信号CLK_P进行不同时间的移相，得到移相时钟信号，移相时钟信号的相差分别为T/2N、2*T/2N、……、(2N-1)T/2N；

较佳地，所述等周期脉冲时钟信号CLK_P的脉冲宽度为T/4N-T/8N。

相位合成器3，用于将所述等周期脉冲时钟信号CLK_P与被移相后的各个脉冲时钟信号进行相位合成；

分频器4，用于对被进行相位合成后的脉冲时钟信号进行分频，得到不同倍频的时钟倍频输出信号。

作为一种可实施方式，本发明实施例的时钟倍频器，包括脉冲发生器1、移相器2、相位合成器3和分频器4；

其中以上各模块器件的左端为输入端，右端为输出端；脉冲发生器1的输出端与移相器2的输入端相连；移相器2的输出端与相位合成器3的输入端相连；相位合成器3的输出端与分频器4的输入端相连。

作为一种可实施方式，外部晶振(未示出)所提供的输入时钟信号CK_IN从脉冲发生器1的输入端输入，由脉冲发生器1产生与输入时钟信号CK_IN频率相等的等周期脉冲时钟信号CLK_P并发送至移相器2；

移相器2对所述等周期脉冲时钟信号CLK_P进行相位移动，产生与所述等周期脉冲时钟信号CLK_P的相位差分别为0°、90°、180°和270°的四个移相时钟信号：CK_0、CK_90、CK_180和CK_270，并发送至相位合成器3；

相位合成器3将所输入的移相时钟信号CK_0、CK_90、CK_180和CK_270合成为一个四倍频时钟信号CK_4T，并将其发送至分频器4；所述四倍频时钟信号CK_4T的频率为所述等周期脉冲时钟信号CLK_P频率的四倍；

分频器4将所述四倍频时钟信号CK_4T分别进行4分频和2分频，产生倍频输出时钟信号CK_OUT1和CK_OUT2，并将其最终输出至微处理器内部的其他模块(未示出)。其中所述倍频输出时钟信号CK_OUT1的频率为所述外部晶振的输入时钟信号CK_IN频率的1倍，所述倍频输出时钟信号CK_OUT2的频率为所述外部晶振的输入时钟信号CK_IN频率的2倍，同时所述时钟信号CK_OUT1和CK_OUT2的占空比为50％。

本发明实施例的时钟倍频器，针对辐照环境对集成电路会产生的影响，从而影响电路工作的稳定性和正确性问题，采用了全数字无环路设计，降低其在实际工作过程中的发生错误的概率。

图1所示的本发明实施例的时钟倍频器中各个信号的时序图如图2所不。

其中，输入时钟信号CK_IN为外部晶振提供的输入信号。

等周期脉冲时钟信号CLK_P是由脉冲发生器1产生的宽度较窄的时钟信号。其频率和相位与外部晶振提供的输入信号CK_IN相同。

移相时钟信号CK_0、CK_90、CK_180和CK_270是由移相器2产生的时钟信号。其频率与外部晶振提供的输入时钟信号CK_IN及由脉冲发生器1产生的等周期脉冲时钟信号CLK_P相同；同时移相时钟信号CK_0的相位与外部晶振提供的输入时钟信号CK_IN及由脉冲发生器1产生的等周期脉冲时钟信号CLK_P相同；移相时钟信号CK_90的相位比移相时钟信号CK_0的相位延后90°；移相时钟信号CK_180的相位比移相时钟信号CK_0的相位延后180°；移相时钟信号CK_270的相位比移相时钟信号CK_0的相位延后270°。

四倍频时钟信号CK_4T是由相位合成器3产生的时钟信号。其频率是外部晶振提供的输入时钟信号CK_IN及由脉冲发生器1产生的等周期脉冲时钟信号CLK_P的四倍。

倍频输出时钟信号CK_OUT1和CK_OUT2是由分频器4产生的最终输出时钟信号。其中倍频输出时钟信号CK_OUT1与外部晶振提供的输入时钟信号CK_IN及由脉冲发生器1产生的等周期脉冲时钟信号CLK_P的频率和相位相同，并且占空比为50％；倍频输出时钟信号CK_OUT2的频率是外部晶振提供的输入时钟信号CK_IN及由脉冲发生器1产生的等周期脉冲时钟信号CLK_P的2倍，并且占空比为50％。

下面详细说明本发明实施例的图1中的脉冲发生器1。

作为一种可实施方式，较佳地，如图1所示，所述脉冲发生器1，用于将输入时钟信号CLK_IN延迟，再把延迟后的信号与所述输入时钟信号CLK_IN进行相位调整，从而得到等周期脉冲时钟信号CLK_P。

作为一种可实施方式，本发明实施例的脉冲发生器1，需要产生等周期有一定宽度的脉冲，如图3所示，作为一种可实施方式，为本发明实施例的图1中的脉冲发生器的电路结构图。

作为一种可实施方式，本发明实施例中，所述脉冲发生器1包括三种基本数字逻辑门元件，分别为：多个非逻辑门11，以及二输入异或逻辑门12，二输入与非逻辑门13。脉冲发生器先把输入信号CLK_IN延迟预设的时间，其延迟的时间等于欲得到的脉冲信号高电平宽度，再把延迟后的信号和原信号先异或，后与非，就可以得到等周期脉冲时钟信号CLK_P。

其中上述各逻辑门11、12、13左端为输入端，右端为输出端。在脉冲发生器内部有两条时钟信号路径，第一条时钟信号路径是直接将外部晶振提供的输入时钟信号CK_IN传输到二输入异或逻辑门12的A输入端和二输入与非逻辑门13的A输入端。第二条时钟信号路径是首先将多个非逻辑门11输入端与输出端首尾相连，连接之后的输入端与外部晶振提供的输入时钟信号CK_IN端相连接，输出端与二输入异或逻辑门12的B输入端相连；二输入异或逻辑门12的输出端与二输入与非逻辑门13的B输入端相连，二输入与非逻辑门13的输出端是等周期脉冲时钟信号CLK_P端。

下面结合图4的时序图进一步详细说明图3所示的脉冲发生器1的具体工作过程。

如图4所示，由外部晶振提供的输入时钟信号CK_IN进入脉冲发生器1后，首先经过多个输入端与输出端首尾相连非逻辑门11后产生一段时间的延迟Td，经过延迟的时钟信号输入到二输入异或逻辑门12的A输入端，与原始的外部晶振提供的输入时钟信号CK_IN进行异或操作，在二输入异或逻辑门12的输出端得到一个每周期有两个脉冲的时钟信号并发送给二输入与非逻辑门13的B输入端，与原始的外部晶振提供的输入时钟信号CK_IN进行与非操作，消除上述每周期有两个脉冲的时钟信号中与原始的外部晶振提供的输入时钟信号CK_IN相位不同的那个脉冲，最后在二输入与非逻辑门13的输出端得到与原始的外部晶振提供的输入时钟信号CK_IN频率和相位都相同的等周期脉冲时钟信号CLK_P。

在本发明实施例的脉冲发生器1中，输入端与输出端首尾相连的非逻辑门11序列决定了最终得到的脉冲时钟信号的脉冲宽度，脉冲宽度即为时钟信号经过非逻辑门序列的延迟。非逻辑门序列中非逻辑门11的个数根据实际最终需要得到的倍频数而定，需要保证脉冲宽度足够宽，以确保后续电路中的逻辑门正确工作，同时脉冲宽度也不能过宽，以避免在相位合成的时候发生错误，在本发明实施例中，实际输入信号频率为50～100MHz，即时钟周期为10～20ns，四倍频后的周期为2.5～5ns，脉冲宽度设置为800～1000ps，约为最大倍频信号的最小时钟周期的1/3～1/2。

下面详细说明本发明实施例的移相器2。

如图5所示，所述移相器2用于根据所需倍频数N及时钟周期T对输入的所述等周期脉冲时钟信号CLK_P进行不同时间的移相，相差分别为T/2N、2*T/2N、……、(2N-1)T/2N。

作为一种可实施方式，为了使本领域技术人员能够理解本发明，在本发明实施例中，以移相器对输入脉冲信号实现1/4周期、1/2周期和3/4周期的移相进行说明，但应当理解的是，其不是对本发明的移相器的限制。本发明实施例的移相器可根据实际需要，进行相差分别为T/2N、2*T/2N、……、(2N-1)T/2N的移相，而不限于1/4周期、1/2周期和3/4周期的移相。

作为一种可实施方式，图1中所示的移相器2的电路结构如图5所示。

如图5所示，所述移相器2包括三个部分，分别是二分频器21、时钟周期测量器22和数字控制延迟器23。

其中，二分频器21的输出端与时钟周期测量器22的输入端相连，时钟周期测量器22的输出端分别与数字控制延迟器23的输入端相连。

二分频器21，用于将等周期脉冲时钟信号CLK_P作为输入信号，处理得到一个时钟高电平与等周期脉冲时钟信号CK_P的周期相等的时钟信号。

时钟周期测量器22，用于将二分频器产生的等周期脉冲时钟信号转换成数字控制信号，并发送至数字控制延迟器23的输入端。

数字控制延迟器23，用于通过从时钟周期测量器22中得到的数字控制信号的控制，产生延迟，并对所述等周期脉冲时钟信号CK_P进行延迟处理，在输出端得到移相时钟信号CK_0、CK_90、CK_180和CK_270。

由脉冲发生器1产生的等周期脉冲时钟信号CLK_P作为输入信号输入至二分频器21的输入端，同时作为输入信号输入至数字控制延迟器23的左输入端。在二分频器21的输出端得到一个时钟高电平宽度与脉冲发生器1产生的等周期脉冲时钟信号CK_P的周期即原始的外部晶振提供的输入时钟信号CK_IN的周期相等的时钟信号。时钟周期测量器22将所述时钟宽度与原始的外部晶振提供的输入时钟信号CK_IN的周期相等的等周期脉冲时钟信号转换成数字控制信号，并发送至数字控制延迟器23的输入端。数字控制延迟器23通过从时钟周期测量器22中得到的数字控制信号的控制，产生延迟，并对所述等周期脉冲时钟信号CK_P进行延迟处理，在输出端得到移相时钟信号CK_0、CK_90、CK_180和CK_270。其中，移相时钟信号CK_0的相位与外部晶振提供的输入时钟信号CK_IN及由脉冲发生器1产生的等周期脉冲时钟信号CK_P相同；移相时钟信号CK_90的相位比移相时钟信号CK_0的相位延后90°；移相时钟信号CK_180的相位比移相时钟信号CK_0的相位延后180°；移相时钟信号CK_270的相位比移相时钟信号CK_0的相位延后270°。

下面分别详细说明本发明实施例移相器2的三个组成部分。

(一)二分频器21

作为一种可实施方式，图5所示的二分频器21的电路结构图如图6所示。

二分频器21由两个基本数字逻辑元件组成，分别为：非逻辑门11和D类型触发器24，其中各逻辑元件左端为输入端，右端为输出端。

D类型触发器24的时钟输入端CK作为二分频器的输入端；D类型触发器24的输出端Q与非逻辑门11的输入端相连；非逻辑门11的输出端与D类型触发器24的数据输入端D相连，同时作为二分频器的输出端。

由于D类型触发器24在每个输入时钟周期内的输出值Q是保持不变的，经过非逻辑门11对Q值得反向操作，使得D类型触发器24每相邻两个时钟周期的输出相反，因此可以实现对输入时钟信号的二分频操作，同时可以保证占空比为50％。

(二)时钟周期测量器22

作为一种可实施方式，图5所示的时钟周期测量器22的电路结构图如图7所示。

时钟周期测量器22由多个时钟周期测量单元25串联组成，其中左端为输入端，右端为输出端。第一个时钟周期测量单元25的IN输入端作为时钟周期测量器的被采样数据输入端，与前一级二分频器21所产生的时钟周期为原始晶振所提供的输入时钟信号CK_IN的周期的2倍，占空比为50％的时钟信号端相连。第一个时钟周期测量单元25的OUT输出端与第二个时钟周期测量单元25的IN输入端相连，第二个时钟周期测量单元25的OUT输出端与第三个时钟周期测量单元25的IN输入端相连，……，以此类推，最后一个时钟周期测量单元(25)的OUT输出端悬空。

每一个时钟周期测量单元25的CK输入端作为采样时钟输入端，与前一级二分频器21所产生的时钟周期为原始的外部晶振所提供的输入时钟信号CK_IN的周期的2倍，占空比为50％的时钟信号相连。每一个时钟周期测量单元25的Q输出端作为采样结果输出端，输出数字采样信号以控制数字控制延迟器23。

较佳地，作为一种可实施方式，所述时钟周期测量单元的电路结构如图8所示。

如图8所示，所述每个时钟周期测量单元25包括4个二输入与非逻辑门13，1个非逻辑门11和1个D类型触发器24，其中各逻辑元件左端为输入端，右端为输出端。左边第一个二输入与非逻辑门13的A输入端作为该时钟周期测量单元的IN输入端，B输入端与高电平相连，输出端与左边第二个二输入与非逻辑门13的A输入端相连。左边第二个二输入与非逻辑门13的B输入端与高电平相连，输出端与左边第三个二输入与非逻辑门13的A输入端相连。左边第三个二输入与非逻辑门13的B输入端与高电平相连，输出端与左边第四个二输入与非逻辑门13的A输入端相连。左边第四个二输入与非逻辑门13的B输入端与该时钟周期测量单元25的CK输入端相连，输出端与D类型触发器24的D输入端相连，同时作为该时钟周期测量单元25的OUT输出端。非逻辑门11的输入端作为该时钟周期测量单元的CK输入端，输出端与D类型触发器24的CK输入端相连。D类型触发器24的Q输出端作为该时钟周期测量单元的Q输出端。

时钟周期测量单元在工作时，左边第一、二、三个二输入与非逻辑门13的B输入端都与高电平相连，则其逻辑功能与非逻辑门相同，在电路中作为延迟单元使用。左边第四个二输入与非逻辑门13对利用CK时钟信号对输入信号IN进行截取，仅保留上述两个信号中高电平的重合部分。非逻辑门11用于对所输入的时钟信号进行反向，并作为D类型触发器24的CK输入信号。在时钟周期测量单元OUT输出端即D类型触发器24的D输入端得到一个经过延迟和截取的信号，同时利用输入时钟信号的下降沿对其采样，得到一个输出的Q值。若被截取后的信号存在一个高电平宽度，那么输出的Q值是1，若被截取后的信号没有高电平，只有低电平，那么输出的Q值是0。

结合上述对时钟周期测量单元25的功能描述，得到图7中各点的时序图，如图9所示。

(三)数字控制延迟器23

作为一种可实施方式，图5所示的数字控制延迟器23的电路结构图如图10所示。

如图10所示，其中，数字控制延迟器23由多个数字控制延迟单元26组成。其中Qn为该数字控制延迟单元26的控制输入端，LI和RI为该数字控制延迟单元26的时钟信号输入端，LO和RO为该数字控制延迟单元26的时钟信号输出端。

较佳地，如图7所示，每个数字控制延迟器23中数字延迟控制单元26的个数为时钟周期测量器22中时钟周期测量单元25的个数的3/2倍。

如图10所示，把数字控制延迟单元26分为三组，每一行为一组，每一组的连接方式相同。对于第一行，左边第一个数字控制延迟单元26RO输出端与左边第二个数字控制延迟单元26LI输入端相连，左边第一个数字控制延迟单元26RI输入端与左边第二个数字控制延迟单元26LO输出端相连。以此类推，右边第二个数字控制延迟单元26RO输出端与右边第一个数字控制延迟单元26LI输入端相连，右边第二个数字控制延迟单元26RI输入端与右边第一个数字控制延迟单元26LO输出端相连。最后，右边第一个数字控制延迟单元26RO输出端与自身的RI输入端相连。

第一行左边第一个数字控制延迟单元26LI输入端与所述脉冲发生器1所产生的与原始的晶振提供的输入时钟信号CK_IN频率和相位都相同的等周期脉冲时钟信号CK_P相连，作为该数字控制延迟器23的时钟信号输入端，同时作为CK_0输出端，输出频率和相位与由脉冲发生器1产生的等脉冲时钟信号CK_P相同的移相时钟信号CK_0；

第一行左边第一个数字控制延迟单元26LO输出端与第二行左边第一个数字控制延迟单元26LI输入端相连，同时作为CK_90输出端，输出频率与由脉冲发生器1产生的等周期脉冲时钟信号CK_P相同，相位延迟90°的移相时钟信号CK_90；

第二行左边第一个数字控制延迟单元26LO输出端与第三行左边第一个数字控制延迟单元26LI输入端相连，同时作为CK_180输出端，输出频率与由脉冲发生器1产生的等周期脉冲时钟信号CK_P相同，相位延迟180°的移相时钟信号CK_180；

第三行左边第一个数字控制延迟单元26LO输出端作为CK_270输出端，输出频率与由脉冲发生器1产生的等周期脉冲时钟信号CK_P相同，相位延迟270°的移相时钟信号CK_270。

对于每一行的数字控制延迟单元26的Q输入端，从左到右按照标示依次与图7中时钟周期测量器的Q输出信号相连，例如Q1与Q1相连，Q2与Q2相连，……Qn与Qn相连。

更佳地，作为一种可实施方式，所述数字控制延迟单元26的电路结构如图11所示。

其中，所述数字控制延迟单元26由3个二输入与非逻辑门13和1个非逻辑门11组成。非逻辑门11的输入端作为该数字控制延迟单元的Q输入端，同时与右上方二输入与非逻辑门13的B输入端相连；非逻辑门11的输出与中间的二输入与非逻辑门13的B输入端相连。右上方的二输入与非逻辑门13的A输入端与中间的二输入与非逻辑门13的A输入端相连，同时作为该数字控制延迟单元26的LI输入端；右上方的二输入与非逻辑门13的输出端作为该数字控制延迟单元26的RO输出端。中间的二输入与非逻辑门13的输出端与左下方的二输入与非逻辑门13的B输入端相连。左下方的二输入与非逻辑门13的A输入端作为该数字控制延迟单元26的RI输入端；左下方的二输入与非逻辑门13的输出端作为该数字控制延迟单元26的LO输出端。

作为一种可实施方式，当输入控制信号Q为1时，中间的二输入与非逻辑门13输出信号恒为1，右上方的二输入与非逻辑门13相当于一个非逻辑门，因此从LI输入端输入的时钟信号从RO端输出；当输入控制信号Q为0时，右上方的二输入与非逻辑门13输出端恒为1，中间的二输入与非逻辑门13相当于一个非逻辑门，LI输入端的时钟信号从LO段输出。

结合图10和图11可知，通过不同的Q输入控制，可以控制输入的等周期脉冲时钟信号CK_P在数字控制延迟器23中的特定位置转弯返回。

下面结合上述移相器的具体结构进一步详细说明本发明实施例的移相器2的工作过程。

同时使数字控制延迟单元26中的二输入与非逻辑门13与时钟周期测量单元中的二输入与非逻辑门13采取相同的结构，那么即可实现如下功能：在时钟周期测量器22中测得时钟周期等于4X个二输入与非逻辑门13的延迟，数字控制延迟器23中三组延迟的每组都等于X个二输入与非逻辑门13的延迟，因此可以实现90°、180°和270°的移相。

在本发明实施例中，需要对时钟进行二倍频，在时钟周期测量单元25中使用了4个二输入与非逻辑门13；在数字控制延迟器23中，数字控制延迟单元26的个数为3/2倍的时钟周期测量单元的个数，并分为三组，每一组数字控制延迟单元26的个数为1/2倍时钟周期测量单元的个数；设时钟周期测量器22输出的控制信号依次为Q1、Q2、Q3、Q4……Qn-1、Qn，对于数字控制信号的连接方式，第一组和第三组数字控制延迟单元26控制信号可按顺序表示为Q1、Q3、Q5……Qn-3、Qn-1，第二组数字控制延迟单元26控制信号可按顺序表示为Q2、Q4、Q6……Qn-2、Qn。

较佳地，如果对时钟进行N倍频，则在数字控制延迟器23中数字控制延迟单元26的个数为(2N-1)/2倍的时钟周期测量单元的个数，并且分为(2N-1)组，每一组数字控制延迟单元26的个数为1/2倍时钟周期测量单元25的个数；设时钟周期测量器22输出的控制信号依次为Q1、Q2、Q3、Q4……Qn-1、Qn，对于数字控制信号的连接方式，第1组和第(N+1)组数字控制延迟单元26控制信号可按顺序表示为Q1、Q(N+1)、Q(2N+1)、Q(3N+1)……，第2组和第(N+2)组数字控制延迟单元26控制信号可按顺序表示为Q2、Q(N+2)、Q(2N+2)、Q(3N+2)……，第3组和第(N+3)组数字控制延迟单元26控制信号可按顺序表示为Q3、Q(N+3)、Q(2N+3)、Q(3N+3)……，第a(a＜N)组和第(N+a)组数字控制延迟单元26控制信号可按顺序表示为Qa、Q(N+a)、Q(2N+a)、Q(3N+a)……

下面详细说明本发明实施例的相位合成器3。

如图2的时序图可知相位合成器3需要把所有输入信号的脉冲集中在一个时钟信号中，就是将所有的时钟信号做“或”逻辑运算。因此，通过推导得到式(1)：

$Y=A+B+C+D=\stackrel{\‾}{\stackrel{\‾}{(A+B)}\·\stackrel{\‾}{(C+D)}}---\left(1\right)$

作为一种可实施方式，图1中相位合成器3的电路结构，如图12所示，图12中相位合成器的逻辑表达式即为式(1)。

其中，所述相位合成器3包括两种基本数字逻辑门元件，分别为：二输入或非逻辑门14和二输入与非逻辑门13，其中各逻辑门左端为输入端，右端为输出端。

上面的二输入或非逻辑门14的A输入端作为移相时钟信号CK_0的输入端，B输入端作为移相时钟信号CK_90的输入端，输出端与二输入与非逻辑门13的A输入端相连。下面的二输入或非逻辑门14的A输入端作为移相时钟信号CK_180的输入端，B输入端作为移相时钟信号CK_270的输入端，输出端与二输入与非逻辑门13的B输入端相连。二输入与非逻辑门13的输出端作为四倍频时钟信号CK_4T的输出端。

下面详细说明本发明的分频器4。

分频器是一种现有技术，在本发明实施例中仅作为一种工具来使用。分频器4的结构可以根据实际需求对相位合成后的信号进行多种分频，其分频数不局限于二分频和四分频。

在本发明实施例中，作为一种可实施方式，对相位合成后的信号分别进行了四分频和二分频，二分频所使用的分频器结构可使用图6所示的二分频器结构，四分频只需要将两个二分频器串联使用即可。

进一步地，本发明实施例的时钟倍频器，考虑在更强辐射，如太空的辐照环境对集成电路会产生更加严重的影响，从而更加影响电路工作的稳定性和正确性，更加降低其在实际工作过程中的发生错误的概率的情况下，本发明实施例对时钟倍频器中的部分元器件装置作进一步的改进。

在更强辐射，如太空辐射这种情况下，尽管本发明实施例的时钟倍频器，已经具有一定抗辐射能力，但强辐射，如太空辐射照射还会对集成电路产生的一定影响，包括以下方面：

1)数字锁存状态跳变；

2)N类型场效应晶体管阈值电压向下飘移；

3)N类型场效应晶体管的栅极边缘会产生漏电流从而导通源极和漏极，改变电路工作状态。

更佳地，针对更强辐射这三种影响，本发明实施例中，时钟倍频器的元器件还进一步改进如下：

实施例二：一种改进的时钟周期测量单元

本发明实施例中，D类型触发器可采用D类型晶体管实现作为采样工具，其输出结果是若干连续的1信号后面接着若干连续的0信号，当0信号发生锁存状态跳变时，从0信号变成1信号，只要不在1信号和0信号的交界处，对电路是没有影响的。但是若1信号发生锁存状态跳变，从1信号变成0信号，将会改变数字控制延迟器23中延迟的大小，从而发生错误。

因此，本发明实施例中，作为另一种可实施方式，本发明实施例提供一种时钟周期测量单元，如图13所示。

作为另一种可实施方式，本发明实施例的一种时钟周期测量单元，包括4个二输入与非逻辑门13，1个非逻辑门11，3个D类型触发器24和1个三输入与非逻辑门15，其中各逻辑元件左端为输入端，右端为输出端。

左边第一个二输入与非逻辑门13的A输入端作为该时钟周期测量单元的IN输入端，B输入端与高电平相连，输出端与左边第二个二输入与非逻辑门13的A输入端相连。左边第二个二输入与非逻辑门13的B输入端与高电平相连，输出端与左边第三个二输入与非逻辑门13的A输入端相连。左边第三个二输入与非逻辑门13的B输入端与高电平相连，输出端与左边第四个二输入与非逻辑门13的A输入端相连。左边第四个二输入与非逻辑门13的B输入端与该时钟周期测量单元的CK输入端相连，输出端同时与三个D类型触发器24的D输入端相连，并作为该时钟周期测量单元的OUT输出端。非逻辑门11的输入端作为该时钟周期测量单元的CK输入端，输出端同时与三个D类型触发器24的CK输入端相连。三个D类型触发器24的Q输出端分别通过1个非逻辑门11与三输入与非逻辑门15的A、B、C输入端相连，顺序任意。三输入与非逻辑门15作为该时钟周期测量单元的Q输出端。

此改进后的本发明实施例的一种时钟周期测量单元，其电路与原时钟周期测量单元电路的功能相同，但是引入锁存状态表决机制。当正确的锁存状态为1信号时，QA、QB和QC中任意一个或两个信号发生1信号到0信号的跳变，经过非逻辑门11的非逻辑操作，变为1信号，将不会影响到三输入与非逻辑门15的输出值，从而保证了电路的稳定性，可以大大降低电路出错的概率。

实施例三：一种改进二输入与非逻辑门电路装置，以及一种改进的非逻辑门电路装置

当N类型场效应晶体管阈值电压发生向下飘移时，逻辑门电路中的N类型场效应晶体管将很容易导通，从而改变电路的工作状态，因此，本发明实施例中，作为另一种可实施方式，提供一种二输入与非逻辑门电路装置，如图15所示；以及一种非逻辑门电路装置，如图14所示。

本发明实施例中，作为另一种可实施方式，如图14所示，本发明实施例的非逻辑门电路装置16，由2个N类型场效应晶体管和2个P类型场效应晶体管组成。

N类型场效应晶体管衬底接VSS，P类型场效应晶体管衬底接VDD，所有场效应晶体管的栅极与IN输入信号相连。P类型场效应晶体管M1的源极与VDD相连，漏极与N类型场效应晶体管M2的漏极和N类型场效应晶体管M4的源极相连。N类型场效应晶体管M2的源极与VSS相连。P类型场效应晶体管M3的源极与VDD相连，漏极与N类型场效应晶体管M4的漏极和OUT输出信号相连。

若存在强辐射，如太空辐射照射，N类型场效应晶体管阈值电压发生向下飘移，常规的非逻辑门中的N类型场效应晶体管可能在输入电压很低时就导通，使输出信号变为0。

下面分析本发明实施例的非逻辑门电路装置。

在工作中，若没有太空辐射照射，输入信号IN＝1时，N类型场效应晶体管M2和M4导通，P类型场效应晶体管M1和M3闭合，输出信号OUT＝0；输入信号IN＝0时，N类型场效应晶体管M2和M4闭合，P类型场效应晶体管M1和M3导通，输出信号OUT＝0。

若有强辐射、如太空辐射照射，输入信号IN＝1时，N类型场效应晶体管M2和M4导通，P类型场效应晶体管M1和M3闭合，输出信号OUT＝0；输入信号IN电压较低时，P类型场效应晶体管M1和M3导通，设N类型场效应晶体管M2已经导通，此时N类型场效应晶体管M4的源极电压比VSS高出许多，从而使N类型场效应晶体管M4导通电压升高，M4闭合，输出信号OUT＝0。

本发明实施例中，作为另一种可实施方式，如图15所示，本发明实施例的一种二输入与非逻辑门电路装置17，由4个N类型场效应晶体管和4个P类型场效应晶体管组成。

N类型场效应晶体管衬底接VSS，P类型场效应晶体管衬底接VDD。P类型场效应晶体管M1和M7的栅极、N类型场效应晶体管M2和M3的栅极共同与A输入信号相连，P类型场效应晶体管M5和M8的栅极、N类型场效应晶体管M4和M6的栅极共同与B输入信号相连。P类型场效应晶体管M1的源极与VDD相连，漏极与N类型场效应晶体管M2的漏极和N类型场效应晶体管M3的源极相连。N类型场效应晶体管M2的源极与VSS相连。N类型场效应晶体管M3的漏极与N类型场效应晶体管M4的源极相连。N类型场效应晶体管M4的漏极与P类型场效应晶体管M5的漏极、N类型场效应晶体管M6的源极相连。P类型场效应晶体管M5的源极与VDD相连。N类型场效应晶体管M6的漏极与P类型场效应晶体管M7和M8的漏极相连，作为输出。P类型场效应晶体管M7和M8的源极与VDD相连。

与非逻辑门的分析类似，对于本发明实施例的一种二输入与非逻辑门电路装置，在工作中，若没有强辐射、如太空辐射照射，输入信号A＝1、B＝1时，N类型场效应晶体管M1、M3、M4和M6导通，P类型场效应晶体管M2、M5、M7和M8闭合，输出信号OUT＝0；输入信号A和B中至少有一个为0时，N类型场效应晶体管M1、M3、M4和M6闭合，P类型场效应晶体管M2、M5、M7和M8导通，输出信号OUT＝1。

当存在强辐射、如太空辐射照射时，输入信号A＝1、B＝1时，N类型场效应晶体管M1、M3、M4和M6导通，P类型场效应晶体管M2、M5、M7和M8闭合，输出信号OUT＝0；当输入信号A和B电压较低时，P类型场效应晶体管M2、M5、M7和M8导通N类型场效应晶体管M2导通，此时N类型场效应晶体管M3的源极电压比VSS高出许多，因此M3闭合，输出信号OUT＝1。即便M3也导通，N类型场效应晶体管N4的源极电压比M3的源极电压更高，因此更不易导通，由此类推，N类型场效应晶体管M6是四个N类型场效应晶体管中最不易导通的，因此这种结构可以保证当N类型场效应晶体管阈值电压发生向下飘移，逻辑门的功能依然正确。

实施例四：一种改进N类型场效应晶体管的结构

在强辐射照射条件下，N类型场效应晶体管的栅极边缘会产生漏电流从而导通源极和漏极，改变电路工作状态。

为了避免此种情况的发生，作为另一种可实施方式，本发明实施例还提供一种N类型场效应晶体管，其栅极为环形栅。

本发明实施例N类型场效应晶体管，把普通N类型场效应晶体管的长直栅极改为环形栅，如图16所示。

该结构的N类型场效应晶体管，利用环形栅断绝了从源极到漏极的漏电流通路，保证N类型场效应晶体管能够正常工作，不会受到因辐射照射而产生的漏电流的影响。

实施例五：一种时钟信频方法

相应地，本发明实施例还提供一种时钟倍频方法，包括如下步骤：

步骤S100，将外部输入时钟信号调整成为等周期脉冲时钟信号；

步骤S200，根据所需倍频数及时钟周期对输入的所述等周期脉冲时钟信号进行不同时间的移相，得到移相时钟信号；

步骤S300，将所述等周期脉冲时钟信号与被移相后的各个移相时钟信号进行相位合成，得到倍频时钟信号；

步骤S400，对被进行相位合成后的倍频时钟信号进行分频，得到倍频输出时钟信号并输出。

作为一种可实施方式，外部输入时钟信号从脉冲发生器的输入端输入，由脉冲发生器产生与输入时钟信号频率相等的等周期脉冲时钟信号并发送至移相器。

移相器对所述等周期脉冲时钟信号进行相位移动，产生与所述等周期脉冲时钟信号的相位差分别为0°、90°、180°和270°的四个移相时钟信号：CK_0、CK_90、CK_180和CK_270，并发送至相位合成器。

相位合成器将所输入的移相时钟信号CK_0、CK_90、CK_180和CK_270合成为一个四倍频时钟信号CK_4T，并将其发送至分频器；所述四倍频时钟信号CK_4T的频率为所述等周期脉冲时钟信号频率的四倍。

分频器4将所述四倍频时钟信号CK_4T分别进行4分频和2分频，产生倍频输出时钟信号CK_OUT1和CK_OUT2，并将其最终输出至微处理器。

本发明实施例的时钟倍频方法，以与本发明实施例相应的时钟倍频器的工作过程相同的方法过程完成各个步骤的工作。因此，在本发明实施例中，不再一一详细重复描述。

本发明实施例的时钟倍频器及倍频方法，通过以数字电路实现时钟倍频，解决了辐射导致的不稳定问题，其在没有锁相环的情况下实现时钟信号的倍频，并能够得到50％占空比的倍频信号，而且不存在反馈回路，同时增加动态采样冗余，在辐射照射的条件下发生错误的概率较小，能够正常工作。

尽管参照优选实施例已经描述了本发明，本领域熟练技术人员将认识到，可以进行形式和细节上的改变，只要不脱离本发明的精神和范围。本发明试图不局限于被公开的具体实施例，如预期用于实施本发明的最佳模式，相反，本发明将包括落入附加权利要求的范围的全部实施例。

Claims (29)

1.一种时钟倍频器，其特征在于，包括：

脉冲发生器(1)，用于将外部输入时钟信号调整成为等周期脉冲时钟信号；

移相器(2)，用于根据所需倍频数及时钟周期对输入的所述等周期脉冲时钟信号进行不同时间的移相，得到移相时钟信号；

相位合成器(3)，用于将所述等周期脉冲时钟信号与被移相后的各个移相时钟信号进行相位合成，得到倍频时钟信号；

分频器(4)，用于对被进行相位合成后的倍频时钟信号进行分频，得到倍频输出时钟信号并输出。

2.根据权利要求1所述的时钟倍频器，其特征在于，所述移相器(2)移相的相差分别为T/2N、2*T/2N、……、(2N-1)T/2N；

所述外部输入时钟信号CLK_IN的脉冲宽度为T/4N-T/8N；

其中，N为所需倍频数，其为正整数；T为时钟周期。

3.根据权利要求1所述的时钟倍频器，其特征在于，所述脉冲发生器(1)包括多个非逻辑门(11)，二输入异或逻辑门(12)，二输入与非逻辑门(13)；

在脉冲发生器内部有两条时钟信号路径：

第一条时钟信号路径是外部输入时钟信号传输到二输入异或逻辑门(12)的A输入端和二输入与非逻辑门(13)的A输入端；

第二条时钟信号路径是首先将多个非逻辑门(11)输入端与输出端首尾相连，连接之后的输入端与外部输入时钟信号端相连接，输出端与二输入异或逻辑门(12)的B输入端相连；二输入异或逻辑门(12)的输出端与二输入与非逻辑门(13)的B输入端相连，二输入与非逻辑门(13)的输出端是等周期脉冲时钟信号端。

4.根据权利要求1所述的时钟倍频器，其特征在于，所述移相器包括二分频器(21)，时钟周期测量器(22)和数字控制延迟器(23)；

二分频器(21)，用于将等周期脉冲时钟信号作为输入信号，处理得到一个时钟高电平与等周期脉冲时钟信号的周期相等的时钟信号；

时钟周期测量器(22)，用于将二分频器产生的时钟信号转换成数字控制信号，并发送至数字控制延迟器(23)的输入端；

数字控制延迟器(23)，用于通过从时钟周期测量器(22)中得到的数字控制信号的控制，产生延迟，并对所述等周期脉冲时钟信号进行延迟处理，在输出端得到移相时钟信号。

5.根据权利要求4所述的时钟倍频器，其特征在于，所述二分频器(21)包括非逻辑门(11)和D类型触发器(24)；

D类型触发器(24)的时钟输入端CK作为二分频器(21)的输入端；D类型触发器(24)的输出端Q与非逻辑门(11)的输入端相连；

非逻辑门(11)的输出端与D类型触发器(24)的数据输入端D相连，同时作为二分频器的输出端。

6.根据权利要求4所述的时钟倍频器，其特征在于，所述时钟周期测量器(22)由多个时钟周期测量单元(25)串联组成；

第一个时钟周期测量单元(25)的IN输入端与二分频器(21)相连；

最后一个时钟周期测量单元(25)的OUT输出端悬空。

7.根据权利要求6所述的时钟倍频器，其特征在于，所述时钟周期测量单元，包括4个二输入与非逻辑门(13)，1个非逻辑门(11)和1个D类型触发器(24)；

第一个二输入与非逻辑门(13)的A输入端作为所述时钟周期测量单元的IN输入端，B输入端与高电平相连，输出端与第二个二输入与非逻辑门(13)的A输入端相连；

第二个二输入与非逻辑门(13)的B输入端与高电平相连，输出端与第三个二输入与非逻辑门(13)的A输入端相连；

第三个二输入与非逻辑门(13)的B输入端与高电平相连，输出端与第四个二输入与非逻辑门(13)的A输入端相连；

第四个二输入与非逻辑门(13)的B输入端与所述时钟周期测量单元(25)的CK输入端相连，输出端与D类型触发器(24)的D输入端相连，同时作为该时钟周期测量单元(25)的OUT输出端；

非逻辑门(11)的输入端作为所述时钟周期测量单元的CK输入端，输出端与D类型触发器(24)的CK输入端相连；

D类型触发器(24)的Q输出端作为该时钟周期测量单元的Q输出端。

8.根据权利要求7所述的时钟倍频器，其特征在于，所述时钟周期测量单元，包括4个二输入与非逻辑门(13)，1个非逻辑门(11)，3个D类型触发器(24)和1个三输入与非逻辑门(15)；

第一个二输入与非逻辑门(13)的A输入端作为所述时钟周期测量单元的IN输入端，B输入端与高电平相连，输出端与第二个二输入与非逻辑门(13)的A输入端相连；

第二个二输入与非逻辑门(13)的B输入端与高电平相连，输出端与第三个二输入与非逻辑门(13)的A输入端相连；

第三个二输入与非逻辑门(13)的B输入端与高电平相连，输出端与第四个二输入与非逻辑门(13)的A输入端相连；

第四个二输入与非逻辑门(13)的B输入端与所述时钟周期测量单元的CK输入端相连，输出端同时与三个D类型触发器(24)的D输入端相连，并作为所述时钟周期测量单元的OUT输出端；

非逻辑门(11)的输入端作为所述时钟周期测量单元的CK输入端，输出端同时与三个D类型触发器(24)的CK输入端相连；

三个D类型触发器(24)的Q输出端分别经过一个非逻辑门(11)与三输入与非逻辑门(15)的A、B、C输入端相连；

三输入与非逻辑门(15)作为该时钟周期测量单元的Q输出端。

9.根据权利要求6所述的时钟倍频器，其特征在于，所述数字控制延迟器(23)由多个数字控制延迟单元(26)组成；

其中所述数字控制延迟单元(26)的控制输入端为Qn，所述数字控制延迟单元(26)的时钟信号输入端为LI和RI，所述数字控制延迟单元(26)的时钟信号输出端为LO和RO；

所述数字控制延迟单元(26)分为三组，每一行为一组，每一组的连接方式相同；

对于每一行，第一个数字控制延迟单元(26)RO输出端与第二个数字控制延迟单元(26)LI输入端相连，第一个数字控制延迟单元(26)RI输入端与第二个数字控制延迟单元(26)LO输出端相连；

第二个数字控制延迟单元(26)RO输出端与第三个数字控制延迟单元(26)LI输入端相连，第二个数字控制延迟单元(26)RI输入端与第三个数字控制延迟单元(26)LO输出端相连；以此类推；

最后一个数字控制延迟单元(26)RO输出端与自身的RI输入端相连。

10.根据权利要求9所述的时钟倍频器，其特征在于，所述数字控制延迟单元(26)由3个二输入与非逻辑门(13)和1个非逻辑门(11)组成；

非逻辑门(11)的输入端作为所述数字控制延迟单元的Q输入端，同时与第一二输入与非逻辑门(13)的B输入端相连；非逻辑门(11)的输出与第二二输入与非逻辑门(13)的B输入端相连；

第一二输入与非逻辑门(13)的A输入端与第二二输入与非逻辑门(13)的A输入端相连，同时作为所述数字控制延迟单元(26)的LI输入端；第一二输入与非逻辑门(13)的输出端作为所述数字控制延迟单元(26)的RO输出端；

第二二输入与非逻辑门(13)的输出端与第三二输入与非逻辑门(13)的B输入端相连；第三二输入与非逻辑门(13)的A输入端作为所述数字控制延迟单元(26)的RI输入端；第三二输入与非逻辑门(13)的输出端作为所述数字控制延迟单元(26)的LO输出端。

11.根据权利要求9所述的时钟倍频器，其特征在于，所述数字控制延迟器(23)中数字延迟控制单元(26)的个数为时钟周期测量器(22)中时钟周期测量单元(25)的个数的3/2倍。

12.根据权利要求9所述的时钟倍频器，其特征在于，如果对时钟进行N倍频，则在数字控制延迟器(23)中数字控制延迟单元(26)的个数为(2N-1)/2倍的时钟周期测量单元的个数；并且分为(2N-1)组，每一组数字控制延迟单元(26)的个数为1/2倍时钟周期测量单元(25)的个数；

其中，N为正整数。

13.根据权利要求4所述的时钟倍频器，其特征在于，所述相位合成器3包括多个二输入或非逻辑门(14)，以及二输入与非逻辑门(13)；

所述二输入或非逻辑门(14)的A输入端作为移相时钟信号的输入端，B输入端作为另一时钟信号的输入端，输出端与二输入与非逻辑门(13)的A输入端相连；

二输入与非逻辑门(13)的输出端作为倍频时钟信号的输出端。

14.根据权利要求3、7、8、10、11中任一项所述的时钟倍频器，其特征在于，所述二输入与非逻辑门，由4个N类型场效应晶体管和4个P类型场效应晶体管组成；

N类型场效应晶体管衬底接VSS，P类型场效应晶体管衬底接VDD；

P类型场效应晶体管M1和M7的栅极，N类型场效应晶体管M2和M3的栅极共同与A输入信号相连；

P类型场效应晶体管M5和M8的栅极，N类型场效应晶体管M4和M6的栅极共同与B输入信号相连；

P类型场效应晶体管M1的源极与VDD相连，漏极与N类型场效应晶体管M2的漏极和N类型场效应晶体管M3的源极相连。

15.根据权利要求14所述的时钟倍频器，其特征在于，所述N类型场效应晶体管M2的源极与VSS相连，N类型场效应晶体管M3的漏极与N类型场效应晶体管M4的源极相连；

所述N类型场效应晶体管M4的漏极与P类型场效应晶体管M5的漏极、N类型场效应晶体管M6的源极相连；

P类型场效应晶体管M5的源极与VDD相连；

N类型场效应晶体管M6的漏极与P类型场效应晶体管M7和M8的漏极相连，作为输出；

P类型场效应晶体管M7和M8的源极与VDD相连。

16.根据权利要求3、7、8、10、11中任一项所述的时钟倍频器，其特征在于，所述非逻辑门由2个N类型场效应晶体管和2个P类型场效应晶体管组成；

所述N类型场效应晶体管衬底接VSS，P类型场效应晶体管衬底接VDD，所有场效应晶体管的栅极与IN输入信号相连。

17.根据权利要求16所述的时钟倍频器，其特征在于，所述P类型场效应晶体管M1的源极与VDD相连，漏极与N类型场效应晶体管M2的漏极和N类型场效应晶体管M4的源极相连；

所述N类型场效应晶体管M2的源极与VSS相连；

所述P类型场效应晶体管M3的源极与VDD相连，漏极与N类型场效应晶体管M4的漏极和OUT输出信号相连。

18.根据权利要求14或16所述的时钟倍频器，其特征在于，所述N类型场效应晶体管的栅极为环形栅。

19.一种时钟周期测量单元，其特征在于，包括4个二输入与非逻辑门(13)，1个非逻辑门(11)，3个D类型触发器(24)和1个三输入与非逻辑门(15)；

第一个二输入与非逻辑门(13)的A输入端作为所述时钟周期测量单元的IN输入端，B输入端与高电平相连，输出端与第二个二输入与非逻辑门(13)的A输入端相连；

第二个二输入与非逻辑门(13)的B输入端与高电平相连，输出端与第三个二输入与非逻辑门(13)的A输入端相连；

第三个二输入与非逻辑门(13)的B输入端与高电平相连，输出端与第四个二输入与非逻辑门(13)的A输入端相连；

第四个二输入与非逻辑门(13)的B输入端与所述时钟周期测量单元的CK输入端相连，输出端同时与三个D类型触发器(24)的D输入端相连，并作为所述时钟周期测量单元的OUT输出端；

非逻辑门(11)的输入端作为所述时钟周期测量单元的CK输入端，输出端同时与三个D类型触发器(24)的CK输入端相连；

三个D类型触发器(24)的Q输出端分别经过1个非逻辑门(11)与三输入与非逻辑门(15)的A、B、C输入端相连；

三输入与非逻辑门(15)作为该时钟周期测量单元的Q输出端。

20.一种二输入与非逻辑门电路装置，其特征在于，由4个N类型场效应晶体管和4个P类型场效应晶体管组成；

N类型场效应晶体管衬底接VSS，P类型场效应晶体管衬底接VDD；

P类型场效应晶体管M1和M7的栅极，N类型场效应晶体管M2和M3的栅极共同与A输入信号相连；

P类型场效应晶体管M5和M8的栅极，N类型场效应晶体管M4和M6的栅极共同与B输入信号相连；

P类型场效应晶体管M1的源极与VDD相连，漏极与N类型场效应晶体管M2的漏极和N类型场效应晶体管M3的源极相连。

21.根据权利要求20所述的二输入与非逻辑门电路装置，其特征在于，所述N类型场效应晶体管M2的源极与VSS相连，N类型场效应晶体管M3的漏极与N类型场效应晶体管M4的源极相连；

所述N类型场效应晶体管M4的漏极与P类型场效应晶体管M5的漏极、N类型场效应晶体管M6的源极相连；

P类型场效应晶体管M5的源极与VDD相连；

N类型场效应晶体管M6的漏极与P类型场效应晶体管M7和M8的漏极相连，作为输出；

P类型场效应晶体管M7和M8的源极与VDD相连。

22.一种非逻辑门电路装置，其特征在于，由2个N类型场效应晶体管和2个P类型场效应晶体管组成；

所述N类型场效应晶体管衬底接VSS，P类型场效应晶体管衬底接VDD，所有场效应晶体管的栅极与IN输入信号相连。

23.根据权利要求22所述的非逻辑门电路装置，其特征在于，所述P类型场效应晶体管M1的源极与VDD相连，漏极与N类型场效应晶体管M2的漏极和N类型场效应晶体管M4的源极相连；

所述N类型场效应晶体管M2的源极与VSS相连；

所述P类型场效应晶体管M3的源极与VDD相连，漏极与N类型场效应晶体管M4的漏极和OUT输出信号相连。

24.一种N类型场效应晶体管，其特征在于，所述N类型场效应晶体管的栅极为环形栅。

25.一种时钟倍频方法，其特征在于，包括：

将外部输入时钟信号调整成为等周期脉冲时钟信号的步骤；

根据所需倍频数及时钟周期对输入的所述等周期脉冲时钟信号进行不同时间的移相，得到移相时钟信号的步骤；

将所述等周期脉冲时钟信号与被移相后的各个移相时钟信号进行相位合成，得到倍频时钟信号的步骤；

对被进行相位合成后的倍频时钟信号进行分频，得到倍频输出时钟信号并输出的步骤。

26.根据权利要求25所述的时钟倍频方法，其特征在于，所述将外部输入时钟信号调整成为等周期脉冲时钟信号，包括如下步骤：

外部输入时钟信号从脉冲发生器的输入端输入，由脉冲发生器产生与输入时钟信号频率相等的等周期脉冲时钟信号并发送至移相器。

27.根据权利要求26所述的时钟倍频方法，其特征在于，所述对输入的等周期脉冲时钟信号进行不同时间的移相，包括如下步骤：

移相器对所述等周期脉冲时钟信号进行相位移动，产生与所述等周期脉冲时钟信号的相位差分别为0°、90°、180°和270°的四个移相时钟信号：CK_0、CK_90、CK_180和CK_270，并发送至相位合成器。

28.根据权利要求26所述的时钟倍频方法，其特征在于，所述将等周期脉冲时钟信号与被移相后的各个移相时钟信号进行相位合成，包括如下步骤：

相位合成器将所输入的移相时钟信号CK_0、CK_90、CK_180和CK_270合成为一个四倍频时钟信号CK_4T，并将其发送至分频器；所述四倍频时钟信号CK_4T的频率为所述等周期脉冲时钟信号频率的四倍。

29.根据权利要求28所述的时钟倍频方法，其特征在于，所述对被进行相位合成后的倍频时钟信号进行分频，包括如下步骤：

分频器4将所述四倍频时钟信号CK_4T分别进行4分频和2分频，产生倍频输出时钟信号CK_OUT1和CK_OUT2，并将其最终输出至微处理器。

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