CN111431524A - 延迟锁相环、锁相方法、多相位时钟生成电路及电子设备 - Google Patents

Abstract

本发明公开一种延迟锁相环、锁相方法、多相位时钟生成电路及电子设备，涉及电路技术领域，通过相位合成电路的辅助来获得多个时钟相位不同的输出信号，降低延迟锁相环所具有的本征延时，从而提高延迟锁相环的工作频率和分辨率。延迟锁相环包括延时线电路、相位合成电路、鉴相器和控制电路。相位合成电路根据延时线电路延时前后的信号输出相位不同的至少两个输出信号。控制电路还用于根据鉴相结果的跳变信息和鉴相结果确定处于工作状态时，更新向延时线电路提供的延时控制信号；根据鉴相结果的跳变信息确定处于锁定状态时，输出锁定信号；根据鉴相结果和延时控制信号确定处于失锁状态时，输出失锁信号。本发明提供的延迟锁相环应用于电子设备中。

Description

延迟锁相环、锁相方法、多相位时钟生成电路及电子设备

技术领域

本发明涉及电路技术领域，尤其涉及一种延迟锁相环、锁相方法、多相位时钟生成电路及电子设备。

背景技术

现有的延迟锁相环主要包括延时线、鉴相器和数字控制等模块。延时线用于根据延时控制信号对输入信号进行延时，并输出反馈信号。为获得N个时钟相位不同的反馈信号，一般采用N组相同的延时线串联来实现，当总延时达到一个时钟周期时，每个延时线输出的反馈信号即对应一个相应的输出相位。

但是，当延迟锁相环包括N条串联的延时线时，此延迟锁相环所具有的本征延时为包括单条延时线的延迟锁相环所具有的本征延时的N倍，从而导致延迟锁相环的工作频率和分辨率较低。

发明内容

本发明的目的在于提供一种延迟锁相环、锁相方法、多相位时钟生成电路及电子设备，以降低延迟锁相环所具有的本征延时，从而提高延迟锁相环的工作频率和分辨率。

为了实现上述目的，本发明提供了一种延迟锁相环。该延迟锁相环包括：延时线电路、相位合成电路、鉴相器以及控制电路；相位合成电路的第一输入端与延时线电路的输入端电连接，相位合成电路的第二输入端与延时线电路的输出端电连接，控制电路的输出端与延时线电路的控制端电连接，相位合成电路所具有的延时最大输出端与鉴相器的输入端电连接，鉴相器的输出端与控制电路的第一输入端电连接；

控制电路用于向延时线电路提供延时控制信号；延时线电路用于根据延时控制信号对初始输入信号进行延时；相位合成电路用于根据延时线电路延时前后的信号输出相位不同的至少两个输出信号；鉴相器用于根据相位合成电路输出的延时最大的输出信号与初始输入信号的相位差，输出鉴相结果；

控制电路还用于根据鉴相结果的跳变信息和鉴相结果确定处于工作状态时，更新向延时线电路提供的延时控制信号；根据鉴相结果的跳变信息确定处于锁定状态时，锁定向延时线电路提供的延时控制信号；根据鉴相结果和延时控制信号确定处于失锁状态时，向延时线电路输出失锁信号。

与现有技术相比，本发明提供的延迟锁相环中，延时线电路能够根据控制电路发送的延时控制信号，对初始输入信号进行延时。并且，相位合成电路可以根据延时线电路延时前后的信号输出相位不同的至少两个输出信号。换句话说，相位合成电路可以根据延时线电路输出的一个输出信号生成至少两个相位不同的输出信号，从而增加了输出信号的数量。与现有技术中，为获得N个时钟相位不同的输出信号，需要设置N个串联的延时线相比，本发明提供的延迟锁相环中相位合成电路可以生成至少两个相位不同的输出信号，无须设置与输出信号数量相等的延时线，减少了串联的延时线的数量，从而可以降低延迟锁相环所具有的本征延时，提高延迟锁相环的分辨率。

本发明还提供一种锁相方法，该锁相方法应用上述技术方案提供的延迟锁相环，

该锁相方法包括：

控制电路向延时线电路发送延时控制信号；

延时线电路在延时控制信号的控制下对初始输入信号进行延时；

相位合成电路根据延时线电路延时前后的信号输出相位不同的至少两个输出信号；

鉴相器根据至少两个输出信号中延时最大的输出信号与初始输入信号的相位差，输出鉴相结果；

控制电路根据鉴相结果的跳变信息和鉴相结果确定处于工作状态时，更新向延时线电路提供的延时控制信号；根据鉴相结果的跳变信息确定处于锁定状态时，锁定向延时线电路提供的延时控制信号；根据鉴相结果和延时控制信号确定处于失锁状态时，向延时线电路输出失锁信号。

与现有技术相比，本发明提供的锁相方法的有益效果与上述技术方案提供的延迟锁相环的有益效果相同，此处不做赘述。

本发明还提供了一种多相位时钟生成电路，该多相位时钟生成电路包括上述技术方案提供的延迟锁相环。

与现有技术相比，本发明提供的多相位时钟生成电路的有益效果与上述技术方案提供的延迟锁相环的有益效果相同，此处不做赘述。

本发明还提供了一种电子设备，该电子设备包括上述技术方案提供的延迟锁相环，或，多相位时钟生成电路。

与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案提供的延迟锁相环的有益效果相同，此处不做赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的一种延迟锁相环的结构示意图；

图2为本发明实施例提供的另一种延迟锁相环的结构示意图；

图3为本发明实施例中延时线包括一个第一或非门时的结构示意图；

图4为本发明实施例中延时线包括多个第一或非门时的结构示意图；

图5为本发明实施例中相位合成单元的结构示意图；

图6为图5所示结构输出的三个输出信号的时序图；

图7为本发明实施例中相位合成子电路的结构示意图；

图8为本发明实施例中鉴相器的结构示意图；

图9为本发明实施例提供的锁相方法流程图。

附图标记：

1为延时线电路，11为延时线，111为第一反相器，112为第二反相器，113为第一或非门，2为相位合成电路，21为相位合成子电路，211为相位合成单元，2111为第一相位合成子单元，21111为第三反相器，21112为第四反相器，21113为第五反相器，2112为第二相位合成子单元，2113为第三相位合成子单元，21131为第六反相器，21132为第七反相器，21133为第八反相器，3为鉴相器，31为第一SR锁存器，311为第一与非门，312为第二与非门，32为第二SR锁存器，321为第二或非门，322为第三或非门，33为第一与门，34为第二与门，35为第三与门，4为控制电路，41为分频器。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

现有的延迟锁相环主要包括延时线、鉴相器和数字控制等模块。上述数字控制电路用于向延时线发送延时控制信号。延时线用于根据延时控制信号对输入信号进行延时，并输出反馈信号。鉴相器用于比较反馈信号和输入信号的相位差，并输出鉴相结果。数字控制电路根据鉴相结果调整延时控制信号。重复上述操作若干次，直至鉴相器输出的结果由“0”到“1”，或，由“1”到“0”跳变两次后，数字控制电路输出锁定信号，完成锁相。在此基础上，为获得N个时钟相位不同的反馈信号，现有技术一般采用以下两种方式。第一种为：采用N组相同的延时线串联来实现，当总延时达到一个时钟周期时，每个延时线输出的反馈信号即对应一个相应的输出相位。第二种为：采用N个延迟锁相环级联来实现，第一级多个延迟锁相环生成的多个反馈信号两两作为输入信号接入第二级的多个延迟锁相环，由第二级的多个延迟锁相环生成中间信号，从而获得N个时钟相位不同的反馈信号。

上述两种方式虽然均能够获得N个时钟相位不同的反馈信号，但是当采用第一种方式时，延迟锁相环包括N条串联的延时线。此延迟锁相环所具有的本征延时为包括单条延时线的延迟锁相环所具有的本征延时的N倍，从而导致延迟锁相环的工作频率和分辨率较低。此外，采用第二种方式虽然能够弥补第一种方式中出现的延迟锁相环分辨率和精度差的问题，但是第二种方式中总电路结构包括多级延迟锁相环，使得总电路结构较为复杂，并且总电路面积较大，不利于集成化。

此外，目前主流的多相位延迟锁相环均采用半定制化设计，使得延迟锁相环的设计周期相较于传统延迟锁相环的设计周期长。并且，半定制化设计的多相位延迟锁相环一般仅适用于与之匹配的电路结构内，从而不便于延迟锁相环的工艺移植。

再者，现有的延迟锁相环所包括的鉴相器一般由D触发器组成，将反馈信号和输入信号分别接入D触发器的数据端和时钟端，通过判别反馈信号和输入信号的相位差，输出鉴相结果。但是，当反馈信号和输入信号的相位差较小时，D触发器会进入到亚稳态，致使鉴相器不能正常工作，从而导致鉴相结果不准确，最终导致延迟触发器的分辨率降低。

为了解决现有多相位延迟锁相环所具有的本征延时高，从而导致多相位延迟锁相环的工作频率和分辨率较低的技术问题，本发明实施例提供了一种延迟锁相环、锁相方法、多相位时钟生成电路及电子设备。其中，本发明实施例提供的延迟锁相环通过相位合成电路的辅助来获得多个时钟相位不同的输出信号，无需设置过多的延时线，降低延迟锁相环所具有的本征延时，从而提高延迟锁相环的工作频率和分辨率。

针对于上述技术问题，本发明实施例提供了一种延迟锁相环，如图1和图2所示，该延迟锁相环包括延时线电路1、相位合成电路2、鉴相器3以及控制电路4。应理解，本发明实施例提供的延迟锁相环具有工作状态、锁定状态和失锁状态。其中，工作状态包括初始工作状态和正常工作状态。

如图1和图2所示，上述相位合成电路2的第一输入端与延时线电路1的输入端电连接。相位合成电路2的第二输入端与延时线电路1的输出端电连接。上述控制电路4的输出端与延时线电路1的控制端电连接。相位合成电路2所具有的延时最大输出端与鉴相器3的输入端电连接。鉴相器3的输出端与控制电路4的第一输入端电连接。应理解，为保证延时线电路1能够对初始输入信号CLK_IN进行延时，延时线电路1的输入端需接入初始输入信号CLK_IN。此外，为保证鉴相器3能够输出鉴相结果，鉴相器3所具有的两个输入端需分别接入初始输入信号CLK_IN和延时最大的输出信号(此延时最大的输出信号由相位合成电路2所具有的延时最大输出端输出)。

如图1和图2所示，上述控制电路4用于向延时线电路1提供延时控制信号。应理解，上述控制电路4输出的延时控制信号可以控制延时线电路1对初始输入信号CLK_IN进行延时的延时时间。

如图1和图2所示，上述延时线电路1用于根据延时控制信号对初始输入信号CLK_IN进行延时。应理解，上述延时线电路1中可以仅包括一条延时线11。此时，延时线电路1可以对初始输入信号CLK_IN进行一次延时。上述延时线电路1还可以包括多条延时线11。相应的，延时线11可以对初始输入信号CLK_IN进行多次延时。由此可见，延时线电路1可以根据延时控制信号对初始输入信号CLK_IN进行至少一次延时。

如图1和图2所示，上述相位合成电路2用于根据延时线电路1延时前后的信号输出相位不同的至少两个输出信号。应理解，相位合成电路2可以仅根据初始输入信号CLK_IN与延时线电路1输出的延时最大的输出信号生成至少两个输出信号。相位合成电路2还可以根据延时线电路1所包括的任一延时线11延时前后的信号输出相位不同的至少两个输出信号。

如图1和图2所示，上述鉴相器3用于根据相位合成电路2输出的延时最大的输出信号与初始输入信号CLK_IN的相位差，输出鉴相结果。应理解，鉴相结果的大小除了与接入鉴相器3的两个信号的相位有关，还与这两个信号分别接入鉴相器3所具有的两个输入端中的哪个输入端有关。具体的，延时最大的输出信号与初始输入信号CLK_IN接入鉴相器3的输入端的具***置可以根据实际情况设置，在此不作具体限定。示例性的，当延时最大的输出信号的相位超前于初始输入信号CLK_IN的相位时，鉴相器3输出的鉴相结果为“1”。当延时最大的输出信号的相位滞后于初始输入信号CLK_IN的相位时，鉴相器3输出的鉴相结果为“0”。

如图1、图2和图9所示，上述控制电路4还用于根据鉴相结果的跳变信息和鉴相结果确定处于工作状态时，更新向延时线电路1提供的延时控制信号。控制电路4还用于根据鉴相结果的跳变信息确定处于锁定状态时，锁定向延时线电路1提供的延时控制信号。控制电路4还用于根据鉴相结果和延时控制信号确定处于失锁状态时，向延时线电路1输出失锁信号。在一些情况下，上述控制电路4内设置有用于判断鉴相结果是否跳变的寄存器，以及设置有用于记录跳变次数的计数器。上述寄存器的输入端与鉴相器3的输出端电连接。上述计数器的输入端与上述寄存器的输出端电连接。

应理解，如前文所述的，当跳变信息中的跳变次数小于2时，延迟锁相环处于工作状态。此时，控制电路4根据鉴相结果调整延时控制信号，从而增大或减小延时线电路1对初始输入信号CLK_IN的延时时间。当跳变信息中的跳变次数等于2时，说明相位合成电路2获得的输出信号满足工作要求。此时，控制电路4锁定向延时线电路1提供的延时控制信号，延时线电路1将根据相应、且值不发生变化的延时控制信号对初始输入信号CLK_IN进行延时。而当延时最大的输出信号的相位超前于初始输入信号CLK_IN的相位，并且延时控制信号对应最大延时时，或者，当延时最大的输出信号的相位滞后于初始输入信号CLK_IN的相位，并且延时控制信号对应最小延时时，控制电路4无法再调整延时控制信号。此时，延迟锁相环处于失锁状态，控制电路4向延时线电路1输出失锁信号。

本发明实施例提供的延迟锁相环中，延时线电路1能够根据控制电路4发送的延时控制信号，对初始输入信号CLK_IN进行延时。并且，相位合成电路2可以根据延时线电路1延时前后的信号输出相位不同的至少两个输出信号。换句话说，相位合成电路2可以根据延时线电路1输出的一个输出信号生成至少两个相位不同的输出信号，从而增加了输出信号的数量。与现有技术中，为获得N个时钟相位不同的输出信号，需要设置N个串联的延时线11相比，本发明提供的延迟锁相环中相位合成电路2可以生成至少两个相位不同的输出信号，无须设置与输出信号数量相等的延时线11，减少了串联的延时线11的数量，从而可以降低延迟锁相环所具有的本征延时，提高延迟锁相环的分辨率。

作为一种可能的实现方式，如图1和图2所示，上述延时线电路1包括至少一条延时线11。上述相位合成电路2包括至少一个相位合成子电路21。

每条延时线11的输入端与相应相位合成子电路21的第一输入端电连接。每条延时线11的输出端与相应相位合成子电路21的第二输入端电连接。每个相位合成子电路21具有至少两个输出端。

其中，当至少一条延时线11包括一条延时线11时，延时线11的输入端接入初始输入信号CLK_IN。当至少一条延时线11包括依序串联的多条延时线11时，第1条延时线11的输入端接入初始输入信号CLK_IN。剩余延时线11的输入端与其上一级的延时线11的输出端电连接。

应理解，如图1和图2所示，当延时线电路1包括一条延时线11时，此延时线11的输入端接入初始输入信号CLK_IN，并与相位合成电路2的第一输入端电连接。此延时线11的输出端与相位合成电路2的输出端电连接。当延时线电路1包括多条延时线11时，多条延时线11串联在一起。第一级延时线11的输入端接入初始输入信号CLK_IN。除第一级外的其他延时线11的输入端均与上一级的延时线11的输出端电连接。相位合成电路2所包括的相位合成子电路21的数量可以小于或等于延时线电路1所包括的延时线11的数量。如图1所示，当相位合成子电路21的数量等于延时线11的数量时，相位合成子电路21可以与相应延时线11是一一对应的关系，即每个相位合成子电路21的第一输入端与第二输入端分别与一个相应的延时线11的输入端和输出端电连接。如图2所示，当相位合成子电路21的数量小于延时线11的数量时，每个相位合成子电路21可以与相应的一个延时线11或多个延时线11相对应。具体的，相位合成子电路21和延时线11的数量、以及二者的连接关系可以根据实际应用场景设计，在此不作具体限定。

需要说明的是，如图1所示，相位合成电路2可以包括五个相位合成子电路21。其中，第一个相位合成子电路21输出的Out[0:5]表示Out0、Out1、Out2、Out3、Out4和Out5这6个输出信号。同理，Out[6:11]、Out[12:17]、Out[18:23]和Out[24:29]代表相应序号下的输出信号。同理的，如图2所示，相位合成电路2包括四个相位合成子电路21时，相位合成子电路21输出的输出信号Out[6:11]、Out[12:17]和Out[18:23]的含义可以参考前文。

在一种可选的方式中，如图3和图4所示，每条延时线11包括第一反相器111、第二反相器112和至少一个第一或非门113。第一反相器111和第二反相器112串联。至少一个第一或非门113的第一输入端与第一反相器111的输出端电连接。每个第一或非门113的第二输入端接入延时控制信号所包括的相应控制位。

每个第一或非门113具有延时状态和非延时状态。延时控制信号所包括的控制位用于调控相应第一或非门113处于延时状态或非延时状态。

应理解，如图3和图4所示，当第一或非门113的第二输入端的输入信号为“1”时，第一或非门113的输出结果恒为“0”。此时，此第一或非门113对应的电容最小，即此第一或非门113不能对输入此条延时线11的输入信号进行延时，此第一或非门113处于非延时状态。当第一或非门113的第二输入端的输入信号为“0”时，此第一或非门113的输出结果与其上的第一输入端的输入信号的值有关。此时，此第一或非门113对应的电容最大，即此第一或非门113可以对输入此条延时线11的输入信号进行延时，此第一或非门113处于延时状态。由此可见，可以通过调整延时线11所包括的第一或非门113的第二输入端所接入的信号值，以调整此条延时线11对输入信号的延时时间。而每个第一或非门113的第二输入端均接入延时控制信号的相应控制位，从而实现延时控制信号所包括的控制位调控相应第一或非门113处于延时状态或非延时状态。

值得注意的是，如前文所述，控制电路4通过改变延时线11所包括的第一或非门113对应的电容大小的方法，来改变延时线11的延时时间，使得由第一反相器111、第二和第一或非门113组成的延时线11的延时精度大大提高，可以与现有技术中的全定制电路的延时线11相媲美。

需要说明的是，当延时控制信号具有多位控制位时，为输出具有多位控制位的延时控制信号，控制电路4的输出端的引脚个数需要大于或等于延时控制信号所包括的控制位的位数。每条延时线11所包括的第一或非门113的第二输入端与控制电路4的相应引脚电连接，从而实现每个第一或非门113的第二输入端接入延时控制信号所包括的相应控制位。

至于上述延时控制信号所包括的控制位的位数可以大于或等于每条延时线11所包括的第一或非门113的数量。并且，延时控制信号的初始值影响当延时锁相环处于初始工作状态时，每个第一或非门113所处的状态(延时状态或非延时状态)。相应的，每个第一或非门113所处的状态影响相应延时线11提供的延时时间。此外，延迟锁相环处于正常工作状态时，控制电路4接收到鉴相结果后需要调整延时控制信号，以增大或减小延时线11提供的延时时间。具体的，控制电路4可以每次调整一位或多位延时控制信号所包括的控制位。换句话说，控制电路4可以每次调整一个或多个第一或非门113对应的电容大小。其中，相比于控制电路4每次调整一个第一或非门113对应的电容大小，当控制电路4每次调整多个第一或非门113对应的电容大小时，延时线11提供的延时时间变化程度更大。

具体的，延时控制信号所包括的控制位的位数与每条延时线11所包括的第一或非门113数量的相对关系、在延时锁相环处于初始工作状态时每个第一或非门113所处的状态、以及控制电路4每次调整延时控制信号所包括的控制位的位数可以根据实际应用场景设计，在此不作具体限定。

在一种示例中，延时控制信号所包括的控制位的位数等于每条延时线11所包括的第一或非门113的个数。控制电路对延时控制信号的编码方式为温度计编码方式。应理解，温度计编码方式是每次只翻转一位的编码方式。换句话说，在延时控制信号采用温度计编码方式进行编码的情况下，当控制电路4接收到鉴相结果需要调整控制信号时，控制电路4只会调整一位控制信号所包括的控制位。

至于延时控制信号所包括的控制位的位数、每条延时线11所包括的第一或非门113的个数可以根据实际情况设置，在此不作具体限定。具体的，当每条延时线11能够提供的延时时间为定值时，每条延时线11所包括的第一或非门113的个数越多，延时线11的延时精度越高。

示例性的，延时控制信号所包括的控制位的位数、以及每条延时线11所包括的第一或非门113的个数均为16。在上述情况下，当延时控制信号为“1111111111111111”，并且，鉴相器3输出的鉴相结果为“1”时，控制电路4将延时控制信号调整为“1111111111111110”。此时，每条延时线11所包括的16个第一或非门113中的1个处于延时状态。

在一种示例中，在延迟锁相环处于初始工作状态时，每个第一或非门113均处于非延时状态。换句话说，在延迟锁相环处于初始工作状态时，每条延时线11提供的延时时间最短。此时，对应的延时信号的初始值为“1111111111111111”。

值得注意的是，在延迟锁相环处于初始工作状态时，每条延时线11提供的延时时间最短。在此基础上，若控制电路对延时控制信号的编码方式为温度计编码方式。此时，控制电路4可以控制延时线11提供的延时时间逐渐变化。与现有的控制电路4每次改变多个控制位(延时时间变化程度较大)相比，每次只改变一位控制位的编码方式可以避免延迟锁相环出现谐波锁定，从而提高延迟锁相环的工作稳定性。

在一种可选的方式中，如图1至图7所示，相位合成子电路21包括至少一级相位合成单元211。每级相位合成单元211均具有两个输入端和三个输出端。每级相位合成单元211的两个输入端分别接入第一输入信号和第二输入信号。第一输入信号和第二输入信号分别为相应延时线11延时前后的信号，或，上一级相位合成单元211输出的三个输出信号中的任意两个信号。每级相位合成单元211用于生成延时在第一输入信号和第二输入信号之间的输出信号。应理解，每个相位合成子电路21包括若干级级联在一起的相位合成单元211。第一输入信号和第二输入信号为同频不同相的两个信号。如图5和图6所示，每级相位合成单元211可以根据接入的第一输入信号和第二输出信号生成延时在第一输入信号和第二输入信号之间的输出信号。由此可见，可以通过改变相位合成单元211级联的级数，来改变每个相位合成子电路21输出的输出信号数量。

至于每个相位合成子电路21中相位合成单元211级联的级数可以根据实际情况设置，各个相位合成子电路21中相位合成单元211级联的级数可以相同也可以不同。

需要说明的是，如图7所示，当相位合成子电路21包括两级相位合成单元211时，会得到Out0、Out1、Out2、Out3、Out4和Out5这6个输出信号。其中，第二级相位合成单元211中输出的Out2与Out3两个信号同频且同相，故包括两级相位合成单元211的相位合成子电路21可以输出5个相位不同的输出信号。

在一种示例中，每级相位合成单元211均包括第一相位合成子单元2111、第二相位合成子单元2112和第三相位合成子单元2113。

第一相位合成子单元2111的输入端与第三相位合成子单元2113的第一输入端均接入第一输入信号。第三相位合成子单元2113的第二输入端与第二相位合成子单元2112的输入端均接入第二输入信号。第一相位合成子单元2111、第二相位合成子单元2112和第三相位合成子单元2113的输出端与下一级相位合成单元211的相应输入端电连接或为相位合成电路2的输出端。

需要说明的是，如图5和图6所示，若第一输入信号滞后于第二输入信号，则第二相位合成子单元2112输出的输出信号位于第一相位合成子单元2111和第二相位合成子单元2112输出的输出信号之间。在此基础上，接入第一输入信号的第一相位合成子单元2111的输出端为相位合成单元211的延时最大输出端。接入第二输入信号的相位合成子单元的输出端为相位合成单元211的延时最小输出端。例如：如图5和6所示，若第一输入信号CLK1滞后于第二输入信号CLK2。并且，输出信号CLK1`是第一输入信号CLK1在第一相位合成子单元2111的作用下得到的。输出信号CLK2`是第二输入信号CLK2在第二相位合成子单元2112的作用下得到的。输出信号CLK1_2是第一输入信号CLK1和第二输入信号CLK2在第三相位合成子单元2113的作用下得到的。如图6所示，输出信号CLK1_2是位于输出信号CLK1`与输出信号CLK2`之间的信号。

示例性的，如图5所示，上述第一相位合成子单元2111和第二相位合成子单元2112均包括第三反相器21111、第四反相器21112和第五反相器21113。第三反相器21111与第四反相器21112串联。第五反相器21113与第三反相器21111并联。第三反相器21111与第五反相器21113的输入端均接入第一输入信号或第二输入信号。第四反相器21112的输出端为第一相位合成子单元2111和第二相位合成子单元2112的输出端。

如图5所示，上述第三相位合成子单元2113包括第六反相器21131、第七反相器21132和第八反相器21133。第六反相器21131的输入端接入第一输入信号。第七反相器21132的输入端接入第二输入信号。第六反相器21131与第七反相器21132的输出端均与第八反相器21133的输入端电连接。第八反相器21133的输出端为第三相位合成子单元2113的输出端。

作为一种可能的实现方式，如图8所示，上述鉴相器3包括第一SR锁存器31、第二SR锁存器32、第一与门33、第二与门34和第三与门35。

如图8所示，上述第一与门33的第一输入端接入初始输入信号CLK_IN，第一与门33的第二输入端接入延时最大的输出信号。第一与门33的输出端分别与第二与门34的第一输入端、以及第三与门35的第一输入端电连接。

如图8所示，上述第一SR锁存器31的第一输入端接入初始输入信号CLK_IN。第一SR锁存器31的第二输入端接入延时最大的输出信号。第一SR锁存器31的第一输出端与第二与门34的第二输入端电连接。第一SR锁存器31的第二输出端与第三与门35的第二输入端电连接。

如图8所示，上述第二与门34的输出端与第二SR锁存器32的第一输入端电连接。第三与门35的输出端与第二SR锁存器32的第二输入端电连接。第二SR锁存器32的输出端与控制电路4的第一输入端电连接。应理解，第一SR锁存器31和第二SR锁存器32可以根据初始输入信号CLK_IN和延时最大的输出信号的相位差，输出鉴相结果。第一与门33、第二与门34和第三与门35可以组成复位信号。相比于现有鉴相器由D触发器组成，本发明实施例提供的鉴相器3由SR锁存器和与门组成。SR锁存器能够锁存初始输入信号CLK_IN和延时最大的输出信号的相位差，鉴相器3可以对延时差为1ps以下的两个信号进行鉴相，提高了鉴相器3的鉴相精度。

在一种可选的方式中，如图8所示，第一SR锁存器31包括第一与非门311和第二与非门312。第一与非门311的第一输入端接入初始输入信号CLK_IN。第一与非门311的第二输入端与第二与非门312的输出端电连接。第一与非门311的输出端与第二与非门312的第一输入端电连接，第二与门34的第二输入端接入延时最大的输出信号，第二与门34的输出端与第三与门35的第二输入端电连接。

在一种可选的方式中，如图8所示，第二SR锁存器32包括第二或非门321和第三或非门322。第二或非门321的第一输入端与第二与门34的输出端电连接。第二或非门321的第二输入端与第三或非门322的输出端电连接。第二或非门321的输出端与控制电路4的第一输入端、以及与第三或非门322的第一输入端电连接。第三或非门322的第二输入端与第三与门35的输出端电连接。

作为一种可能的实现方式，控制电路4还包括防错误锁定单元(图中未示出)，防错误锁定单元用于在延迟锁相环处于初始工作状态时调整延时控制信号，直至延时最大的输出信号与初始输入信号CLK_IN的相位差大于初始输入信号CLK_IN的半个时钟周期。

应理解，延迟锁相环处于初始工作状态时，每条延时线11所包括的第一或非门113均处于非延时状态。此时，初始输入信号CLK_IN在各延时线11所具有的本征延时的作用下获得延时最大的输出信号。因各延时线11所具有的本征延时较小，实际上这两个信号的相位差小于初始输入信号CLK_IN的半个时钟周期。为获得比初始输入信号CLK_IN延迟一个时钟周期的输出信号，实际上此时延时线11应增大提供的延时时间。但是，鉴相器3对上述两个信号进行比较后，输出的结果为“0”，即此延时最大的输出信号滞后于初始输入信号CLK_IN。在鉴相器3将鉴相结果“0”输出给控制电路4后，控制电路4会增大延时控制信号中“1”的个数，减小延时线11提供的延时时间，这与实际设定的操作恰恰相反，从而易导致延迟锁相环出现错误锁定。而防错误锁定单元可以在延迟锁相环处于初始工作状态时调整延时控制信号，直至延时最大的输出信号与初始输入信号CLK_IN的相位差大于初始输入信号CLK_IN的半个时钟周期。之后，延迟锁相环进行到正常工作状态，控制电路4可以正常根据鉴相器3输出的鉴相结果调整延时控制信号，从而可以避免延迟锁相环出现错误锁定，提高延迟锁相环的工作准确率。

在一种可选的方式中，上述防错误锁定单元可以为寄存器。当延迟锁相环处于初始工作状态时，寄存器的值为“0”。在此基础上，控制电路4会持续减少延时控制信号中“1”的个数，即持续增加每条延时线11提供的延时时间，直至鉴相器3输出的鉴相结果为“1”。此时，寄存器会被拉高，延迟锁相环进入到正常工作状态。

作为一种可能的实现方式，如图1和图2所示，上述延迟锁相环还包括分频器41。分频器41的输入端接入初始输入信号CLK_IN。分频器41的输出端与控制电路4的第二输入端电连接。分频器41用于对初始输入信号CLK_IN进行分频，获得分频信号，并将分频信号提供给控制电路4使用。应理解，控制电路4内部有相应的时序电路，时序电路可以提供相应的时钟信号供控制电路4工作使用。随着初始输入信号CLK_IN频率的增加，时序电路无法再为控制电路4提供满足频率要求的时钟信号。此时，可以采用分频器41对初始输入信号CLK_IN进行分频，得到的分频信号提供给控制电路4使用，从而提高控制电路4的适用范围。具体的，分频器41的分频系数可以根据实际情况设置，在此不作具体限定。示例性的，分频器41为二分频器或四分频器。

本发明实施例还提供一种锁相方法，该锁相方法应用上述实施例提供的延迟锁相环。如图9所示，该锁相方法包括：

步骤S101：控制电路4向延时线电路1发送延时控制信号。至于延时控制信号的位数、延时控制信号的编码方式、以及延时控制信号的初始值等可以参考前文，在此不做赘述。

需要说明的是，如前文所述，延迟锁相环具有初始工作状态。并且，延迟锁相环在初始工作状态后进入到正常工作状态。无论是初始工作状态还是正常工作状态，控制电路4均会向延时线电路1发送延时控制信号。

步骤S102：延时线电路1在延时控制信号的控制下对初始输入信号CLK_IN进行延时。至于延时线电路1如何根据延时控制信号对初始输入信号CLK_IN进行延时、以及延时线电路1对初始输入信号CLK_IN进行延时的次数等可以参考前文，此处不做赘述。

步骤S103：相位合成电路2根据延时线电路1延时前后的信号输出相位不同的至少两个输出信号。至于相位合成电路2的输入信号的来源、以及相位合成电路2生成的输出信号的相关参数(个数、延时等)等可以参考前文，此处不做赘述。

步骤S104：鉴相器3根据至少两个输出信号中延时最大的输出信号与初始输入信号CLK_IN的相位差，输出鉴相结果。具体的，延时最大的输出信号与初始输入信号CLK_IN接入鉴相器3的具体哪个输入端，可以参考前文。

步骤S105：控制电路4根据鉴相结果的跳变信息和鉴相结果确定处于工作状态时，更新向延时线电路1提供的延时控制信号。控制电路4根据鉴相结果的跳变信息确定处于锁定状态时，锁定向延时线电路1提供的延时控制信号。控制电路4根据鉴相结果和延时控制信号确定处于失锁状态时，向延时线电路1输出失锁信号。应理解，当鉴相结果、鉴相结果的跳变信息、以及延时控制信号满足前文所述的条件时，控制电路4会确定出延迟锁相环当前所处的状态。并且，控制电路4可以根据延迟锁相环所处的状态，进行更新延时控制信号等相应操作。具体的，如何更新延时控制信号、满足什么条件进行锁定延时控制信号等可以参考前文，此处不做赘述。

需要说明的是，在控制电路4还包括防错误锁定单元的情况下，延迟锁相环处于初始工作状态时，防错误锁定单元会调整延时控制信号，使得延时线电路1能够根据相应延时控制信号提供越来越长的延时时间，直至鉴相器3输出的鉴相结果为“1”。之后，延迟锁相环进入到正常工作状态。在正常工作状态下，控制电路4会根据鉴相结果的跳变信息以及鉴相结果，更新延时控制信号。更新延时控制信号后会重复上述步骤S101至步骤S105中的操作，直至控制电路4判断出延迟锁相环处于锁定状态或失锁状态。

本发明实施例提供的锁相方法的有益效果与上述实施例提供的延迟锁相环的有益效果相同，此处不做赘述。

本发明实施例还提供了一种多相位时钟生成电路，该多相位时钟生成电路包括上述实施例提供的延迟锁相环。

本发明实施例提供的多相位时钟生成电路的有益效果与上述实施例提供的延迟锁相环的有益效果相同，此处不做赘述。

本发明实施例还提供了一种电子设备，该电子设备包括上述实施例提供的延迟锁相环，或，多相位时钟生成电路。该电子设备可以为终端设备或通信设备，但不仅限于此。

本发明实施例提供的电子设备的有益效果与上述实施例提供的延迟锁相环的有益效果相同，此处不做赘述。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (15)

1.一种延迟锁相环，其特征在于，包括：延时线电路、相位合成电路、鉴相器以及控制电路；所述相位合成电路的第一输入端与所述延时线电路的输入端电连接，所述相位合成电路的第二输入端与所述延时线电路的输出端电连接，所述控制电路的输出端与所述延时线电路的控制端电连接，所述相位合成电路所具有的延时最大输出端与所述鉴相器的输入端电连接，所述鉴相器的输出端与所述控制电路的第一输入端电连接；

所述控制电路用于向所述延时线电路提供延时控制信号；所述延时线电路用于根据所述延时控制信号对初始输入信号进行延时；所述相位合成电路用于根据所述延时线电路延时前后的信号输出相位不同的至少两个输出信号；所述鉴相器用于根据所述相位合成电路输出的延时最大的输出信号与初始输入信号的相位差，输出鉴相结果；

所述控制电路还用于根据所述鉴相结果的跳变信息和所述鉴相结果确定处于工作状态时，更新向所述延时线电路提供的延时控制信号；根据所述鉴相结果的跳变信息确定处于锁定状态时，锁定向所述延时线电路提供的延时控制信号；根据所述鉴相结果和所述延时控制信号确定处于失锁状态时，向所述延时线电路输出失锁信号。

2.根据权利要求1所述的延迟锁相环，其特征在于，所述延时线电路包括至少一条延时线；所述相位合成电路包括至少一个相位合成子电路；每条所述延时线的输入端与相应所述相位合成子电路的第一输入端电连接，每条所述延时线的输出端与相应所述相位合成子电路的第二输入端电连接，每个所述相位合成子电路具有至少两个输出端；其中，

当所述至少一条延时线包括一条延时线时，所述延时线的输入端接入所述初始输入信号；

当所述至少一条延时线包括依序串联的多条延时线时，第1条延时线的输入端接入所述初始输入信号。

3.根据权利要求2所述的延迟锁相环，其特征在于，每条所述延时线包括第一反相器、第二反相器和至少一个第一或非门，所述第一反相器和所述第二反相器串联，至少一个所述第一或非门的第一输入端与所述第一反相器的输出端电连接，每个所述第一或非门的第二输入端接入所述延时控制信号所包括的相应控制位；

每个所述第一或非门具有延时状态和非延时状态，所述延时控制信号所包括的控制位用于调控相应所述第一或非门处于延时状态或非延时状态。

4.根据权利要求3所述的延迟锁相环，其特征在于，所述控制电路对所述延时控制信号的编码方式为温度计编码方式；所述延时控制信号所包括的控制位的位数等于每条所述延时线所包括的第一或非门的个数；和/或，

在所述延迟锁相环处于初始工作状态时，每个所述第一或非门均处于非延时状态。

5.根据权利要求2所述的延迟锁相环，其特征在于，所述相位合成子电路包括至少一级相位合成单元，每级所述相位合成单元均具有两个输入端和三个输出端，每级所述相位合成单元的两个输入端分别接入第一输入信号和第二输入信号；

所述第一输入信号和所述第二输入信号分别为相应所述延时线延时前后的信号，或，上一级所述相位合成单元输出的三个输出信号中的任意两个信号；

每级所述相位合成单元用于生成延时在所述第一输入信号和所述第二输入信号之间的输出信号。

6.根据权利要求5所述的延迟锁相环，其特征在于，每级所述相位合成单元均包括第一相位合成子单元、第二相位合成子单元和第三相位合成子单元；

所述第一相位合成子单元的输入端与所述第三相位合成子单元的第一输入端均接入所述第一输入信号，所述第三相位合成子单元的第二输入端与所述第二相位合成子单元的输入端均接入所述第二输入信号，所述第一相位合成子单元、所述第二相位合成子单元和所述第三相位合成子单元的输出端与下一级所述相位合成单元的相应输入端电连接或为所述相位合成电路的输出端。

7.根据权利要求6所述的延迟锁相环，其特征在于，所述第一相位合成子单元和所述第二相位合成子单元均包括第三反相器、第四反相器和第五反相器，所述第三反相器与所述第四反相器串联，所述第五反相器与所述第三反相器并联，所述第三反相器与所述第五反相器的输入端均接入所述第一输入信号或所述第二输入信号，所述第四反相器的输出端为所述第一相位合成子单元和所述第二相位合成子单元的输出端；

所述第三相位合成子单元包括第六反相器、第七反相器和第八反相器，所述第六反相器的输入端接入所述第一输入信号，所述第七反相器的输入端接入所述第二输入信号，所述第六反相器与所述第七反相器的输出端均与所述第八反相器的输入端电连接，所述第八反相器的输出端为所述第三相位合成子单元的输出端。

8.根据权利要求1所述的延迟锁相环，其特征在于，所述鉴相器包括第一SR锁存器、第二SR锁存器、第一与门、第二与门和第三与门；

所述第一与门的第一输入端接入所述初始输入信号，所述第一与门的第二输入端接入所述延时最大的输出信号；所述第一与门的输出端分别与所述第二与门的第一输入端、以及所述第三与门的第一输入端电连接；

所述第一SR锁存器的第一输入端接入所述初始输入信号，所述第一SR锁存器的第二输入端接入所述延时最大的输出信号，所述第一SR锁存器的第一输出端与第二与门的第二输入端电连接，所述第一SR锁存器的第二输出端与第三与门的第二输入端电连接；

所述第二与门的输出端与第二SR锁存器的第一输入端电连接，所述第三与门的输出端与所述第二SR锁存器的第二输入端电连接，所述第二SR锁存器的输出端与所述控制电路的第一输入端电连接。

9.根据权利要求8所述的延迟锁相环，其特征在于，所述第一SR锁存器包括第一与非门和第二与非门，所述第一与非门的第一输入端接入所述初始输入信号，所述第一与非门的第二输入端与第二与非门的输出端电连接，所述第一与非门的输出端与第二与非门的第一输入端电连接，所述第二与门的第二输入端接入所述延时最大的输出信号，所述第二与门的输出端与所述第三与门的第二输入端电连接；和/或，

所述第二SR锁存器包括第二或非门和第三或非门，所述第二或非门的第一输入端与所述第二与门的输出端电连接，所述第二或非门的第二输入端与所述第三或非门的输出端电连接，所述第二或非门的输出端与所述控制电路的第一输入端、以及与所述第三或非门的第一输入端电连接，所述第三或非门的第二输入端与所述第三与门的输出端电连接。

10.根据权利要求1所述的延迟锁相环，其特征在于，所述控制电路还包括防错误锁定单元，所述防错误锁定单元用于在所述延迟锁相环处于初始工作状态时调整所述延时控制信号，直至所述延时最大的输出信号与所述初始输入信号的相位差大于所述初始输入信号的半个时钟周期。

11.根据权利要求1～10任一项所述的延迟锁相环，其特征在于，所述延迟锁相环还包括分频器，所述分频器的输入端接入所述初始输入信号，所述分频器的输出端与所述控制电路的第二输入端电连接，所述分频器用于对所述初始输入信号进行分频，获得分频信号，并将所述分频信号提供给所述控制电路使用。

12.一种锁相方法，其特征在于，应用权利要求1～11任一项所述的延迟锁相环，所述锁相方法包括：

所述控制电路向所述延时线电路发送延时控制信号；

所述延时线电路在所述延时控制信号的控制下对初始输入信号进行延时；

所述相位合成电路根据所述延时线电路延时前后的信号输出相位不同的至少两个输出信号；

所述鉴相器根据所述至少两个输出信号中延时最大的输出信号与初始输入信号的相位差，输出鉴相结果；

所述控制电路根据所述鉴相结果的跳变信息和所述鉴相结果确定处于工作状态时，更新向所述延时线电路提供的延时控制信号；根据所述鉴相结果的跳变信息确定处于锁定状态时，锁定向所述延时线电路提供的延时控制信号；根据所述鉴相结果和所述延时控制信号确定处于失锁状态时，向所述延时线电路输出失锁信号。

13.一种多相位时钟生成电路，其特征在于，包括如权利要求1至11中任一项所述的延迟锁相环。

14.一种电子设备，其特征在于，包括如权利要求1至11中任一项所述的延迟锁相环，或，如权利要求13所述的多相位时钟生成电路。

15.根据权利要求14所述的电子设备，其特征在于，包括通信设备或终端设备。

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