CN102148058B - 读可靠性获得提高的含有多位存储单元的快闪存储器件 - Google Patents

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Abstract

集成电路存储器件包括非易失性N位存储单元阵列，其中N为大于1的整数。还提供控制电路以从N位存储单元中可靠地读取数据。此外，该控制电路电耦接到所述阵列，它被配置为用于确定在阵列的所选择的N位存储单元中所存储数据的至少一位的数值。这可以通过利用在读操作期间被应用于所选择的N位存储单元的相应多个不相等的读电压对从所选择的N位存储单元中读取的至少一个硬数据和多个软数据(例如，6个数据值)进行解码来实现。

Description

读可靠性获得提高的含有多位存储单元的快闪存储器件
优先权申请引用
本申请主张2010年2月8号提交的韩国专利No.10-2010-0011554的优先权，其内容在这里通过引用被合并在此。
技术领域
本发明涉及半导体存储器件，更具体来说，涉及快闪存储器件及其操作方法。
背景技术
半导体存储器件通常分为易失性存储器件(例如，DRAM和SRAM)和非易失性存储器件(例如，EEPROM、FRAM、PRAM、MRAM和快闪存储器)。易失性存储器件当其电源中断时会丢失其中所存储的数据，而非易失性存储器件即使当其电源中断时也会保持其中所存储的数据。特别是，快闪存储器件由于其编程速度快、耗电量低以及存储容量大的特点而被广泛用作计算机***中的存储介质。
在快闪存储器件中，可以根据存储单元中所存储的位数来确定每个存储单元中可存储的数据状态。每个单元存储1位数据的存储单元被称为单比特单元或单电平单元(SLC)，而每个单元存储多位数据(即，至少两位数据)的存储单元被称为多比特单元、多电平单元(MLC)或多状态单元。多比特单元有利于高集成。但是，随着在每个存储单元中编程位数的增加，其可靠性降低并且读失败率增加。
例如，如果在存储单元中要编程k位，则在存储单元中必须形成2k个门限电压之一。由于存储单元的电子特性之间的细微差别，用相同数据编程的存储单元的门限电压可以形成预设的门限电压分布范围。门限电压分布可以分别对应于由k位所产生的2k个数据值。
然而，门限电压分布可利用的电压窗口受到限制。因此，随着k值增加，所述门限电压分布之间的距离减小，相邻的门限电压分布可能互相重叠。随着相邻门限电压分布互相重叠，读取的数据可能包含许多错误位(例如，几个错误位或几十个错误位)。因此需要一种在从存储多位数据的快闪存储器件读取的数据中有效检测/纠正读错误的方案。
发明内容
本公开提供快闪存储器件及其读取方法。它能够在不增加芯片尺寸的情况下有效提供用于纠错的附加信息。
根据本发明实施例的集成电路存储器件包括非易失性N位存储单元阵列，其中，N是大于1的整数。还提供控制电路以便从N位存储单元可靠地读取数据。该控制电路电耦接至所述阵列，此外，它被配置为确定在阵列的所选择的N位存储单元中存储数据的至少一位的值。这可以通过对利用在读操作期间被应用于所选择的N位存储单元的相应多个不相等的读电压从所选择的N位存储单元中读取的至少一个硬数据值和多个软数据值(例如，6个数据值)进行解码来实现。
根据本发明的一些实施例，控制电路代表确定装置。该控制电路包括通过将读参考电压应用于所选择的N位存储单元从所选择的N位存储单元中读取硬数据值的电路。该控制电路也包括通过将小于或大于读参考电压的多个读电压应用于所选择的N位存储单元从所选择的N位存储单元中读取多个软数据值的电路。
根据本发明的附加实施例，所述控制电路包括通过将小于读参考电压的第一多个读电压应用于所选择的N位存储单元从所选择的N位存储单元中读取第一多个软数据值的电路。该电路也被配置为，通过将大于读参考电压的第二多个读电压应用于所选择的N位存储单元，从所选择的N位存储单元中读取第二多个软数据值。
特别地，控制电路可以包括：行选择电路，电耦接到阵列的多个字线；以及电压产生器，被配置给行选择电路提供读电压(例如，读参考电压和第一、第二多个读电压)。所述控制电路也可以包括：页面缓冲电路，电耦接到阵列中的多个位线；以及控制逻辑。该控制逻辑电耦接到电压产生器、行选择电路以及页面缓冲电路。所述控制电路也可以包括错误检查和纠正(ECC)电路，被配置为接收在读操作期间从所选择的N位存储单元中读取的至少一个硬数据值和多个软数据值。
仍然根据本发明的实施例，页面缓冲电路可以被配置为将多个软数据值编码为规定相应硬数据值的相对准确度的多位可靠性数据值。所述控制电路也可以包括错误检查和纠正(ECC)电路，被配置为接收至少一个硬数据值和多位可靠性数据值。例如，如果N位存储单元是3位存储单元，则页面缓冲电路可以被配置为将多个软数据值编码为规定相应硬数据值的相对准确度的2位可靠数据值。
附图说明
附图被包括以提供对本发明构思的进一步理解，并且附图被编入并构成本说明书的一部分。附图说明本发明构思的示例实施例，它和说明书一起，用于解释本发明构思的原理。附图中：
图1是说明根据本发明构思的示例实施例的包含快闪存储器的存储***的示意性结构图；
图2是说明根据本发明构思的示例实施例的图1的存储***的详细结构图；
图3是说明根据本发明构思的示例实施例的图1和2的快闪存储器的详细结构图；
图4和5是说明通过编程操作可以在3位快闪存储器的每个单元中形成的门限电压分布的实例图；
图6和7是说明根据本发明构思的示例实施例的可提高纠错效率的数据读取方法的图形；
图8和9是说明根据本发明构思的另一个示例实施例的读取方法的图形；
图10是说明根据本发明构思的示例实施例的包含快闪存储器的固态磁盘(SSD)***的结构图；
图11是说明根据本发明构思的示例实施例的存储***的结构图；以及
图12是说明根据本发明构思示例实施例的包含快闪存储器的计算***的结构图。
具体实施方式
下面将参考附图更详细地描述本发明构思的优选实施例。然而，本发明构思可以以不同形式被实例化，而不应当被理解为局限于这里所阐述的实施例。相反，提供这些实施例以便本公开更彻底和完全，并且将本发明构思的范围完全地传达给本领域技术人员。全文中相似的参考编号表示相似的元件。下面将要描述的根据本发明构思的快闪存储器件的电路配置和读操作仅仅是示例性的，在不脱离本发明构思的精神和范围的情况下可以在形式和细节上对其进行各种改变。
图1是说明根据本发明构思的示例实施例的包含快闪存储器100的存储***1000的示意性结构图。
参考图1，存储***1000可以包括快闪存储器100和存储控制器200。存储控制器200可以被配置为控制快闪存储器100。存储控制器200可以包括纠错电路(ECC)230，用于纠正从快闪存储器100所读取数据中的错误。ECC 230可以使用硬判决方案或软判决方案作为纠错方案。
硬判决方案仅仅使用纠错码和当预设参考电压被应用于此时按照存储单元的导通/截止特性读取的数据(此后被称为硬判决数据)来纠正数据中的错误。软判决方案不仅使用纠错码和硬判决数据而且使用有关硬判决数据可靠性的附加信息(此后称为软判决数据)来纠正数据中的错误。作为实例，本发明构思说明了ECC 230使用软判决方案来执行更精确纠错的情形。可应用于ECC 230的纠错码的编/解码方案并不限于特定实施例，而是可以根据各种实施例来改变。
在读操作中快闪存储器100可以针对每个参考电压(例如，Ref1或Ref2)向ECC 230提供硬判决数据和多个软判决数据。硬判决数据和软判决数据可以通过页面缓冲器从快闪存储器100的存储单元那里读取。对硬判决数据和软判决数据的页面缓冲器的读操作可以在快闪存储器100中的控制逻辑电路150的控制下执行。硬判决数据可以通过应用参考电压来读取。软判决数据可以通过应用根据参考电压改变的多个可变读电压来读取。从快闪存储器100读取的软判决数据可以提供给ECC 230而在读数据位中不存在改变。此外，软判决数据在被提供给ECC 230之前可以被编码成预设数据格式(此后称为可靠性数据)。
如下所描述，本发明构思的快闪存储器100被配置为通过页面缓冲器而不使用附加电路(例如，编码器)来产生用于纠错的可靠性数据，其中编码器利用预设码对软判决数据进行编码。就是说，软判决数据，或者与软判决数据对应的可靠性数据可以通过页面缓冲器输出。因此，本发明构思能够提高快闪存储器的读操作过程中的纠错效率，而不增加芯片尺寸，并且能够提高读取多位数据的可靠性。
图2是说明根据本发明构思的示例实施例的图1的存储***1000的详细结构图。图3是说明根据本发明构思的示例实施例的图1和图2的快闪存储器100的详细结构图。
参考图2和3，快闪存储器100可以包括：存储单元阵列110、行选择电路(X-SEL)120、页面缓冲电路130、列选择电路(Y-SEL)140、控制逻辑电路150以及电压产生器160。电压产生器160可以包括可变读电压产生器170。快闪存储控制器200可以包括纠错电路(ECC)230、主控制器240和***总线250。
如图3所示，存储单元阵列110可以包括分别与位线BL0～BLm-1相连的多个单元串(或者NAND串)111。每一列的单元串111可以包括至少一个串选择晶体管SST和至少一个地选择晶体管GST。多个存储单元(或者存储单元晶体管)MC0～MCn-1可以被串联连接在选择晶体管SST和GST之间。存储单元MC0～MCn-1中的每个可以包括每单元存储多位数据的多电平单元(MLC)。串111可以分别电连接到相应的位线BL0～BLm-1上。
图3是快闪存储器100为NAND快闪存储器的示例情况。然而，本发明构思的快闪存储器100并不限于NAND快闪存储器。例如，存储单元阵列110可以被配置为包含NOR快闪存储器；混合快闪存储器，混合了至少两种类型的存储单元；或者具有存储芯片中嵌入的控制器的One-NAND快闪存储器。根据本发明构思的快闪存储器100的操作特性不仅可以应用于带有包含导电浮动栅极的电荷存储层的快闪存储器，而且可以应用于带有包含介电层的电荷存储层的电荷捕获闪存(CTF)存储器。
图2的控制逻辑电路150可以控制与编程/擦除/读取操作有关的总体操作。根据操作模式，电压产生器160可以产生提供给各个字线的字线电压(例如，编程电压Vpgm、读取电压Vread和通过电压Vpass)，以及产生提供给包含存储单元的堆块(例如，阱区)的电压。电压产生器160的电压产生操作可以在控制逻辑电路150的控制下执行。电压产生器160可以包括可变读取电压产生器170，用于产生多个用于读取多个软判决数据的可变读取电压。
响应于控制逻辑电路150的控制，行选择电路120可以选择存储单元阵列110的一个存储块(或者扇区)，并且可以选择所选择的存储块的一个字线。响应于控制逻辑电路150的控制，行选择电路120可以将由电压产生器160产生的字线电压分别提供给所选择的字线和未选择的字线。
控制逻辑电路150可以控制页面缓冲电路130根据操作模式作为读放大器或者写驱动器来操作。例如，在验证/正常读操作中，页面缓冲电路130作为读放大器来操作，从存储单元阵列110中读取数据。在正常读操作中，列选择电路140响应于列地址信息Y-addr将从页面缓冲电路130中读取的数据输出给外部设备(例如，存储控制器200或主机)。在验证读操作中，所读取的数据可以被提供给快闪存储器100的通过/失败验证电路(未示出)以确定存储单元德编程通过/失败。
在编程操作中，页面缓冲电路130作为写驱动器来操作，根据要存储在存储单元阵列110中的数据来驱动位线。在编程操作中，页面缓冲电路130从缓冲器(未示出)中接收将要被写入存储单元阵列110中的数据，并根据所接收的数据驱动位线。为此，页面缓冲电路130可以包括多个页面缓冲器PB，分别对应于列(或位线)或列对(或位线对)。每个页面缓冲器PB可以包括多个锁存器。所述锁存器可以执行锁存从页面缓冲器PB读取的多个软判决数据和硬判决数据的操作，以及执行由所读取的软判决数据产生可靠性数据的操作。如下面详细描述，在读操作中可以通过每个页面缓冲器的锁存器的跳转操作(toggling operation)来产生可靠性数据。
图4和5是说明通过编程操作可以在3位快闪存储器的每个单元中形成的门限电压分布的示例图。参考图4，用3位数据编程的存储单元的门限电压可以对应于8级数据状态E和P1～P7中的一个。每个数据状态可以形成预设门限电压窗口。每个存储单元可以存储k位(例如，3位)数据，并且通过多阶段编程操作可以对各个位进行独立编程。例如，在3位MLC的情况中，首先可以对三位中的第一位(即，最低有效位(LSB))进行编程。之后可以顺序对第二和第三位编程。
被编程的MLC的理想数据状态必须保持针对相邻数据状态的预设电压间隔，以保证足够的读取余量。然而，在多位快闪存储器的实际实施例中，每个数据状态的门限电压分布可能变成了如图5所示的非理想形式(参见虚线部分)。随着在每个存储单元中所存储的数据位数的增加，这种变形可能变得更严重。此外，由于诸如电荷损失、时间流逝、温度增加、与相邻单元编程和相邻单元读取的耦合作用以及单元缺陷等各种因素，所述变形可能变得更加严重。由各种因素所引起的读取错误可以通过ECC 230来修正。存储单元的精确读取必须以精确的数据判决和纠错为前提。
两个参考电压Ref1和Ref2可以被用于读出在存储单元中所编程的3位数据中的第二位数值。例如，当第一参考电压Ref1和第二参考电压Ref2被应用于此时，根据存储单元的导通/截止状态，第二位数值可以被读出为‘1’或‘0’。用于数据读取的参考电压Ref1可以由图4所示的理想门限电压分布来确定。因此，如果使用参考电压Ref1来读取图5所示的非理想门限电压分布的数据状态，则可能会出现相对较多的错误。这可能对数据判决和纠错操作产生不利影响。因此，为了执行更精确的数据判决和纠错，本发明构思除了参考电压之外还利用多个可变读电压来执行多个读操作。此外，从读操作获得的多个读数据被提供给ECC 230以执行数据判决和纠错。
图6和7是说明根据本发明构思的示例实施例的可以改善纠错效率的数据读取方法的图形。图7中所示的输出读数据样式可以从图2和3的快闪存储器100中输出。参考图6和7，在读操作中，在第一参考电压Ref1和第二参考电压Ref2之间的门限电压间隔可以被读取为数据‘0’。此外，低于第一参考电压Ref1的门限电压间隔和高于第二参考电压Ref2的门限电压间隔可以被读取为数据‘1’。如果相邻门限电压分布彼此不重叠，像区域B和C一样，则能够仅仅通过基于第一和第二参考电压Ref1和Ref2的读取结果(即，仅仅通过硬判决数据)就可获得精确的数据判决和纠错。在硬判决操作中，具有区域B的门限电压分布的存储单元可以被确定为数据状态为‘0’的存储单元。
然而，如果相邻门限电压分布彼此重叠，仅仅通过硬判决数据无法保证读操作和纠错的精度。例如，具有区域A的门限电压的存储单元在硬判决中可以被确定为具有数据状态为‘0’的状态P2的存储单元。然而，具有区域A(图6的参考编号164)的门限电压的存储单元很可能是状态为P2的存储单元，也很有可能是状态为P1的存储单元。因此，在这种情况中，必须考虑存储单元的状态为P1的概率是否高于存储单元的状态为P2的概率。例如，从数据状态为‘0’的概率方面来说，具有区域A内的门限电压的存储单元在被确定为数据状态‘0’的区域(图6的164、165和166)中是最低的。这种情况在软判决方案中被认为是弱‘0’的状态。同时，具有数据状态为‘1’的区域B的存储单元的概率近似为0。因此，在软判决操作中，区域B的存储单元的状态可被认为是强‘0’的状态。随着所述门限电压分布趋近于存储单元被认为是数据‘0’的间隔(例如，图6的164、165和166)中的区域B，存储单元具有数据状态为‘0’的概率增加了。
为了执行更精确的数据判决和纠错，本发明构思除了参考电压之外还利用多个可变读电压来执行多个读操作。此外，对于纠错来说，从读操作中所获得的多个读数据直接从页面缓冲器PB不经过额外电路(例如，编码器)被提供给ECC 230。
图6和7说明被应用于读取在存储单元中编程的3位数据中的第二位数值的读电压V1-V7和V8-V14的实例。在用于读操作的读电压V1～V7和V8～V14之间的间隔161～166可以被配置为具有相同的尺寸或不同的尺寸。读电压V1～V7和V8～V14的数量以及读电压V1～V7和V8～V14之间的电压差可以根据不同的实施例来改变。此外，电压差值可以固定，也可以根据用户选择或操作模式来改变。
读电压V1～V7和V8～V14可以被分为参考电压和可变读电压。例如，两个参考电压Ref1和Ref2可以被用于读取在存储单元中编程的3位数据中的第二位数值。第一参考电压Ref1用V4来表示，而第二参考电压Ref2用V11来表示。应用参考电压Ref1和Ref2来读取的数据被称为硬判决数据。在本发明构思中，多个可变读电压可以对应于参考电压Ref1和Ref2中的每一个。可变读电压V1～V3和V5～V7可以对应于第一参考电压Ref1，而可变读电压V8～V10和V12～V14可以对应于第二参考电压Ref2。由多个可变读电压所读取的数据被称为软判决数据。在示例实施例中，对于1个硬判决数据可以另外获得6个软判决数据，从而可以有总共7位数据作为读数据被输出。这里，与1个硬判决数据相对应的软判决数据的数量可以根据不同的实施例来改变。图7是说明根据本发明构思的实施例所获得的7位读数据的样式的实例。
ECC 230可以基于从快闪存储器100中接收的7位读数据样式来确定数据，并基于确定结果来执行纠错。被确定为‘0’的概率随着从快闪存储器100中所接收的7位读数据样式中0的个数的增加而增加。此外，被确定为‘1’的概率随着7位读取数据样式中的1的数目的增加而增加。
例如，如果7位读数据样式为“0，0，0，0，1，1，1”，则存储单元可以被识别为区域A中所包含的存储单元，这在软判决中可以表示弱‘0’的意思。如果7位读数据样式为“0，0，0，1，1，1，1”，则所述存储单元在软判决中可以表示弱‘1’的意思。如果7位读数据样式为“0，0，0，0，0，0，0”，则存储单元可以被识别为区域B中所包含的存储单元，它在软判决中可以表示强‘0’的意思。如果7位读数据样式为“1，1，1，1，1，1，1”，则存储单元可以被识别为区域C中所包含的存储单元，它在软判决中可以表示强‘1’的意思。根据该配置，通过分析读操作中的7位读数据，可以准确地知道所述存储单元的门限电压分布是否存在于某个区域(例如，图6的161～166)。因此，能够进行更准确的纠错。
这里，构成7位读数据样式的每个数据可以指：当每个读电压被应用于其上时，在页面缓冲器PB中被读取的数据值。这意思是，即使当快闪存储器100不包含例如编码器的附加电路时，页面缓冲器PB也可以产生用于纠错的附加信息(例如，多个软判决数据)。
读电压V1～V7和V8～V14每一个可以在图2的控制逻辑电路150的控制下，由电压产生器160来产生。电压产生器160可以包含可变读电压产生器170。可变读电压产生器170可以在控制逻辑电路150的控制下，产生多个可变读电压V1～V3、V5～V7、V8～V10和V12～V14。读电压V1～V7和V8～V14中每一个的电平可以根据不同的实施例来改变。
如图7所示的7位读数据样式可以在控制逻辑电路150的控制下，通过每个页面缓冲器PB来获得。每个页面缓冲器PB可以包括锁存读取数据的多个锁存器。例如，如果页面缓冲器PB包括7个锁存器，则7位读数据可以通过7个锁存器来锁存。例如，如果页面缓冲器PB包含2个锁存器，则第一个锁存器可以执行锁存7位读数据的功能，不论何时它被读取，而第二个锁存器在页面缓冲器PB正在读取数据时可以执行备份并输出在第一个锁存器中锁存的数据的功能。
同时，可以以各种方式来实现在每个页面缓冲器PB中利用多个读电压V1～V7和V8～V14的多个读操作。例如，可以通过顺序地重复执行预充电操作和读取操作来获得，或者通过执行关于一次预充电操作的多次读取操作来获得。在每个页面缓冲器PB中的多个读操作或者对多个数据位的读取操作可以以各种模式来实现。
图8和9是说明根据本发明构思的另一个示例实施例的读方法的图形。图8说明从页面缓冲器PB输出的硬判决数据以及相应的可靠性数据。图9说明产生如图8所示的数据样式的页面缓冲器PB的锁存结构。图8中所示的输出读数据样式可以直接从图2和3的页面缓冲电路130中输出，而不用例如编码器的附加电路。图9中所示的页面缓冲器PB的结构实质上与图2和3中所示的页面缓冲电路130的页面缓冲器PB的结构相同。
在本实施例中，被应用于多个读操作的多个读电压的形式可以以与参考图6和7所描述相同的方式来配置。此外，在页面缓冲器PB中所读取的读数据样式的形式可以以与参考图7所描述相同的方式来配置。然而，根据另一个示例实施例，从页面缓冲器PB输出的数据式样的形式可以被配置为具有3位的配置，而不像图7所示。就是说，7个读操作可以被重复执行以输出包含3位的一个读数据样式。在7个重复读操作中所读取的数据形式可以与图7的相同。但是，实际输出的数据可以具有如图8中所示的预设数据样式。在本发明构思中，在页面缓冲器PB中所读取的多个数据可以不经过附加电路(例如，编码器)而直接被输出为可靠性数据，其中可靠性数据可以被用于ECC 230的软判决。在示例实施例中，从页面缓冲器PB输出的读数据可以包括1位硬判决和2位可靠性数据。这里，输出读数据和可靠性数据的配置和位数可以根据各种实施例来改变。
参考图9，页面缓冲器PB每一个可以包括至少3个锁存器以输出3位读数据。图9说明了页面缓冲器PB包含3个锁存器L1～L3的示例情况。锁存器L1～L3其中一个(例如，L3)可以被用于锁存硬判决数据。其余两个锁存器(例如，L1和L2)可以被用于产生2位可靠性数据，以响应页面缓冲器PB的读取结果。在示例实施例中，不论何时页面缓冲器PB的读取结果变为‘0’，都可以通过将锁存器L1和L2跳转为与锁存值不同的值来产生可靠性数据。每个锁存器L1～L3可以被初始化为状态‘1’。在锁存器L1～L3被初始化时，可以利用与各个参考电压对应的多个(例如，7个)不同的读电压执行多个(例如，7个)读操作。
例如，从具有图6的间隔161内的门限电压分布的存储单元所读取的读取结果具有“0，1，1，(1)，1，1，1”的样式。这里，数据(1)是硬判决数据，可以由锁存器L3来锁存。硬判决数据可以被配置为不参与锁存器L1和L2的跳转。在这种情况中，由于软判决数据包含一个0，只有被锁存器L1锁存的数值从‘1’跳转到‘0’，而锁存器L2保持数据状态‘1’，即，初始值。因此，与图6的间隔161相对应的输出读数据可以包括可靠性数据‘01’和硬判决数据‘1’。在软判决操作中，根据从快闪存储器100中接收的硬判决数据‘1’和可靠性数据‘01’，ECC 230可以识别出存储单元的门限电压分布被包含在图6的间隔161中。
从具有图6的间隔162内的门限电压分布的存储单元所读取的读结果具有“0，0，1，(1)，1，1，1”的样式。在这种情况中，软判决数据包括两个0。如果软判决数据包含一个0，则可靠性数据的值为‘01’。因此，如果软判决数据包含两个0，则锁存器L2从‘1’跳转到‘0’，而锁存器L1保持数据‘0’，从而构造了可靠性数据‘00’。在这种情况中，硬判决数据的值为‘1’。
从具有图6的间隔163内的门限电压分布的存储单元所读取的读结果具有“0，0，0，(1)，1，1，1”的样式。在这种情况中，软判决数据包含三个0。如果软判决数据包含两个0，则可靠性数据的值为‘00’。因此，如果软判决数据包含三个0，则锁存器L1从‘0’跳转到‘1’，而锁存器L2保持状态‘0’。因此，从属于间隔163的存储单元所读取的输出读数据可以包括可靠性数据‘10’和硬判决数据‘1’，它在软判决中可能表示弱‘1’的意思。
从具有图6的间隔164内的门限电压分布的存储单元所读取的读结果具有“0，0，0，(0)，1，1，1”的样式。这里，数据(0)是硬判决数据，并可以被锁存器L3锁存。硬判决数据可以被配置为不参与锁存器L1和L2的跳转。在这种情况中，由于软判决数据包含三个0，从属于间隔164的存储单元中读取的输出读数据可以包括可靠性数据‘10’和硬判决数据‘0’，它在软判决中可以表示弱‘0’的意思。
从具有图6的间隔165内的门限电压分布的存储单元所读取的读结果具有“0，0，0，(0)，0，1，1”的样式。在这种情况中，软判决数据包含四个0。如果软判决数据包含三个0，则可靠性数据的值为‘10’。因此，如果软判决数据包含四个0，则值为‘1’的锁存器L1从‘1’跳转到‘0’，而锁存器L2保持状态‘0’。因此，从属于间隔165的存储单元中读取的输出读数据可以包括可靠性数据‘00’和硬判决数据‘0’。
从具有图6的间隔166内的门限电压分布的存储单元所读取的读结果具有“0，0，0，(0)，0，0，1”的样式。在这种情况中，软判决数据包含五个0。如果软判决数据包含四个0，则可靠性数据的值为‘00’。因此，如果软判决数据包含五个0，则值为‘0’的锁存器L2从‘0’跳转到‘1’，而锁存器L1保持状态‘0’。因此，从属于间隔166的存储单元中读取的输出读数据可以包括可靠性数据‘01’和硬判决数据‘0’。
如果从存储单元所读取的读结果具有“0，0，0，(0)，0，0，0”的样式，则软判决数据包括六个0。如果软判决数据包含五个0，则可靠性数据的值为‘01’。因此，如果软判决数据包括六个0，则值为‘0’的锁存器L1从‘0’跳转到‘1’，而锁存器L2保持状态‘1’。因此，如果具有值‘0’的所有数据的数据样式被读取，则输出读数据可以包含可靠性数据‘11’和硬判决数据‘0’。这在软判决中可以表示强‘0’的意思。同样，读电压V8～V14可以被应用，以输出与在页面缓冲器PB中所读取的数据相对应的数据值。如上所述，从页面缓冲器PB输出的可靠性数据的值可以是‘01，00，10和11’。数据可靠性大小可以是11＞01＞00＞10。
在本发明中，可靠性数据可以包括i位(i＞0，例如，1，2，......)，并且软判决数据可以包括j位(j＞i，例如，2，6，......)。在本申请中，详细说明了与7位读数据式样对应的2位可靠性数据(i＝2)，1位硬判决数据和6位软判决数据(j＝6)。
但是在本申请中描述的可靠性数据和软判决数据的位数仅仅是示范性的，各种形式和细节上的改变均可以在不超出本发明构思的精神和范围的前提下作出。
例如，如果降低用于纠错的纠错电路(ECC)230的分辨率，则可靠性数据可以包括1位(i＝1)，硬判决数据可以包括1位并且软判决数据可以包括2位(j＝2)。在这种情况下，读数据式样可以包括3位。
可以控制如上所述的本发明构思的读取方法针对下述情形选择性地执行：擦除/编程周期(#P/E周期)(即，用于确定快闪存储器100的寿命的一个指数)多于预设的次数；出现了比预设次数更多的错误；或者需要精确的读操作或精确的纠错操作。根据本发明构思的读方法也可以应用于不同于以上情形的各种情形。此外，如上所述的本发明构思的读方法不仅可应用于对在多电平单元中所存储的高位(例如，一个或多个MSB位)的读操作，而且也可以应用于低位(例如，LSB位)的读操作。
图10是说明根据本发明构思的示例实施例的包含快闪存储器100的固态盘(SSD)***1002的结构图。参考图10，SSD***1002可以包括主机1100和SSD 1200。SSD 1200可以包括SSD控制器1210、缓冲存储器1220、以及快闪存储器100。SSD控制器1210可以提供与主机1100和SSD 1200的物理连接。就是说，SSD控制器1210可以根据主机1100的总线格式提供与SSD 1200的接口。SSD控制器1210可以对从主机1100接收的命令进行解码。根据解码结果，SSD控制器1210可以访问快闪存储器100。主机1100的总线格式的例子可以包括通用串行总线(USB)、小型计算机***接口(SCSI)、高速***设备互连PCIExpress、高级技术附件ATA、并行ATA(PATA)、串行ATA(SATA)、以及串行SCSI(SAS)。
缓冲存储器1220可以被配置使用同步DRAM(SRAM)，以便在SSD1200中提供足够的缓冲。然而，这仅仅是缓冲存储器1220配置的实例。缓冲存储器1220的配置并不限于特定的实施例，而是可以根据各种实施例进行改变。缓冲存储器1220可以暂时存储从主机1100接收的写数据或者从快闪存储器100读取的数据。在主机1100的读请求中，如果快闪存储器100中的数据被存储在缓冲存储器1220中，则缓冲存储器1220可以支持将所存储的数据直接提供给主机1100的高速缓存功能。一般来说，根据主机1100的总线格式(例如，SATA或SAS)的数据传输速率比SSD 1200的存储通道的数据传输速率高得多。如果主机1100的接口速率比SSD 1200的接口速率高得多，则可以提供大容量的缓冲存储器1220，以减小由速率差异所引起的性能下降。
快闪存储器100可以被用作SSD 1200的主存储器。为此，快闪存储器100可以被配置使用具有大存储容量的NAND快闪存储器。然而，SSD 1200中的快闪存储器100的类型并不局限于NAND快闪存储器。例如，快闪存储器100也可以被配置为使用：NOR快闪存储器；混合快闪存储器，具有至少两种类型存储单元的混合；或者One-NAND快闪存储器，具有在存储芯片中嵌入的控制器。而且，在SSD 1200中可以提供多个通道，并且多个快闪存储器100可以被连接到各个通道。虽然NAND快闪存储器已经被实例化为主存储器，但是其它非易失性存储器也可以被用作主存储器。例如，至少一个易失性存储器(例如，DRAM和SRAM)和非易失性存储器(例如，PRAM、MRAM、ReRAM和FRAM)可以被用作主存储器。
图10的快闪存储器100可以被配置为具有与图2和3的快闪存储器基本上相同的配置。通过应用参考电压和根据参考电压改变的多个可变读电压，快闪存储器100可以对多电平单元执行多个读操作。从读操作获得的读数据可以包括硬判决数据和多个软判决数据。在将读数据提供给纠错电路(ECC)230的过程中，本发明构思的快闪存储器100可以在不改变的情况下提供软判决数据，或者可以在将其提供给ECC 230之前，将所述软判决数据编码为预设的数据格式(即，可靠性数据)。由快闪存储器100所提供的可靠性数据和软判决数据甚至可以在不使用例如编码器的附加电路的情况下由快闪存储器100的页面缓冲器产生。
图11是说明根据本发明构思的示例实施例的存储***2000结构图。参考图11，存储***2000可以包括快闪存储器100和存储控制器2100。图11的快闪存储器100可以被配置为具有与图2和3的快闪存储器基本上相同的配置。此外，图11的快闪存储器100可以执行如上所述的读操作。存储控制器2100可以被配置为控制快闪存储器100。存储控制器2100可以被配置为具有与图2的存储控制器200相同的配置。因此，为了简洁将省略相同配置的重复描述。
快闪存储器100和存储控制器2100的组合可以被提供为存储卡或固态盘(SSD)。SRAM 2110可以被用作中央处理单元(CPU)2120的工作存储器。主机接口(I/F)2130可以具有被连接到存储***2000的主机的数据交换协议。存储控制器2100中的纠错电路(ECC)2140可以被配置为具有与图2的ECC 230基本上相同的配置。通过使用从快闪存储器100接收的多个软判决数据或可靠性数据，ECC 2140可以检测/纠正读数据中的错误。存储接口(I/F)2150可以与快闪存储器100接口连接。CPU 2120可以执行用于存储控制器2100的数据交换的所有控制操作。虽然在图11中未示出，存储***2000还可以包括存储用于与主机接口连接的代码数据的只读存储器(ROM)。
快闪存储器100可以以包含多个快闪存储芯片的多芯片封装来提供。本发明构思的存储***2000可以以具有低错误概率的高可靠性存储介质来提供。具体来说，本发明构思的快闪存储器可以被提供在存储***中，例如，正在积极研究的固态盘(SSD)。在这种情况中，存储控制器2100可以被配置为通过下列的各种接口协议中的一种与外部设备(例如，主机)进行通信，例如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE。此外，存储控制器2100还可以包括用于执行随机操作的配置。
图12是说明包含根据本发明构思的示例实施例的快闪存储器100的计算***3000的结构图。参考图12，计算***3000可以包括电子连接到***总线3600的微处理器(或者CPU)3200、RAM 3300、用户接口3400、调制解调器3500(例如，基带芯片组)以及存储***3100。存储***3100可以包括存储控制器3110和快闪存储器100。存储控制器3110可以通过***总线3600提供与CPU 3200和快闪存储器100的物理连接。就是说，存储控制器3110可以根据CPU 3200的总线格式提供与快闪存储器100的接口。图12的快闪存储器100可以被配置为具有与图2和3的快闪存储器基本上相同的配置。此外，图12的快闪存储器可以执行如上所述的读操作。因此，为了简洁起见，将省略对相同配置的重复描述。
如果计算***3000是移动设备，则还可以提供电池(未示出)以提供计算***3000的操作电压。尽管图12中未示出，计算***3000还可以包括应用芯片组、摄像图像处理器(CIS)和移动DRAM。例如，存储***3100可以构成使用非易失存储器来存储数据的固态驱动/盘(SSD)。例如，图12的存储***3100可以构成图10的SSD 1200。在这种情况中，存储控制器3110可以作为SSD控制器1210来操作。
根据本发明构思的非易失性存储器件和/或存储控制器可以位于各种不同的封装类型中的。例如，根据本发明构思的非易失性存储器件和/或存储控制器的封装可以包括层叠封装(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、晶片中华夫封装(Die in Waffle Pack)、晶圆中管芯形式(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制作封装(WFP)和晶圆级堆叠封装(WSP)。
如上所述，本发明构思甚至在不使用例如编码器的附加电路的情况下，利用页面缓冲器的读操作，仍可以产生用于纠错的附加信息(例如，软判决数据或者数据可靠性信息)。因此，本发明构思在不增加芯片尺寸的情况下，可以提高在快闪存储器的读操作中的纠错效率，并且能够改善从快闪存储器件中读多位数据的可靠性。
以上所公开的主题内容应当被认为是说明性的而不是限制性的。所附权利要求书意图覆盖所有的落入本发明构思真实精神和范围之内的修改和改进、以及其它实施例。因此，在法律所允许的最大范围内，本发明构思的范围由以下权利要求书及其等价物的最广泛的可允许解释来确定，而不应当被限定或局限在前面的详细描述中。

Claims (9)

1.一种快闪存储器件，包括：
存储单元阵列，包括多个存储单元；
控制逻辑，被配置为控制对存储单元的读操作；
页面缓冲电路，被配置为响应于控制逻辑的控制从多个所选择的存储单元的每一个中读取硬判决数据和多个软判决数据，并且输出所读取的硬判决数据和多个软判决数据作为读取结果；以及
电压产生器，被配置为响应于控制逻辑的控制产生用于读取硬判决数据和多个软判决数据的多个读电压，
其中，读取结果包括1位的硬判决数据和i位的可靠性数据，其中i是大于0的正整数。
2.如权利要求1所述的快闪存储器件，其中，所述电压产生器产生用于读取硬判决数据的参考电压和用于读取软判决数据的多个可变读电压。
3.如权利要求1所述的快闪存储器件，其中，在读取结果中所包含的软判决数据以页面缓冲电路所读取的格式被输出，或者被编码和输出为可靠性数据。
4.如权利要求3所述的快闪存储器件，其中，可靠性数据在页面缓冲电路中被编码。
5.如权利要求3所述的快闪存储器件，其中，页面缓冲电路包括分别对应于所选择的存储单元的多个页面缓冲器，而页面缓冲器每一个包括：多个第一类型锁存器，被配置为通过根据软判决数据值跳转的锁存值来编码可靠性数据；以及第二类型锁存器，被配置为锁存硬判决数据。
6.如权利要求1所述的快闪存储器件，其中，读取结果包括1位的硬判决数据和j位的软判决数据，其中j是大于i的正整数。
7.一种快闪存储器件的读取方法，包括：
产生多个可变读电压和参考电压，用于从每个所选择的存储单元读取硬判决数据；
通过将参考电压和可变读电压应用于所选择的存储单元，读取硬判决数据和多个软判决数据；以及
作为读取结果输出所读取的硬判决数据和软判决数据，其中，软判决数 据以所读取格式被输出，或者被编码和输出为可靠性数据，
其中，读取结果包括1位的硬判决数据和i位的可靠性数据，其中i是大于0的正整数。
8.如权利要求7所述的读取方法，其中，可靠性数据在页面缓冲电路中被编码。
9.如权利要求7所述的读取方法，其中，响应于分别对应于所选择的存储单元的软判决数据的值，由分别对应于所选择的存储单元的页面缓冲器的两个或多个锁存器的已跳转锁存值编码可靠性数据。
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