KR20140008705A - 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 및 그것의 메모리 블록 관리, 소거, 및 프로그램 방법들 - Google Patents

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Abstract

본 발명에 따른 비휘발성 메모리 장치의 소거 방법은, 소거 모드를 설정하는 단계, 및 상기 설정된 소거 모드에 따라 정상 소거 동작 및 긴급 소거 동작 중 어느 하나를 수행하는 단계를 포함하고, 상기 정상 소거 동작은 메모리 셀의 문턱전압을 제 1 소거 검증 레벨보다 낮은 소거 상태로 만들고, 상기 긴급 소거 동작은 메모리 셀의 문턱전압을 제 2 소거 검증 레벨보다 낮은 의사 소거 상태로 만들고, 상기 제 2 소거 검증 레벨은 상기 제 1 소거 검증 레벨보다 높다.

Description

비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 및 그것의 메모리 블록 관리, 소거, 및 프로그램 방법들{NON_VOLATILE MEMORY DEVICE AND MEMORY SYSTEM HAVING THE SAME AND MEMORY MANAGEMENT, ERASE AND PROGRAMMING METHODS THEREOF}
본 발명은 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템의 그것의 메모리 블록 관리, 소거, 프로그램 방법들에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 보다 빠른 소거 동작을 수행하는 메모리 시스템을 제공하는데 있다.
본 발명의 목적은 보다 빠른 프로그램 동작을 수행하는 메모리 시스템을 제공하는데 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 소거 방법은: 소거 모드를 설정하는 단계; 및 상기 설정된 소거 모드에 따라 정상 소거 동작 및 긴급 소거 동작 중 어느 하나를 수행하는 단계를 포함하고, 상기 정상 소거 동작은 메모리 셀의 문턱전압을 제 1 소거 검증 레벨보다 낮은 소거 상태로 만들고, 상기 긴급 소거 동작은 메모리 셀의 문턱전압을 상기 제 1 소거 검증 레벨보다 높은 제 2 소거 검증 레벨보다 낮은 의사 소거 상태로 만든다.
본 발명의 실시 예에 따른 복수의 메모리 블록들을 갖는 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 메모리 시스템의 블록 관리 방법은: 메모리 블록에 M(M은 자연수)-비트 프로그램 동작을 수행하는 단계; 상기 M-비트 프로그램 동작 이후에 상기 메모리 블록에 소거 동작이 필요할 때 상기 메모리 블록의 메모리 셀들의 문턱전압들을 의사 소거 상태로 만드는 긴급 소거 동작을 수행하는 단계; 상기 메모리 블록에 상기 의사 소거 상태를 이용한 N(N은 양의 정수)-비트 프로그램 동작을 수행하는 단계; 및 상기 N-비트 프로그램 동작 이후에 상기 메모리 블록에 소거 동작이 필요할 때 상기 메모리 블록의 메모리 셀들의 문턱전압들을 소거 상태로 만드는 정상 소거 동작을 수행하는 단계를 포함하고, 상기 소거 상태는 제 1 소거 검증 레벨보다 낮고, 상기 의사 소거 상태는 제 2 소거 검증 레벨보다 낮고, 상기 제 2 소거 검증 레벨은 상기 제 1 소거 검증 레벨보다 높다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 메모리 시스템의 프로그램 방법은, 데이터 및 어드레스를 입력받는 단계; 소거 동작이 필요한 지를 판별하는 단계; 상기 소거 동작이 필요할 때 긴급 소거 동작이 필요한 지를 판별하는 단계; 상기 긴급 소거 동작이 필요할 때 의사 소거 상태를 만드는 상기 긴급 소거 동작을 수행하는 단계; 상기 긴급 소거 동작이 필요하지 않을 때 소거 상태를 만드는 정상 소거 동작을 수행하는 단계; 및 상기 소거 동작 이후에 상기 입력된 데이터에 대하여 상기 어드레스에 대응하는 상기 비휘발성 메모리 장치의 메모리 블록에 프로그램 동작을 수행하는 단계를 포함하고, 상기 소거 상태는 제 1 소거 검증 레벨보다 낮고, 상기 의사 소거 상태는 제 2 소거 검증 레벨보다 낮고, 상기 제 2 소거 검증 레벨은 상기 제 1 소거 검증 레벨보다 높다.
본 발명의 실시 예에 따른 메모리 시스템은, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는, 페이지 데이터를 하나의 메모리 셀당 1-비트 프로그램하는 복수의 제 1 메모리 셀들을 갖는 제 1 메모리 블록들을 포함하는 제 1 메모리 셀 어레이; 상기 제 1 메모리 셀 어레이의 복수의 페이지 데이터를 어느 하나의 페이지에 하나의 메모리 셀당 멀티-비트 프로그램하는 복수의 제 2 메모리 셀들을 갖는 제 2 메모리 블록들을 포함하는 제 2 메모리 셀 어레이; 상기 제 1 메모리 블록들을 제 1 소거 모드 및 제 2 소거 모드 중 어느 하나로 소거하고, 상기 제 2 메모리 블록들을 상기 제 1 소거 모드로 소거하는 제어 로직을 포함하고, 상기 제 1 소거 모드는 상기 제 1 메모리 셀들 혹은 상기 제 2 메모리 셀들을 소거 상태로 만들고, 상기 제 2 소거 모드는 상기 제 1 메모리 셀들을 의사 소거 상태로 만들고, 상기 소거 상태는 제 1 소거 검증 레벨보다 낮고, 상기 의사 소거 상태는 제 2 소거 검증 레벨보다 낮고, 상기 제 2 소거 검증 레벨은 상기 제 1 소거 검증 레벨보다 높다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템은, 설정된 소거 모드에 따라 정상 소거 동작 및 긴급 소거 동작 중 어느 하나를 수행할 수 있다.
도 1은 본 발명의 개념을 설명하기 위한 도면이다.
도 2는 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에 대한 제 1 실시 예를 보여주는 도면이다.
도 3은 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에 대한 제 2 실시 예를 보여주는 도면이다.
도 4는 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에 대한 제 3 실시 예를 보여주는 도면이다.
도 5는 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에 대한 제 4 실시 예를 보여주는 도면이다.
도 6은 본 발명의 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에 대한 제 5 실시 예를 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)를 예시적으로 보여주는 블록도이다.
도 8은 도 7에 도시된 메모리 블록들(BLK1~BLKi) 중 어느 하나의 블록(BLK)을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 긴급 소거 방법에 대한 제 1 실시 예를 보여주는 타이밍도이다.
도 10은 본 발명의 실시 예에 따른 긴급 소거 방법에 대한 제 2 실시 예를 보여주는 타이밍도이다.
도 11은 본 발명의 실시 예에 따른 긴급 소거 방법에 대한 제 3 실시 예를 보여주는 타이밍도이다.
도 12는 본 발명의 실시 예에 따른 긴급 소거 방법에 대한 제 4 실시 예를 보여주는 타이밍도이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 14는 본 발명의 실시 에에 따른 메모리 시스템의 프로그램 방법을 예시적으로 보여주는 흐름도이다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템의 블록 관리 방법에 대한 제 1 실시 예를 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템의 블록 관리 방법에 대한 제 2 실시 예를 보여주는 도면이다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템의 블록 관리 방법에 대한 제 3 실시 예를 보여주는 도면이다.
도 18은 본 발명의 실시 예에 따른 OBP를 사용하는 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 19는 도 18에 도시된 싱글 레벨 셀 영역(311)의 메모리 블록의 문턱전압 변화 과정을 예시적으로 보여주는 도면이다.
도 20은 도 18에 도시된 메모리 시스템(20)의 메모리 블록 관리 방법을 예시적으로 보여주는 도면이다.
도 21은 본 발명의 또 다른 실시 예에 따른 OBP를 사용하는 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 메모리 시스템의 쓰기 동작을 예시적으로 보여주는 흐름도이다.
도 23 내지 도 28은 응용 예들을 보여주는 도면들이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 개념을 설명하기 위한 도면이다. 도 1을 참조하면, 프로그램 동작에 따라 메모리 셀은 복수의 문턱전압 상태들, 즉, 최하위 상태(least state; LS)로부터 최상위 상태(most state; MS) 중에서 어느 하나의 문턱전압 분포를 가질 것이다. 이후에, 메모리 셀에 다음 프로그램 동작이 요구될 때, 정상 소거(normal erase) 동작 및 긴급 소거(quick/weak/light/psedo/rough erase) 동작 중 어느 하나가 선택적으로 수행될 수 있다.
정상 소거 동작은 프로그램된 상태들을 최하위 상태(LS) 혹은 그것의 아래의 문턱전압을 갖는 소거 상태(E)로 만든다. 예를 들어, 정상 소거 동작은 메모리 셀의 문턱전압을 제 1 소거 검증 레벨(ER)보다 크지 않게 할 것이다. 여기서 제 1 소거 검증 레벨(ER)은 최하위 상태(LS)를 검증하는 레벨일 수 있다.
긴급 소거 동작은 프로그램 상태들을 제 2 소거 검증 레벨(PER)보다 크지 않은 문턱전압을 갖는 의사 소거 상태(Psedo E)로 만든다. 여기서 제 2 소거 검증 레벨(PER)은 제 1 소거 검증 레벨(ER) 보다 클 것이다. 제 2 소거 검증 레벨(PER)은 긴급 소거 마진(quick erase margin; QEM)이라고 불리울 수 있다. 여기서 긴급 소거 마진(QEM)은, 긴급 소거 동작 이후에 저장할 수 있는 프로그램 상태의 개수를 많이 갖거나 혹은 덮어 쓰기(overwrite)를 할 경우 데이터의 신뢰성을 향상시키기 위하여 조절 가능하다.
본 발명은 메모리 셀의 문턱전압을 의사 소거 상태(Psedo E)로 만드는 긴급 소거 동작을 수행하거나 소거 상태(E)를 만드는 정상 소거 동작을 수행할 수 있다.
도 2는 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에 대한 제 1 실시 예를 보여주는 도면이다. 설명의 편의를 위하여 이전에 8개의 상태들이 존재하는 3-비트 프로그램 동작이 수행되었다고 가정하겠다.
긴급 소거 동작에 따라 메모리 셀은 다음 프로그램 동작을 위한 의사 소거 상태(Psedo E)가 될 것이다. 이후, 의사 소거 상태(Psedo E)를 이용한 1-비트 프로그램 동작이 수행될 것이다. 즉, 메모리 셀은 의사 소거 상태(Psedo E) 및 프로그램 상태(P) 중 어느 하나로 프로그램될 것이다. 여기서 프로그램 상태(P)는 제 2 소거 검증 레벨(PER)보다 높은 문턱전압 분포를 가질 것이다.
본 발명은 의사 소거 상태(Psedo E)를 이용하여 1-비트 프로그램 동작을 수행할 수 있다.
도 2에서 의사 소거 상태(Psedo E)는 이전 프로그램 동작의 상태들을 제 2 소거 검증 레벨(PER)보다 크지 않은 문턱전압 분포를 갖는다. 그러나 본 발명의 반드시 여기에 제한될 필요는 없다. 본 발명의 의사 소거 상태(Psedo E)는 프로그램 동작에서 소정의 구간 내에 모아진 문턱전압 분포를 가질 수 있다.
도 3은 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에 대한 제 2 실시 예를 보여주는 도면이다. 도 3을 참조하면, 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에서, 의사 소거 상태(Psedo E)는 제 2 소거 검증 레벨(PER)보다 크지 않고 제 3 소거 검증 레벨(PERL)보다 작지 않은 문턱전압을 가질 것이다. 여기서 제 3 소거 검증 레벨(PERL)은 제 1 소거 검증 레벨(ER)보다 크고, 제 2 소거 검증 레벨(PER)보다 작을 것이다.
도 2 내지 도 3은 의사 소거 상태(Psedo E)를 이용하여 1-비트 프로그램 동작이 수행된다. 그러나 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명은 의사 소거 상태(Psedo E)를 이용하여 2-비트 프로그램 동작을 수행할 수 있다. 이를 위하여 긴급 소거 마진(QEM)은 1-비트 프로그램 동작 때의 그것보다 더욱 낮아질 것이다.
도 4는 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에 대한 제 3 실시 예를 보여주는 도면이다. 도 4를 참조하면, 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에서 메모리 셀은, 의사 소거 상태(Psedo E), 제 1 프로그램 상태(P1), 제 2 프로그램 상태(P2), 및 제 3 프로그램 상태(P3) 중 어느 하나로 프로그램될 것이다.
또한, 본 발명의 의사 소거 상태(Psedo E)를 이용한 프로그램 동작은 엑스트라 상태(extra state)를 이용할 수도 있다. 여기서 엑스트라 상태는 이전 프로그램 동작에서 이용되지 않은 상태로써, 이전 프로그램 동작의 프로그램 상태들보다 높은 상태이다. 한편, 엑스트라 상태에 대한 자세한 것은, 이 출원의 참고문헌으로 결합된 미국 출원번호 US 13/413,118에서 설명될 것이다.
도 5는 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에 대한 제 4 실시 예를 보여주는 도면이다. 도 5를 참조하면, 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에서 메모리 셀은, 의사 소거 상태(Psedo E), 제 1 프로그램 상태(P1), 제 2 프로그램 상태(P2), 및 제 3 프로그램 상태(P3) 중 어느 하나로 프로그램될 것이다. 여기서 제 3 프로그램 상태(P3)는 엑스트라 상태를 포함한다.
도 5에서는 하나의 엑스트라 상태가 제 3 프로그램 상태에 포함되지만, 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 의사 소거 상태(Psedo E)를 이용한 프로그램 동작은 적어도 하나의 엑스트라 상태가 적어도 하나의 프로그램 상태에 포함될 수 있다.
또한, 본 발명의 의사 소거 상태(Psedo E)를 이용한 프로그램 동작은 다차원 변조 방식(multi dimension modulation scheme)의 프로그램 동작에도 적용가능하다. 여기서 다차원 변조 방식은, 저장될 데이터 값을 엔코딩하여 연속한 소정의 개수의 메모리 셀들에 프로그램하는 것을 말한다. 한편, 다차원 변조 방식에 대한 좀 더 자세한 것은 삼성전자에서 출원하였으며, 이 출원의 참고문헌으로 결합된 미국 출원 특허 US 13/413,118에서 설명될 것이다.
도 6은 본 발명의 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에 대한 제 5 실시 예를 보여주는 도면이다. 도 6를 참조하면, 의사 소거 상태(Psedo E)를 이용한 프로그램 동작에서 메모리 셀은, 다차원 변조 방식에 따라 의사 소거 상태(Psedo E), 제 1 프로그램 상태(P1) 및 제 2 프로그램 상태(P2) 중 어느 하나로 프로그램될 것이다.
도 7은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)를 예시적으로 보여주는 블록도이다. 도 7를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생 회로(130), 입출력 회로(140), 및 제어 로직(150)을 포함한다.
본 발명에 따른 비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명의 비휘발성 메모리 장치(100)는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi, i는 1보다 큰 정수)을 포함한다. 메모리 블록들 각각은, 비트라인들(BL) 각각에 연결된 스트링을 포함한다. 여기서 스트링은 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 스트링 선택 라인을 통하여 전송되는 전압에 의하여 구동된다. 접지 선택 트랜지스터는 접지 선택 라인을 통하여 전송되는 전압에 의하여 구동된다. 메모리 셀들 각각은 적어도 하나의 비트의 데이터를 저장하고, 대응하는 워드라인들(WL)에 전송되는 전압들에 의하여 구동된다.
어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들 중 어느 하나를 선택하고, 구동에 필요한 워드라인 전압들(예를 들어, 프로그램 전압, 패스 전압, 소거 전압, 검증 전압, 읽기 전압, 읽기 패스 전압 등)을 대응하는 워드라인들로 전송한다.
전압 발생 회로(130)는 구동에 필요한 워드라인 전압들을 발생한다. 전압 발생 회로(130)는 고전압 발생기, 저전압 발생기, 및/혹은 음전압 발생기를 포함한다. 또한, 전압 발생 회로(130)는 소거 동작을 위한 소거 전압(Verase)을 발생한다. 소거 전압(Verase)은 메모리 블록들(BLK1~BLKi) 중 선택된 블록의 웰에 인가될 것이다.
입출력 회로(140)는 프로그램 동작에서 외부로부터 입력된 데이터를 임시로 저장하였다가 선택된 페이지에 프로그램하고, 읽기 동작에서 읽혀질 페이지로부터 데이터를 읽어와 임시로 저장하였다가 외부로 출력한다. 입출력 회로(140)는 비트라인들(BL) 각각에 대응하는 페이지 버퍼들을 포함한다.
제어 로직(150)은 비휘발성 메모리 장치(100)의 전반적인 동작을 제어한다. 제어 로직(150)은 외부의 메모리 제어기로부터 제공되는 제어 신호들 및 명령어를 해석하고, 해석 결과에 응답하여 어드레스 디코더(120), 전압 발생 회로(130) 및 입출력 회로(140)를 제어한다. 즉, 제어 로직(150)은, 구동(예를 들어, 프로그램/읽기/소거 동작)에 필요한 전압들을 발생하도록 전압 발생 회로(130)를 제어하고, 발생된 전압들을 대응하는 워드라인들(WL)에 전송하도록 어드레스 디코더(120)를 제어하고, 프로그램될 페이지 데이터 및 읽혀진 페이지 데이터의 입출력을 위하여 입출력 회로(140)를 제어한다.
또한, 제어 로직(150)은 정상 소거 모드(normal erase mode)에 따라 소거 동작을 수행하든지, 긴급 소거 모드(quick erase mode)에 따라 소거 동작을 수행할 수 있다. 정상 소거 모드는 메모리 셀의 문턱전압을 소거 상태(E)로 만드는 것이다. 여기서 소거 상태(E)는 최하위 상태(도 1 참조, LS) 혹은 그 아래이다. 또한, 긴급 소거 모드는 메모리 셀의 문턱전압을 의사 소거 상태(Psedo E)로 만드는 것이다. 여기서 의사 소거 상태(Psedo E)는 최상위 상태(도 1 참조, MS)보다 아래이며, 제 2 소거 검증 레벨(도 1 참조, PER)보다 아래이다.
실시 예에 있어서, 정상 소거 모드 및 긴급 소거 모드의 선택은 외부의 메모리 제어기로부터 입력된 소거 모드 선택 명령에 의해 결정될 수 있다. 다른 실시 예에 있어서, 정상 소거 모드 및 긴급 소거 모드의 선택은, 비휘발성 메모리 장치(100)의 내부적으로 결정될 수 있다. 또 다른 실시 예에 있어서, 정상 소거 모드 및 긴급 소거 모드의 선택은, 제조자에 의해 고정될 수 있다.
본 발명의 비휘발성 메모리 장치(100)는 필요에 따라 정상 소거 모드 및 긴급 소거 모드 중 어느 하나로 소거 동작을 수행할 수 있다.
도 8은 도 7에 도시된 메모리 블록들(BLK1~BLKi) 중 어느 하나의 블록(BLK)을 예시적으로 보여주는 도면이다. 도 8에 도시된 메모리 블록(BLK)은 기판 위에 수직 방향으로 형성된다. 도 8를 참조하면, 기판 위에 워드라인 컷들 사이에는 적어도 하나의 접지 스트링 라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)이 적층된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다. 복수의 필라들이 적어도 하나의 접지 스트링 라인 기판(GSL), 복수의 워드라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)을 관통한다. 여기서 적어도 하나의 접지 스트링 라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)은 기판 형태로 구현된다. 또한, 복수의 필라들의 상부면에는 비트라인들(BL)이 연결된다. 도 8에서 메모리 블록은 워드라인 병합 구조이지만, 본 발명이 여기에 제한될 필요는 없다.
일반적으로 3차원 메모리 장치, 전하 트랩 플래시 메모리 장치, 혹은 VNAND에서는 물성적/구조적 특성 때문에 소거 동작의 시간(이하, 소거 시간)이 길다. 예를 들어, VNAND는 커다란 블록/서브 블록 단위로 소거 동작을 수행하기 때문에, 플래나 메모리 장치와 비교하여 긴 소거 시간을 갖는다. 이러한 긴 소거 시간은 길어진 응답 시간(response time)으로 인하여 시스템 성능(system performance)을 저하시킬 수 있다. 예를 들어, 쓰기 동작 중에 소거 동작이 수행될 경우, 긴 소거 시간 때문에 쓰기 동작의 응답 시간이 타임아웃(time-out)될 가능성이 있다.
반면에 본 발명의 비휘발성 메모리 장치는, 정상 소거 모드 및 긴급 소거 모드 중 어느 하나를 선택하여 소거 동작을 수행할 수 있다. 이에 따라, 본 발명의 비휘발성 메모리 장치는 응답시간이 길어질 것이 예상되는 경우에는 긴급 소거 모드를 통하여 소거 동작을 수행함으로써 소거 시간을 감소시킬 수 있다. 그 결과로써, 쓰기 동작의 응답 시간이 타임아웃될 가능성이 줄어든다.
본 발명에 따른 비휘발성 메모리 장치의 긴급 소거 방법은 정상 소거 동작에서 시간(혹은, 싸이클)을 변경함으로써 구현될 수 있다.
도 9는 본 발명의 실시 예에 따른 긴급 소거 방법에 대한 제 1 실시 예를 보여주는 타이밍도이다. 설명의 편의를 위하여 도 9에서는 정상 소거 동작은 두 개의 싸이클로 구성된다고 하겠다. 각 싸이클은 셋업 구간, 실행 구간, 회복 구간, 검증 구간으로 구분된다. 도 9를 참조하면, 정상 소거 동작은 두 개의 싸이클로 구성되고, 셋업 구간에서는 소거될 메모리 블록의 워드라인들에 바이어스가 설정되고, 소거된 메모리 블록의 비트라인들 및 소거되지 않을 워드라인들을 플로팅시키도록 바이어스가 설정되고, 실행 구간에서는 웰로 소거 전압(Verase)이 인가되고, 회복 구간에서는 웰 전압, 워드라인 전압, 비트라인 전압이 방전되고, 검증 구간에서는 소거 동작이 제대로 수행되었는지 판별하기 위하여 제 1 검증 레벨(도 1 참조, ER)로 검증 읽기 동작이 수행된다. 도 9에 도시되지 않았지만, 싸이클이 증가함에 따라 소거 전압(Verase)은 증가될 수 있다.
실시 예에 있어서, 긴급 소거 동작은 정상 소거 동작 중에서 일부 싸이클(예를 들어, 하나의 싸이클)을 수행하는 것일 수 있다(①).
다른 실시 예에 있어서, 긴급 소거 동작은 정상 소거 동작의 한 싸이클 중 일부 일 수 있다(②).
정리하면, 본 발명의 긴급 소거 동작은, 정상 소거 동작에서 싸이클들 중에서 일부이거나, 어느 하나의 싸이클의 일부일 수 있다. 즉, 긴급 소거 동작은, 정상 소거 동작의 소거 시간(t_ers_normal)보다 적은 시간(t_ers_quick) 동안 소거 전압(Verase)을 웰에 인가함으로써 수행될 수 있다.
본 발명의 긴급 소거 방법은 정상 소거 동작에서 소거 전압(Verase)의 레벨을 변경함으로써 구현될 수 있다.
도 10은 본 발명의 실시 예에 따른 긴급 소거 방법에 대한 제 2 실시 예를 보여주는 타이밍도이다. 도 10을 참조하면, 긴급 소거 방법은, 정상 소거 동작의 레벨(VE_normal)보다 낮은 레벨(VE_quick)을 갖는 소거 전압(Verase)을 인가한다.
실시 예에 있어서, 긴급 소거 동작은 낮은 레벨(VE_quick)을 갖는 소거 전압(Verase)을 인가하고, 정상 소거 동작처럼 모든 싸이클을 수행하는 것일 수 있다(③).
다른 실시 예에 있어서, 긴급 소거 동작은 낮은 레벨(VE_quick)을 갖는 소거 전압(Verase)을 인가하고, 일부 싸이클을 수행하는 것일 수 있다(④).
다른 실시 예에 있어서, 긴급 소거 동작은 낮은 레벨(VE_quick)을 갖는 소거 전압(Verase)을 인가하고, 하나의 싸이클 중 일부를 수행하는 것일 수 있다(⑤).
본 발명의 긴급 소거 방법은 정상 소거 동작에서 소거 전압(Verase)이 인가되는 실행 구간을 줄임으로써 구현될 수 있다.
도 11은 본 발명의 실시 예에 따른 긴급 소거 방법에 대한 제 3 실시 예를 보여주는 타이밍도이다. 도 11을 참조하면, 긴급 소거 방법은, 도 9에 도시된 긴급 소거 방법과 비교하여 소거 전압(Verase)을 인가하는 실행 구간을 줄인다. 즉, 긴급 소거 동작의 한 싸이클은 정상 소거 동작의 한 싸이클보다 짧다.
실시 예에 있어서, 긴급 소거 동작은 정상 소거 동작처럼 동일한 회수의 싸이클을 수행한다(⑥).
다른 실시 예에 있어서, 긴급 소거 동작은 정상 소거 동작의 싸이클 회수보다 적은 회수의 싸이클을 수행한다(⑦).
본 발명의 긴급 소거 방법은, 정상 소거 동작과 비교하여 소거 전압(Verase)의 레벨을 낮추면서, 짧은 싸이클을 수행함으로써 구현될 수도 있다.
도 12는 본 발명의 실시 예에 따른 긴급 소거 방법에 대한 제 4 실시 예를 보여주는 타이밍도이다. 도 12를 참조하면, 긴급 소거 동작은 정상 소거 동작의 레벨(VE_normal)과 비교하여 낮은 레벨(VE_quick)을 갖는 소거 전압(Verase)을 인가하고, 정상 소거 동작의 싸이클보다 짧은 싸이클을 수행한다.
실시 예에 있어서, 긴급 소거 동작은 정상 소거 동작과 동일한 회수의 싸이클을 수행한다(⑧).
다른 실시 예에 있어서, 긴급 소거 동작은 정상 소거 동작의 싸이클 회수보다 적은 회수의 싸이클을 수행한다(⑨).
도 9 내지 도 12를 참조하면, 본 발명에 따른 긴급 소거 동작은, 메모리 셀을 의사 소거 상태(Psedo E)를 만들기 위하여 정상 소거 동작의 시간 혹은 레벨의 다양한 조합에 따라 결정될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 13을 참조하면, 메모리 시스템(10)은 적어도 하나의 비휘발성 메모리 장치(100) 및 그것을 제어하는 메모리 제어기(200)를 포함한다. 비휘발성 메모리 장치(100)는 도 7에서 설명된 바와 같다. 메모리 제어기(200)는 필요에 따라 비휘발성 메모리 장치(100)의 제어 로직(150)을 정상 소거 모드로 동작할 지 혹은 긴급 소거 모드로 동작할 지를 결정할 수 있다.
실시 예에 있어서, 메모리 제어기(200)는 호스트의 쓰기 요청에 대한 응답 시간을 예측하고, 예측된 결과를 근거로 하여 긴급 소거 모드를 선택할 수 있다. 예를 들어, 메모리 제어기(200)는 쓰기 요청시 응답시간이 길어지는 머지 동작이 필요하다고 판별될 때, 즉각적으로 비휘발성 메모리 장치(100)를 긴급 소거 모드로 동작하도록 제어할 수 있다.
실시 예에 있어서, 메모리 제어기(200)는 호스트의 사용자의 요청에 응답하여 긴급 소거 모드를 선택할 수 있다. 예를 들어, 사용자가 보다 빠른 쓰기 동작을 원하는 경우에는, 메모리 제어기(200)는 이러한 요청에 응답하여 비휘발성 메모리 장치(100)가 긴급 소거 모드로 동작하도록 제어할 수 있다.
도 14는 본 발명의 실시 에에 따른 메모리 시스템(10)의 프로그램 방법을 예시적으로 보여주는 흐름도이다. 도 7 내지 도 14를 참조하면, 프로그램 방법은 다음과 같다.
메모리 시스템(10)은 외부의 호스트로부터 쓰여질 데이터 및 어드레스(예를 들어, 논리 어드레스)를 입력받는다(S110). 메모리 제어기(200)는 소거 동작이 필요한 지를 판별한다. 예를 들어, 데이터를 쓸 프리 블록이 존재하지 않을 때, 데이터 블록을 소거하여 프리 블록을 만들 필요가 있고, 이 때문에 데이터 블록에 대한 소거 동작이 수행되어야 한다. 예를 들어, 메모리 블록들 사이에 머지 동작 후 무효 데이터 혹은 가비지(garbage)를 갖는 메모리 블록이 프리 블록을 필요로 할 때 소거 동작이 필요하다(S120). 데이터 블록이 소거될 필요가 없다면, S150 단계가 진행된다.
데이터 블록이 소거될 필요가 있다면, 메모리 제어기(200)는 긴급 소거 동작이 필요한 지를 판별한다(S130). 만일, 긴급 소거 동작이 필요하다면, 데이터 블록에 대한 긴급 소거 동작이 수행된다(S140). 반면에, 긴급 소거 동작이 필요하지 않다면, 데이터 블록에 대한 정상 소거 동작이 수행된다(S145). 데이터 블록에 대한 소거 동작이 완료된 후에, 어드레스에 대응하는 메모리 블록에 쓰여질 데이터를 저장하기 위한 프로그램 동작이 수행된다(S150). 이로써, 본 발명의 프로그램 동작이 완료된다.
본 발명의 프로그램 방법은, 긴급 소거 동작이 필요한지를 판별하고, 그 결과에 따라 긴급 소거 동작을 수행함으로써, 일반적인 그것과 비교하여 프로그램 동작 시간을 단축시킬 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템의 블록 관리 방법에 대한 제 1 실시 예를 보여주는 도면이다. 도 15를 참조하면, 메모리 시스템(10)의 메모리 제어기(200)는 다음의 순서로 메모리 블록들을 관리할 것이다.
처녀 상태의 메모리 블록의 페이지에 최하위 비트(least significant bit; LSB) 프로그램 동작이 수행된다(S210). 이후, 최하위 비트 프로그램된 페이지에 다음 비트 프로그램 동작이 수행되고, 이런 방식으로 최상위 비트(most significant bit; MSB) 프로그램 동작이 수행된다(S220). 도 15에서는 메모리 블록의 페이지에 최하위 비트(LSB) 프로그램 동작이 먼저 수행되고 최상위 비트(MSB) 프로그램 동작이 나중에 수행된다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 반대로, 메모리 블록의 페이지에 최상위 비트(MSB) 프로그램 동작이 먼저 수행되고, 나중에 최하위 비트(LSB) 프로그램 동작이 수행될 수도 있다.
도 15에서 멀티 비트 프로그램 동작은 한 비트씩 차례로 수행된다. 하지만 본 발명의 멀티 비트 프로그램 동작이 반드시 여기에 제한되지 않을 것이다. 본 발명의 멀티 비트 프로그램 동작은 멀티 비트가 한꺼번에 혹은 동시에 프로그램될 수 있다.
메모리 블록의 복수의 페이지들이 상술 된 바와 같이 프로그램 동작이 수행된 후에, 메모리 블록에 저장된 데이터가 무효하다고 판별될 수 있다. 예를 들어, 외부의 호스트에 요청에 따라 저장된 데이터가 무효처리될 수 있다. 또한, 저장된 데이터가 물리적으로 다른 위치에 복사된 후에, 이전 데이터는 무효화처릴 될 수 있다(S230).
이때 메모리 제어기(200)는 무효화 데이터를 저장하는 메모리 블록에 다음 프로그램 동작을 수행하기 위하여 긴급 소거 동작을 수행한다. 여기서 긴급 소거 동작이 수행된 메모리 블록에 존재하는 메모리 셀들은 의사 소거 상태(Psedo E)에 위치할 것이다(S240). 의사 소거 상태(Psedo E)를 이용하여 오버라이트(overwrite) 혹은 프로그램 동작이 수행될 것이다(S250). 이후에, 메모리 제어기(200)는 소거 상태(E)를 이용한 정상적인 프로그램 동작을 수행하기 위하여 오버라이트/프로그램된 메모리 블록에 대하여 정상 소거 동작을 수행하고, S210단계로 진입한다(S260).
본 발명에 따른 메모리 블록 관리 방법은 정상 소거 동작을 수행하기 전에 긴급 소거 동작을 수행하고, 이때 발생된 의사 소거 상태(Psedo E)를 이용하여 오버라이트/ 프로그램 동작을 수행할 수 있다.
본 발명에 따른 메모리 블록 관리 방법은, 어느 하나의 메모리 블록에 대한 긴급 소거 동작을 반복할 수도 있다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템의 블록 관리 방법에 대한 제 2 실시 예를 보여주는 도면이다. 도 16을 참조하면, 메모리 블록 관리 방법은, 도 15에 도시된 메모리 블록 관리 방법과 비교하여 S255 단계가 추가된다.
S255 단계에서는, 메모리 제어기(200)는 메모리 블록에 긴급 소거 동작을 반복하기 위한 조건을 만족하는지를 판별한다. 이러한 반복 조건은, 메모리 블록과 관련된 정보일 수 있다. 예를 들어, 반복 조건은 메모리 블록의 프로그램/소거 싸이클 회수, 블록 소거 비율 등이 될 수 있다. 긴급 소거 동작의 반복 조건을 만족한다면, 예를 들어, 프로그램/소거 싸이클 회수 혹은 블록 소거 비율이 소정의 값보다 작다면, 메모리 블록에 대한 긴급 소거 동작을 반복하기 위하여 S230 단계로 진입한다.
실시 예에 있어서, 소거 동작, 프로그램 동작, 혹은 읽기 동작이 성공적으로 수행된 비율에 따라 긴급 소거 동작 여부가 결정될 수 있다. 예를 들어, 이러한 비율이 소정의 값 이상일 때, 긴급 소거 동작이 수행될 수 있다. 또한, 이러한 비율이 소정의 값 이상일 때, 오버라이트 동작에서 메모리 셀 당 몇 비트가 프로그램될 지가 결정될 수 있다.
실시 예에 있어서, 긴급 소거 동작이 반복될 때마다, 긴급 소거 마진(QEM)은 점점 더 낮아질 수 있다. 다른 실시 예에 있어서, 긴급 소거 동작이 반복될 때마다 긴급 소거 마진(QEM)은 일정할 수 있다.
반면에, 긴급 소거 동작의 반복 조건을 만족하지 않는다면, 정상적인 프로그램 동작을 위하여 S260 단계로 진입한다.
본 발명에 따른 메모리 블록 관리 방법은, 메모리 블록의 상태에 따라 반복적으로 긴급 소거 동작을 수행할 수 있다.
도 15 및 도 16에서는 정상 소거 동작 전에 긴급 소거 동작이 수행된다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 긴급 소거 동작은 선택적으로 수행될 수도 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템의 블록 관리 방법에 대한 제 3 실시 예를 보여주는 도면이다. 도 17를 참조하면, 메모리 블록의 관리 방법은 다음과 같다.
메모리 블록의 페이지에 최하위 비트(LSB) 프로그램 동작이 먼저 수행되고(S310), 이후에 최상위 비트(MSB) 프로그램 동작이 나중에 수행된다(S320). 메모리 블록의 복수의 페이지들이 상술 된 바와 같이 프로그램 동작이 수행된 후에, 메모리 블록에 저장된 데이터가 무효하다고 판별될 수 있다(S330). 이때 메모리 제어기(200)는 무효화된 데이터를 저장하는 메모리 블록에 대하여 긴급 소거 동작을 수행할 지를 판별한다(S335). 예를 들어, 호스트의 요청이 빠른 소거 동작이 요구될 때 메모리 제어기(200)는 긴급 소거 동작이 수행되도록 비휘발성 메모리 장치(100)를 제어할 수 있다.
만일, 긴급 소거 동작이 필요하지 않다면, S360 단계로 진입한다. 반면에, 긴급 소거 동작이 필요하다면, 무효화 데이터를 저장하는 메모리 블록에 다음 프로그램 동작을 수행하기 위하여 긴급 소거 동작을 수행한다. 여기서 긴급 소거 동작이 수행된 메모리 블록에 존재하는 메모리 셀들은 의사 소거 상태(Psedo E)에 위치할 것이다(S340). 예를 들어, 호스트로부터 쓰기 요청이 입력될 때 데이터를 비휘발성 메모리 장치(100)의 물리적 위치에 쓸 때까지의 시간(이하, 쓰기 응답 시간)이 소정의 값을 초과한다고 예측될 때, 메모리 제어기(200)는 긴급 소거 동작을 수행하도록 비휘발성 메모리 장치(100)를 제어할 것이다. 여기서 쓰기 응답 시간은 머지 동작 시간 혹은 소거 시간이 포함될 것이다.
실시 예에 있어서, 소거 시간은, 프리 블록의 개수, 블록 소거 비율(BER), 프로그램/소거 싸이클, 데이터 리텐션 시간(data retention time), 동작 온도 중 적어도 하나를 이용하여 예측될 수 있다. 여기서 블록 소거 비율(BER)이 소정의 값이상일 때, 소거 시간이 길어지기 때문에 긴급 소거 동작이 수행될 수 있다. 또한 블록 소거 비율(BER)이 소정의 값 이상일 때, 멀티 비트 오버라이트가 어려울 수 있기 때문에 오버라이트 동작시 몇 비트로 프로그램 동작이 수행될 지가 결정되어야 한다.
이후, 의사 소거 상태(Psedo E)를 이용하여 오버라이트(overwrite) 혹은 프로그램 동작이 수행될 것이다(S350). 이후에, 메모리 제어기(200)는 소거 상태(E)를 이용한 정상적인 프로그램 동작을 수행하기 위하여 메모리 블록에 대하여 정상 소거 동작을 수행하고, S310단계로 진입한다(S360).
본 발명의 메모리 블록 관리 방법은 예측된 쓰기 응답 시간에 따라 메모리 블록에 긴급 소거 동작을 수행할 수 있다.
도 15 내지 도 17에서는 하나의 물리 페이지에 복수의 논리 페이지들이 순차적으로 프로그램되는 경우를 개시한다. 그러나 본 발명이 여기에만 제한되지 않을 것이다. 본 발명은 하나의 물리 페이지에 복수의 논리 페이지들이 한꺼번에 프로그램되는 경우에도 적용가능하다. 즉, 본 발명은 온칩 버퍼 프로그램(on-chip buffered program; 이하 'OBP')에도 적용가능하다.
도 18은 본 발명의 실시 예에 따른 OBP를 사용하는 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 18를 참조하면, 메모리 시스템(20)은 적어도 하나의 비휘발성 메모리 장치(300) 및 그것을 제어하는 메모리 제어기(400)를 포함한다.
비휘발성 메모리 장치(300)는 페이지 데이터를 하나의 메모리 셀당 1-비트로 저장하는 싱글 레벨 셀 영역(311), 싱글 레벨 셀 영역(311)에 저장된 복수의 페이지 데이터를 하나의 페이지에 한꺼번에 저장하는(혹은, 메모리 셀당 멀티-비트로 저장하는) 멀티 레벨 셀 영역(312), 및 제어 로직(350)을 포함한다. 싱글 레벨 셀 영역(311) 및 멀티 레벨 셀 영역(312) 각각은 복수의 메모리 블록들을 포함한다. 제어 로직(350)은 정상 소거 동작을 수행하는 정상 소거 모드 및 긴급 소거 동작을 수행하는 긴급 소거 모드를 갖는다. 메모리 제어기(400)는 싱글 레벨 셀 영역(312)에 저장된 페이지 데이터를 읽고, 읽혀진 페이지 데이터의 에러를 정정하는 에러 정정 회로(420)를 포함할 수 있다.
본 발명의 메모리 시스템(20)은 싱글 레벨 셀 영역(311)의 메모리 블록들에 대하여 긴급 소거 동작을 수행할 수 있다.
다른 실시 예에 있어서, 본 발명의 메모리 시스템(20)은 싱글 레벨 셀 영역(311) 및 멀티 레벨 셀 영역(312) 중 어느 하나에 선택적으로 정상 소거 동작 혹은 긴급 소거 동작을 수행할 수 있다.
도 19는 도 18에 도시된 싱글 레벨 셀 영역(311)의 메모리 블록의 문턱전압 변화 과정을 예시적으로 보여주는 도면이다. 도 19를 참조하면, 싱글 레벨 셀 영역(311)이 메모리 블록의 문턱전압 상태 변화는 다음과 같다.
처음에 소거 상태(E)를 이용한 1-비트 프로그램 동작이 수행된다. 이에 따라 메모리 블록의 메모리 셀은 소거 상태(E)와 프로그램 상태(P0) 중 어느 하나로 프로그램될 것이다. 이후, 메모리 블록에 소거 동작이 필요하다면, 긴급 소거 동작이 수행될 것이다. 도 19에 도시된 바와 같이, 이전 프로그램 동작의 프로그램 상태(P0)는 의사 소거 상태(Psedo E)가 되도록 긴급 소거 동작을 통하여 메모리 셀의 문턱전압이 낮아질 것이다. 긴급 소거 동작이 수행된 후, 의사 소거 상태(Psedo E)를 이용하여 1-비트 프로그램 동작이 수행될 것이다. 즉, 메모리 블록의 메모리 셀은 의사 소거 상태(Psedo E) 혹은 프로그램 상태(P) 중 어느 하나로 프로그램 될 것이다.
도 20은 도 18에 도시된 메모리 시스템(20)의 메모리 블록 관리 방법을 예시적으로 보여주는 도면이다. 도 20을 참조하면, 메모리 시스템(20)의 메모리 블록 관리 방법은 다음과 같다.
우선적으로, 메모리 블록의 싱글 레벨 셀 영역(311)의 페이지에 프로그램 동작이 수행된다(S410). 메모리 블록에 저장된 데이터가 무효하다고 판별될 수 있다(S420). 이때 메모리 제어기(400)는 무효화된 데이터를 저장하는 메모리 블록의 프로그램/소거 싸이클 혹은 블록 소거 비율이 소정의 값보다 아래인지를 판별한다(S430). 여기서, 프로그램/소거 싸이클 혹은 블록 소거 비율은 블록의 상태 조건이 될 수 있다. 한편, 블록의 상태 조건은, 소거 동작, 프로그램 동작, 혹은 읽기 동작이 성공적으로 수행된 비율일 수도 있다.
만일, 프로그램/소거 싸이클 혹을 블록 소거 비율이 소정의 값 미만이 아닐 때, S460 단계로 진입한다. 반면에, 프로그램/소거 싸이클 혹을 블록 소거 비율이 소정의 값 미만일 때, 무효화 데이터를 저장하는 메모리 블록에 다음 프로그램 동작을 수행하기 위하여 긴급 소거 동작을 수행한다. 여기서 긴급 소거 동작이 수행된 메모리 블록에 존재하는 메모리 셀들은 의사 소거 상태(Psedo E)에 위치할 것이다(S440).
이후, 의사 소거 상태(Psedo E)를 이용하여 오버라이트(overwrite) 혹은 프로그램 동작이 수행될 것이다(S450). 여기서 오버라이트 혹은 프로그램 동작은 메모리 셀당 1-비트 프로그램 동작일 것이다. 이후에, 메모리 제어기(400)는 소거 상태(E)를 이용한 정상적인 1-비트 프로그램 동작을 수행하기 위하여 메모리 블록에 대하여 정상 소거 동작을 수행하고, S410단계로 진입한다(S460).
본 발명의 메모리 블록 관리 방법은, 메모리 블록의 상태를 고려하여 긴급 소거 동작을 수행할 지를 결정한다.
도 18에서 하나의 비휘발성 메모리 장치(300)는 싱글 레벨 셀 영역(311) 및 멀티 레벨 셀 영역(312)을 포함한다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명은 페이지 데이터를 버퍼링하기 위한 싱글 레벨 셀 영역(311)만을 가진 별도의 비휘발성 메모리 장치를 구비할 수도 있다.
도 21은 본 발명의 또 다른 실시 예에 따른 OBP를 사용하는 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 21을 참조하면, 메모리 시스템(30)은 제 1 비휘발성 메모리 장치(500-1), 제 2 비휘발성 메모리 장치(500-2), 및 메모리 제어기(600)를 포함한다. 제 1 비휘발성 메모리 장치(500-1)는 싱글 레벨 셀 영역(511) 및 제어 로직(550-1)을 포함한다. 제 2 비휘발성 메모리 장치(500-20는 멀티 레벨 셀 영역(512)을 포함한다.
본 발명의 메모리 시스템(30)은, 페이지 데이터를 제 1 비휘발성 메모리 장치(500-1)의 싱글 레벨 셀 영역(511)에 버퍼링해 두었다가, 이후에 제 2 비휘발성 메모리 장치(500-2)의 멀티 레벨 셀 영역(512)에 프로그램시킨다. 여기서, 싱글 레벨 셀 영역(511)은 긴급 소거 모드 혹은 정상 소거 모드에 따라 소거되는 메모리 블록들을 포함한다.
도 22는 본 발명의 실시 예에 따른 메모리 시스템의 쓰기 동작을 예시적으로 보여주는 흐름도이다. 도 22를 참조하면, 메모리 시스템의 쓰기 동작은 다음과 같다.
호스트로부터 메모리 시스템에 쓰기 요청이 입력된다. 이때 데이터 및 어드레스(논리 어드레스)가 입력될 것이다(S510). 메모리 시스템은 쓰기 속도의 증가가 필요한지 판별한다(S520). 여기서 쓰기 속도의 증가에 대한 판별 동작은, 호스트의 요청에 의해 결정될 수 있다. 실시 예에 있어서, 쓰기 속도의 증가에 대한 판별 동작은, 입력된 데이터 관련 정보에 따라 결정될 수 있다. 예를 들어 대용량 데이터일 경우, 빠른 쓰기 속도가 필요하다고 판별될 것이다.
만일, 쓰기 속도를 증가시킬 필요가 있다면, 메모리 제어기는 긴급 소거 모드를 설정하기 위한 명령어를 비휘발성 메모리 장치에 전송한다(S530). 비휘발성 메모리 장치는 전송된 명령어에 따라 긴급 소거 모드를 설정하고, 이후 소거 명령에 응답하여 긴급 소거 동작을 수행할 것이다.
반면에, 쓰기 속도를 증가시킬 필요가 없다면, 메모리 제어기는 정상 소거 모드를 설정하기 위한 명령어를 비휘발성 메모리 장치에 전송한다(S535). 비휘발성 메모리 장치는 전송된 명령어에 따라 정상 소거 모드를 설정하고, 이후 소거 명령에 응답하여 긴급 소거 동작을 수행할 것이다. 하지만, 본 발명의 모드 설정에 여기에 제한되지 않을 것이다. 정상 소거 모드의 설정은 별도의 설정 과정없이도 디폴트 값으로 결정될 수 있을 것이다.
이후, 메모리 제어기는 설정된 소거 모드에서 입력된 데이터를 비휘발성 메모리 장치에 프로그램하도록 제어할 것이다(S540).
본 발명에 따른 메모리 시스템의 쓰기 방법은 쓰기 속도를 증가시킬 여부를 판별하고, 그 결과에 따라 긴급 소거 동작 여부를 결정한다.
상술 된 바와 같이 본 발명의 긴급 소거 동작은 메모리 셀을 최상위 상태(도 1참조, MS)아래의 의사 소거 상태(Psedo E)로 만드는 것이다. 그러나 긴급 소거 동작이 반드시 여기에 제한되지 않을 것이다. 긴급 소거 동작은, 별도의 소거 동작을 수행하지 않고, 이전 프로그램 상태들을 그대로 의사 소거 상태(Psedo E)로 이용할 수도 있다.
한편, 본 발명의 긴급 소거 동작은, 의사 소거 상태(Psedo E)를 만드는 것에 제한되지 않을 것이다. 본 발명의 정상 소거 동작보다 오히려 높은 소거 전압 혹은 제한된 시간 내에 많은 싸이클을 인가하는 것으로 구현될 수도 있을 것이다.
본 발명은 다양한 장치들에 응용 가능하다.
도 23은 본 발명에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 23을 참조하면, 메모리 시스템(1000)은 적어도 하나의 비휘발성 메모리 장치(1100) 및 메모리 제어기(1200)를 포함한다. 메모리 시스템(1000)은, 도 1 내지 도 22에 상술 된 바와 같이 긴급 소거 동작을 수행할 수 있다.
비휘발성 메모리 장치(1100)는 외부로부터 고전압(Vpp)을 옵션적으로 제공받을 수 있다. 메모리 제어기(1200)는 복수의 채널들을 통하여 비휘발성 메모리 장치(1100)에 연결된다. 메모리 제어기(1200)는 적어도 하나의 중앙처리장치(1210), 버퍼 메모리(1220), 에러 정정회로(1230), 롬(1240), 호스트 인터페이스(1250) 및 메모리 인터페이스(1260)를 포함한다. 메모리 제어기(1200)는 데이터를 랜덤화시키거나 디랜덤화시키는 랜덤화 회로(미도시)를 더 포함할 수 있다. 본 발명의 메모리 시스템(1000)은 PPN(Perfect Page New)에 적용가능하다. 비휘발성 메모리 장치(1110)는, 외부의 고전압을 선택적으로 입력받을 수 있다.
메모리 제어기(1200)는 비휘발성 메모리 장치(1100)의 프로그램 동작이 페일되거나 프로그램 동작의 신뢰성이 요구될 때 데이터 복구 명령을 발생하고, 발생된 데이터 복구 명령을 비휘발성 메모리 장치(1100)로 전송할 수 있다.
메모리 제어기(1200)는 에러 정정 코드(error correction code; ECC)에 따라 데이터의 에러를 정정하는 에러 정정 회로(1230)를 포함한다. 에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드값에 근거로 하여 에러 정정할 수 있다. 메모리 제어기(1200)는 데이터 복구 동작에서 복구된 데이터를 다른 물리적인 페이지에 프로그램시키도록 비휘발성 메모리 장치(1100)에 프로그램 명령을 전송할 수 있다.
본 발명에 따른 메모리 시스템(1000)은 긴급 소거 동작을 수행함으로써, 빠른 쓰기 속도가 요구되는 대용량의 데이터를 빠르게 저장할 수 있다.
도 24는 본 발명에 따른 메모리 카드를 예시적으로 보여주는 블록도이다. 도 24를 참조하면, 메모리 카드(2000)는 적어도 하나의 플래시 메모리 장치(2100), 버퍼 메모리 장치(2200) 및 그것들을 제어하는 메모리 제어기(2300)를 포함한다. 메모리 카드(2000)은, 도 1 내지 도 22에 상술 된 바와 같이 긴급 소거 동작을 수행할 수 있다.
플래시 메모리 장치(2100)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다. 버퍼 메모리 장치(2200)는 메모리 카드(2000)의 동작 중 생성되는 데이터를 임시로 저장하기 위한 장치이다. 버퍼 메모리 장치(2200)는 디램 혹은 에스램 등으로 구현될 수 있다. 메모리 제어기(2300)는 복수의 채널들을 통하여 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2300)는 호스트 및 플래시 메모리 장치(2100)에 사이에 연결된다. 호스트로부터의 요청에 응답하여, 메모리 제어기(2300)는 플래시 메모리 장치(2100)를 억세스한다.
메모리 제어기(2300)는 적어도 하나의 마이크로 프로세서(2310), 호스트 인터페이스(2320), 플래시 인터페이스(2330)를 포함한다. 적어도 하나의 마이크로 프로세서(2310)는 펌웨어(firmware)를 동작하도록 구현된다. 호스트 인터페이스(2320)는 호스트와 메모리 카드(2000) 사이에 데이터 교환을 수행하기 위한 카드 프로토콜(예를 들어, SD/MMC)을 통해 호스트와 인터페이싱한다.
본 발명의 메모리 카드(2000)는 멀티미디어 카드(Multimedia Card: MMC), 보안 디지털(Security Digital: SD), miniSD, USB를 이용한 메모리 스틱(Memory Stick), 스마트미디어(Smart Media), 트랜스플래시(TransFlash) 카드 등에 적용가능하다.
도 25는 본 발명에 따른 모비낸드를 예시적으로 보여주는 블록도이다. 도 25를 참조하면, 모비낸드(3000)는 적어도 하나의 낸드 플래시 메모리 장치(3100) 및 제어기(3200)를 포함할 수 있다. 모비낸드(3000)는 MMC 4.4(다른 말로, eMMC) 규격을 지원한다. 모비낸드(3000)은, 도 1 내지 도 22에 상술 된 바와 같이 긴급 소거 동작을 수행할 수 있다.
낸드 플래시 메모리 장치(3100)는 SDR(Sing Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 실시 예에 있어서, 낸드 플래시 메모리 장치(3100)는 단품의 낸드 플래시 메모리 장치들을 포함할 수 있다. 여기서, 단품의 낸드 플래시 메모리 장치들은 하나의 패키지(예를 들어, FBGA, Fine-pitch Ball Grid Array)에 적층될 수 있다. 메모리 제어기(3200)는 복수의 채널들을 통하여 플래시 메모리 장치(3100)에 연결된다. 제어기(3200)는 적어도 하나의 제어기 코어(3210), 호스트 인터페이스(3250) 및 낸드 인터페이스(3260)를 포함한다. 적어도 하나의 제어기 코어(3210)는 모비낸드(3000)의 전반적인 동작을 제어한다. 호스트 인터페이스(3250)는 제어기(3210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(3260)는 낸드 플래시 메모리 장치(3100)와 제어기(3200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(3250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, 모비낸드(3000)의 호스트 인터페이스(3250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
모비낸드(3000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc: 3.3V)은 낸드 플래시 메모리 장치(3100) 및 낸드 인터페이스(3230)에 제공되고, 제 2 전원 전압(Vccq: 1.8V/3.3V)은 제어기(3200)에 제공된다. 실시 예에 있어서, 모비낸드(3000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명에 따른 모비낸드(3000)는 대용량의 데이터를 저장하는 데 유리할 뿐 아니라, 향상된 쓰기 동작 특성을 갖는다. 본 발명의 실시 예에 따른 모비낸드(3000)는 소형 및 저전력이 요구되는 모바일 제품(예를 들어, 갤럭시S, 갤럭시노트, 갤럭시탭 아이폰, 아이패드 등)에 응용 가능하다.
도 26은 본 발명에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 26을 참조하면, SSD(4000)는 복수의 플래시 메모리 장치들(4100) 및 SSD 제어기(4200)를 포함한다. SSD(4000)은, 도 1 내지 도 22에 상술 된 바와 같이 긴급 소거 동작을 수행할 수 있다.
플래시 메모리 장치들(4100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. SSD 제어기(4200)는 복수의 채널들(CH1~CH4)을 통하여 플래시 메모리 장치들(4100)에 연결된다. SSD 제어기(4200)는 적어도 하나의 중앙처리장치(4210), 버퍼 메모리(4220), 호스트 인터페이스(4250) 및 플래시 인터페이스(4260)를 포함한다.
본 발명에 따른 SSD(4000)는 데이터의 신뢰성을 향상시키는 프로그램 동작을 수행한다. 한편, SSD(4000)에 대한 좀더 자세한 것은 삼성전자에서 출원하였으며 참고 문헌으로 결합된 US 7,802,054, US 8,027,194, US 8,122,193, US 2007/0106836, US 2010/0082890에서 설명될 것이다.
도 27은 본 발명에 따른 통신장치를 예시적으로 보여주는 블록도이다. 도 27를 참조하면, 모바일 장치(8000)는 통신 유닛(8100), 제어기(8200), 메모리 유닛(8300), 디스플레이 유닛(8400), 터치 스크린 유닛(8500), 및 오디오 유닛(8600)을 포함한다. 메모리 유닛(8300)은 적어도 하나의 디램(8310), 적어도 하나의 원낸드(8320), 및 적어도 하나의 모비낸드(8330)를 포함한다. 원낸드(8320) 및 모비 낸드(8330) 중 적어도 하나는 도 23에 도시된 메모리 시스템(1000)과 동일한 구성 및 동작을 갖도록 구현될 것이다.
도 28은 본 발명에 따른 스마트 TV 시스템을 예시적으로 보여주는 블록도이다. 도 28을 참조하면, 스마트 TV 시스템(9000)은 스마트 TV(9100), 레뷰(9200), 셋톱박스(9300), 무선 공유기(9400), 키패드(9500), 및 스마트폰(9600)을 포함한다. 스마트 TV(9100)과 무선 공유기(9400) 사이에 무선 통신이 수행된다. 스마트 TV(9100)는 개방형 플렛폼인 구글 진영의 레뷰(Revue, 9200)를 구비함으로써, 인터넷에 접속이 가능하다. 스마트 TV(9100)는 셋톱박스(9300)를 통하여 케이블 방송 및 위성 방송을 시청할 수 있다. 스마트(TV)는 키패드(9500)의 제어 혹은 스마트폰(9600)의 제어에 따라 운용될 수 있다. 본 발명의 스마트 TV(9100)는 도 23에 도시된 메모리 시스템(1000)을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
ER: 제 1 소거 검증 레벨
PER: 제 2 소거 검증 레벨
QEM: 긴급 소거 마진
Psedo E: 의사 소거 상태
100: 비휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 전압 발생 회로
140: 입출력 회로
150: 제어 로직
200: 메모리 제어기
10, 20, 30: 메모리 시스템
Verase: 소거 전압
311: 싱글 레벨 셀 영역
312: 멀티 레벨 셀 영역

Claims (46)

  1. 비휘발성 메모리 장치의 소거 방법에 있어서:
    소거 모드를 설정하는 단계; 및
    상기 설정된 소거 모드에 따라 정상 소거 동작 및 긴급 소거 동작 중 어느 하나를 수행하는 단계를 포함하고,
    상기 정상 소거 동작은 메모리 셀의 문턱전압을 제 1 소거 검증 레벨보다 낮은 소거 상태로 만들고,
    상기 긴급 소거 동작은 메모리 셀의 문턱전압을 제 2 소거 검증 레벨보다 낮은 의사 소거 상태로 만들고,
    상기 제 2 소거 검증 레벨은 상기 제 1 소거 검증 레벨보다 높은 소거 방법.
  2. 제 1 항에 있어서,
    상기 소거 모드는 외부로부터 입력된 명령에 응답하여 설정되는 소거 방법.
  3. 제 1 항에 있어서,
    상기 소거 모드는 상기 비휘발성 메모리 장치의 사용자가 설정하는 소거 방법.
  4. 제 1 항에 있어서,
    상기 정상 소거 동작은 증가형 스텝 펄스 소거 방식에 따른 복수의 싸이클들을 수행하는 소거 방법.
  5. 제 4 항에 있어서,
    상기 복수의 싸이클들 각각은,
    소거될 메모리 블록의 워드라인들에 바이어스를 설정하는 단계;
    소거될 메모리 블록의 비트라인들 및 소거되지 않을 워드라인들을 플로팅시키는 바이어스를 설정단계;
    상기 메모리 블록의 웰로 소거 전압을 인가하는 실행단계;
    상기 비트라인들의 전압들, 상기 워드라인들의 전압들, 및 상기 웰의 전압을 방전하는 리커버리 단계; 및
    상기 메모리 블록의 메모리 셀들의 문턱전압들이 상기 소거 상태에 존재하는지를 판별하는 검증 단계를 포함하는 소거 방법.
  6. 제 5 항에 있어서,
    상기 긴급 소거 동작은, 상기 복수의 싸이클들 모두, 상기 복수의 싸이클들 중 일부 혹은 상기 복수의 싸이클들 중 어느 하나의 실행 단계에서 일부를 수행하는 소거 방법.
  7. 제 5 항에 있어서,
    상기 긴급 소거 동작은, 상기 정상 소거 동작의 상기 소거 전압보다 낮은 레벨을 갖는 소거 전압을 인가하고, 상기 복수의 싸이클들, 상기 복수의 싸이클들 중 일부, 혹은 상기 복수의 싸이클들 중 어느 하나의 실행 단계에서 일부를 수행하는 소거 방법.
  8. 제 5 항에 있어서,
    상기 긴급 소거 동작은, 상기 복수의 싸이클들 각각의 구간보다 짧은 구간을 갖는 적어도 하나의 싸이클, 혹은 상기 적어도 하나의 싸이클의 일부를 수행하는 소거 방법.
  9. 제 5 항에 있어서,
    상기 긴급 소거 동작은, 상기 정상 소거 동작의 상기 소거 전압보다 낮은 레벨을 갖는 소거 전압을 인가하고, 상기 복수의 싸이클들 각각의 구간보다 짧은 구간을 갖는 적어도 하나의 싸이클 혹은 상기 적어도 하나의 싸이클의 일부를 수행하는 소거 방법.
  10. 제 1 항에 있어서,
    복수의 문턱전압 상태들 중 어느 하나로 프로그램되는 프로그램 동작 이후에 상기 정상 소거 동작이 수행되고,
    상기 소거 상태는 상기 복수의 문턱전압 상태들 중 최하위 상태 및 상기 최하위 상태보다 낮은 소거 방법.
  11. 제 1 항에 있어서,
    복수의 문턱전압 상태들 중 어느 하나로 프로그램되는 프로그램 동작 이후에 상기 긴급 소거 동작이 수행되고,
    상기 의사 소거 상태는 상기 복수의 문턱전압 상태들 중 최상위 상태보다 낮은 소거 방법.
  12. 제 1 항에 있어서,
    상기 긴급 소거 동작을 수행할 때, 상기 제 2 소거 검증 레벨인 긴급 소거 마진을 결정하는 단계를 더 포함하는 소거 방법.
  13. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 복수의 메모리 블록들을 포함하고,
    상기 복수의 메모리 블록들 각각은, 어느 하나의 기판 위에 수직 방향으로 형성된 복수의 메모리 셀들을 갖는 복수의 스트링들을 포함하는 소거 방법.
  14. 복수의 메모리 블록들을 갖는 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 메모리 시스템의 블록 관리 방법에 있어서:
    메모리 블록에 M(M은 자연수)-비트 프로그램 동작을 수행하는 단계;
    상기 M-비트 프로그램 동작 이후에 상기 메모리 블록에 소거 동작이 필요할 때 상기 메모리 블록의 메모리 셀들의 문턱전압들을 의사 소거 상태로 만드는 긴급 소거 동작을 수행하는 단계;
    상기 메모리 블록에 상기 의사 소거 상태를 이용한 N(N은 양의 정수)-비트 프로그램 동작을 수행하는 단계; 및
    상기 N-비트 프로그램 동작 이후에 상기 메모리 블록에 소거 동작이 필요할 때 상기 메모리 블록의 메모리 셀들의 문턱전압들을 소거 상태로 만드는 정상 소거 동작을 수행하는 단계를 포함하고,
    상기 소거 상태는 제 1 소거 검증 레벨보다 낮고,
    상기 의사 소거 상태는 제 2 소거 검증 레벨보다 낮고,
    상기 제 2 소거 검증 레벨은 상기 제 1 소거 검증 레벨보다 높은 블록 관리 방법.
  15. 제 14 항에 있어서,
    상기 M-비트 프로그램 동작은, 어느 하나의 메모리 셀에 M-비트의 데이터를 동시에 저장시키는 블록 관리 방법.
  16. 제 14 항에 있어서,
    상기 M-비트 프로그램 동작을 수행하는 단계는,
    어느 하나의 페이지에 최하위 비트 프로그램 동작을 수행하는 단계; 및
    상기 페이지에 최상위 비트 프로그램 동작을 수행하는 단계를 더 포함하는 블록 관리 방법.
  17. 제 14 항에 있어서,
    상기 N-비트 프로그램 동작 이후에 상기 메모리 블록에 소거 동작이 필요할 때 상기 긴급 소거 동작을 반복할지 여부를 판별하는 단계를 더 포함하는 블록 관리 방법.
  18. 제 17 항에 있어서,
    상기 메모리 블록의 프로그램 혹은 소거 싸이클 관련 정보에 응답하여 상기 긴급 소거 동작이 반복되는 블록 관리 방법.
  19. 제 17 항에 있어서,
    상기 메모리 블록들 중 상기 정상 소거 동작, 프로그램 동작 혹은 읽기 동작이 성공적으로 수행된 비율에 따라 상기 긴급 소거 동작이 반복되는 블록 관리 방법.
  20. 제 19 항에 있어서,
    상기 정상 소거 동작의 성공 비율이 기준값 이상일 때, 상기 긴급 소거 동작이 반복되는 블록 관리 방법.
  21. 제 19 항에 있어서,
    상기 정상 소거 동작의 성공 비율이 기준값 이상일 때, 오버라이트될 비트를 결정하는 단계를 더 포함하는 블록 관리 방법.
  22. 제 19 항에 있어서,
    상기 정상 소거 동작 혹은 상기 프로그램 동작의 싸이클이 기준값 이상일 때, 상기 긴급 소거 동작이 반복되는 블록 관리 방법.
  23. 제 19 항에 있어서,
    상기 정상 소거 동작 혹은 상기 프로그램 동작의 싸이클이 기준값 이상일 때, 상기 긴급 소거 동작이 반복되는 블록 관리 방법.
  24. 제 14 항에 있어서,
    상기 M-비트 프로그램 동작 이후에 상기 메모리 블록의 소거 동작이 필요할 때, 상기 긴급 소거 동작이 필요한 지 여부를 판별하는 단계를 더 포함하는 블록 관리 방법.
  25. 제 24 항에 있어서,
    상기 긴급 소거 동작이 필요한 지 여부를 판별하는 단계는,
    쓰기 응답 시간을 예측하는 단계; 및
    상기 예측된 쓰기 응답 시간에 응답하여 상기 긴급 소거 동작을 수행할 지를 결정하는 단계를 포함하는 블록 관리 방법.
  26. 제 24 항에 있어서,
    상기 쓰기 응답 시간은 소거 시간을 포함하고,
    상기 쓰기 응답 시간을 예측하는 단계는, 프리 블록의 개수, 블록 소거 동작 비율, 프로그램 혹은 소거 싸이클, 데이터 리텐션 시간, 및 동작 온도 중 적어도 하나를 이용하여 상기 소거 시간을 예측하는 단계를 더 포함하는 블록 관리 방법.
  27. 제 24 항에 있어서,
    상기 긴급 소거 동작이 필요한 지 여부를 판별하는 단계는,
    호스트의 요청에 따라 빠른 쓰기 동작이 필요할 때 상기 긴급 소거 동작을 수행할 지를 결정하는 단계를 포함하는 블록 관리 방법.
  28. 제 24 항에 있어서,
    상기 긴급 소거 동작이 필요한 지 여부를 판별하는 단계는,
    입력된 데이터의 종류에 따라 상기 긴급 소거 동작을 수행할 지를 결정하는 단계를 포함하는 블록 관리 방법.
  29. 제 14 항에 있어서,
    상기 N-비트 프로그램 동작은 상기 M-비트 프로그램 동작의 최상위 상태보다 높은 상태를 이용하는 오버라이트를 수행하는 블록 관리 방법.
  30. 제 14 항에 있어서,
    상기 N는 상기 M보다 작은 블록 관리 방법.
  31. 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 메모리 시스템의 프로그램 방법에 있어서:
    데이터 및 어드레스를 입력받는 단계;
    소거 동작이 필요한 지를 판별하는 단계;
    상기 소거 동작이 필요할 때 긴급 소거 동작이 필요한 지를 판별하는 단계;
    상기 긴급 소거 동작이 필요할 때 의사 소거 상태를 만드는 상기 긴급 소거 동작을 수행하는 단계;
    상기 긴급 소거 동작이 필요하지 않을 때 소거 상태를 만드는 정상 소거 동작을 수행하는 단계; 및
    상기 소거 동작 이후에 상기 입력된 데이터에 대하여 상기 어드레스에 대응하는 상기 비휘발성 메모리 장치의 메모리 블록에 프로그램 동작을 수행하는 단계를 포함하고,
    상기 소거 상태는 제 1 소거 검증 레벨보다 낮고,
    상기 의사 소거 상태는 제 2 소거 검증 레벨보다 낮고,
    상기 제 2 소거 검증 레벨은 상기 제 1 소거 검증 레벨보다 높은 프로그램 방법.
  32. 제 31 항에 있어서,
    상기 소거 동작은, 상기 비휘발성 메모리 장치의 메모리 블록들 사이에 머지 동작 이후에 무효 데이터 혹은 가비지를 갖는 메모리 블록이 프리 블록을 필요로 할 때 수행되는 프로그램 방법.
  33. 제 31 항에 있어서,
    상기 프로그램 동작은 상기 메모리 블록에 상기 소거 상태를 이용한 M(M은 자연수)-비트 프로그램 동작인 프로그램 방법.
  34. 제 31 항에 있어서,
    상기 프로그램 동작은 상기 메모리 블록에 상기 의사 소거 상태를 이용한 N(N은 양의 정수)-비트 프로그램 동작인 프로그램 방법.
  35. 제 34 항에 있어서,
    상기 N-비트 프로그램 동작에서 상기 의사 소거 상태는 상기 소거 상태보다 문턱 전압이 높아지는 프로그램 방법.
  36. 제 34 항에 있어서,
    상기 N-비트 프로그램 동작은 상기 소거 상태를 이용한 M(M은 자연수)-비트 프로그램 동작의 최상위 상태보다 높은 엑스트라 상태를 이용하는 프로그램 방법.
  37. 제 34 항에 있어서,
    상기 N-비트 프로그램 동작은 저장될 데이터 값을 엔코딩하여 연속한 소정의 개수의 메모리 셀들에 프로그램하는 다차원 변조 방식(multi dimension modulation scheme)의 프로그램 동작인 프로그램 방법.
  38. 적어도 하나의 비휘발성 메모리 장치; 및
    상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
    상기 적어도 하나의 비휘발성 메모리 장치는,
    페이지 데이터를 메모리 셀당 1-비트 프로그램하는 복수의 제 1 메모리 셀들을 갖는 제 1 메모리 블록들을 포함하는 제 1 메모리 셀 어레이;
    상기 제 1 메모리 셀 어레이의 복수의 페이지 데이터를 어느 하나의 페이지에 메모리 셀당 멀티-비트 프로그램하는 복수의 제 2 메모리 셀들을 갖는 제 2 메모리 블록들을 포함하는 제 2 메모리 셀 어레이;
    상기 제 1 메모리 블록들을 제 1 소거 모드 및 제 2 소거 모드 중 어느 하나로 소거하고, 상기 제 2 메모리 블록들을 상기 제 1 소거 모드로 소거하는 제어 로직을 포함하고,
    상기 제 1 소거 모드는 상기 제 1 메모리 셀들 혹은 상기 제 2 메모리 셀들을 소거 상태로 만들고,
    상기 제 2 소거 모드는 상기 제 1 메모리 셀들을 의사 소거 상태로 만들고,
    상기 소거 상태는 제 1 소거 검증 레벨보다 낮고,
    상기 의사 소거 상태는 제 2 소거 검증 레벨보다 낮고,
    상기 제 2 소거 검증 레벨은 상기 제 1 소거 검증 레벨보다 높은 메모리 시스템.
  39. 제 38 항에 있어서,
    상기 제 1 메모리 셀 어레이의 상기 제 1 메모리 블록들 각각은, 상기 소거 상태를 이용한 1-비트 프로그램 동작을 수행한 뒤, 상기 의사 소거 상태를 이용한 1-비트 프로그램 동작을 수행하는 메모리 시스템.
  40. 제 38 항에 있어서,
    상기 제 1 및 제 2 소거 모드는 메모리 블록의 상태에 따라 결정되는 메모리 시스템.
  41. 제 40 항에 있어서,
    상기 메모리 블록의 프로그램 혹은 소거 싸이클의 회수가 소정의 값 미만일 때 상기 제 2 소거 모드가 결정되는 메모리 시스템.
  42. 제 38 항에 있어서,
    상기 메모리 블록의 프로그램 혹은 소거 싸이클의 회수가 소정의 값 이상일 때 상기 제 2 소거 모드가 결정되는 메모리 시스템.
  43. 제 38 항에 있어서,
    상기 제 1 메모리 블록들 중 소거 동작, 프로그램 동작 혹은 읽기 동작이 성공적으로 수행된 비율이 소정의 값 미만일 때 상기 제 2 소거 모드가 결정되는 메모리 시스템.
  44. 제 38 항에 있어서,
    상기 제 1 메모리 블록들 중 소거 동작, 프로그램 동작 혹은 읽기 동작이 성공적으로 수행된 비율이 소정의 값 이상일 때 상기 제 2 소거 모드가 결정되는 메모리 시스템.
  45. 제 38 항에 있어서,
    상기 메모리 제어기는, 상기 제 1 메모리 셀 어레이의 상기 복수의 페이지 데이터를 상기 어느 하나의 페이지에 상기 멀티-비트 프로그램시킬 때, 상기 복수의 페이지 데이터를 상기 제 1 메모리 셀 어레이로부터 읽어오고, 상기 읽어온 데이터의 에러를 정정하는 에러 정정 회로를 더 포함하는 메모리 시스템.
  46. 제 38 항에 있어서,
    상기 제 2 소거 모드는, 상기 제 1 소거 모드의 소거 전압보다 낮은 레벨의 소거 전압을 인가하거나, 상기 제 1 소거 모드의 상기 소거 싸이클들 중 일부, 상기 소거 싸이클들 중 어느 하나의 일부, 혹은 상기 소거 싸이클들 각각보다 짧은 소거 싸이클들, 상기 짧은 소거 싸이클들 중 일부, 혹은 상기 짧은 소거 싸이클들 중 어느 하나의 일부를 수행하는 메모리 시스템.
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