CN101534186B - 实现从以太网信号中提取时钟的数字平滑电路及方法 - Google Patents
实现从以太网信号中提取时钟的数字平滑电路及方法 Download PDFInfo
- Publication number
- CN101534186B CN101534186B CN200810017670.9A CN200810017670A CN101534186B CN 101534186 B CN101534186 B CN 101534186B CN 200810017670 A CN200810017670 A CN 200810017670A CN 101534186 B CN101534186 B CN 101534186B
- Authority
- CN
- China
- Prior art keywords
- frequency
- frequency divider
- signal
- output
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 15
- 238000009499 grossing Methods 0.000 title abstract 6
- 238000013500 data storage Methods 0.000 claims description 5
- 238000012795 verification Methods 0.000 abstract 1
- 238000012545 processing Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000011002 quantification Methods 0.000 description 1
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本发明涉及一种数字平滑电路以及利用该数字平滑电路从随机的以太网信号中提取时钟的方法，数字平滑电路包括比特调整电路和数字锁相环，数字锁相环包括鉴频器、鉴相器、加法器和小数分频器。本发明采用鉴频、鉴相并置方法，同时把数字滤波器融入其中，采用小数分频器构成数控振荡器，从中恢复El时钟信号。本发明解决了现有数字平滑电路结构复杂的技术问题，具有结构简单，易于实现的优点，用该方法设计ASIC电路，运行可靠，且经实验证明抖动指标符合有关ITU-T标准。
Description
技术领域
本发明涉及一种数字平滑电路以及利用该数字平滑电路从随机的以太网信号中提取时钟的方法。
背景技术
在基于IP的新一代通信网中，为了实现多业务传输，在发送端，把实时业务(TDM业务)进行打包处理，使其变成太网包的数据包，然后传输；在接收端，为了回复原来的TDM业务，对数据进行统计和抖动消除，从而获得码流的定时信息。抖动消除的基本原理就是数字锁相环的原理；利用锁相环技术实现对输入定时信号的量化、数字滤波和定时综合。传统的数字化理论在这里表现为简单的取整，电路往往对应的是吞吐脉冲，即为计数器的形式。
在TDMoIP***中，在发送端，需要发送的信号是标准的E1信号，为了在以太网***中传输，把E1信号进行拆分、封装，使其变成固定大小的以太网包，原来的E1信号中的定时信息全部丢失；在接收端收到的信号中不含有任何定时信息，数据的抖动也变为随机的，这就需要在接收端要进行特殊处理，才能回复E1信号的时钟。由于以太网信号是随机信号，首先对随机的以太网信号进行统计处理，得到信号的基本频率，然后以此频率为基准，进行数字平滑；传统的数字平滑电路可分为两类；一类是由比特调整电路和中等带宽的数字锁相环构成，另一类是由一个锁相环构成，但锁相环的带宽很窄。但是，该类数字平滑电路结构都比较复杂。
发明内容
本发明目的是提供一种实现从以太网信号中提取时钟的数字平滑电路及方法，其解决了现有数字平滑电路结构复杂的技术问题。
本发明的技术解决方案是：
一种实现从以太网信号中提取时钟的数字平滑电路，包括比特调整电路和中等带宽的数字锁相环，所述比特调整电路是由多模计数器和数据存储器组成；所述多模计数器包括第一计数器1和第二计数器2；其特殊之处是，所述数字锁相环包括鉴频器FD、鉴相器PD、加法器3和小数分频器；所述第一计数器1和第二计数器2的输出以及鉴相控制信号vd分别与鉴频器PD的输入相连；所述鉴相控制信号vd和小数分频器的输出分别与鉴相器FD的输入相连；所述鉴频器FD和鉴相器PD的输出分别与加法器3的输入相连；所述加法器3的输出分别与小数分频器的输入相连。
上述小数分频器包括控制器4、第一分频器5、第二分频器6和选择器MUX；所述加法器3的输出与控制器4的输入相连，所述控制器4的输出与选择器MUX的控制端相连；所述第一分频器5和第二分频器6的输入分别接基准时钟信号，其输出分别与选择器MUX的输入端相连。
上述控制器4由串行加法器构成。
一种实现从以太网信号中提取时钟的方法，其包括以下步骤：
1]第一计数器1和第二计数器2分别对以太网信号的输入信号fin和输出信号fout进行计数；
2]计数结果和鉴相控制信号vd分别送入鉴频器FD，鉴频器FD输出频差fd；鉴相器PD利用高速时钟对选择器MUX的输出信号和鉴相控制信号vd的相差进行计数，输出相差pd；
3]加法器3把鉴频器FD和鉴相器PD的结果和常数相加，产生分频器的控制信号；
4]分频器根据加法器3处理后产生的控制信号得到分频比，送入小数分频器；
5]小数分频器输出以太网的输出信号fout。
上述分频器将分频比送入小数分频器的具体步骤为：控制器4根据加法器3的输出信号filter，得到分频比，并将分频比送入选择器MUX，选择器MUX根据分频比，对第一分频器5和第二分频器6的频率进行选择和调整，输出以太网的输出信号fout。
本发明具有如下优点：
1、本发明提出了一种可对E1支路信号平滑的数字平滑器，其中包含二阶数字锁相环，结构简单，易于实现，尤其适合ASIC实现，用该方法设计ASIC电路，运行可靠，且经实验证明抖动指标符合有关ITU-T标准。
2、本发明采用鉴频、鉴相并置方法，同时把数字滤波器融入其中，采用小数分频器构成数控振荡器，从中恢复E1时钟信号。
3、本发明使输出数据流的频率的变化在时间上拉长，便于数字锁相环的设计。
附图说明
图1为本发明的电路原理示意图；
其中：1-第一计数器、2-第二计数器、3-加法器、4-控制器、5-第一分频器、6-第二分频器、FD-鉴频器、PD-鉴相器、MUX-选择器、fout-输出信号、fin-输入信号、vd-鉴相控制信号、f0-基准时钟、filter-加法器输出信号、fd-输入信号和输出信号的频差、pd-输入信号和输出信号的相差。
具体实施方式
本发明数字平滑电路，包括比特调整电路和中等带宽的数字锁相环，比特调整电路是由多模计数器和数据存储器组成；多模计数器包括第一计数器和第二计数器；数字锁相环包括鉴频器、鉴相器、加法器和小数分频器；第一计数器和第二计数器的输出以及鉴相控制信号分别与鉴频器的输入相连；鉴相控制信号和小数分频器的输出分别与鉴相器的输入相连；鉴频器和鉴相器的输出分别与加法器的输入相连；加法器的输出分别与小数分频器的输入相连。小数分频器包括控制器、第一分频器、第二分频器和选择器；加法器的输出与控制器的输入相连，控制器的输出与选择器的控制端相连；第一分频器和第二分频器的输入分别接基准时钟信号，其输出分别与选择器MUX的输入端相连；控制器根据输入信号产生对第一分频器和第二分频器输出的控制信号，控制器由串行加法器构成。
一种实现从以太网信号中提取时钟的方法，包括以下步骤：第一计数器和第二计数器分别对以太网信号的输入信号和输出信号进行计数；计数结果和鉴相控制信号分别送入鉴频器，鉴频器输出频差；鉴相器利用高速时钟对选择器的输出信号和鉴相控制信号的相差进行计数，输出相差；加法器把鉴频器和鉴相器的结果和常数相加，产生控制器的控制信号；控制器根据加法器处理后产生的控制信号得到分频比，送入选择器；选择器根据分频比，对第一分频器和第二分频器的频率进行选择和调整，输出以太网的输出信号。
本发明原理：
本发明针对通过以太网传输E1信号的数据结构，设计出了一种全数字锁相环，采用鉴频、鉴相并置方法，同时把数字滤波器融入其中，采用小数分频器构成数控振荡器，从中恢复E1时钟信号。经硬件实验证实达到了设计要求，该电路结构简单，易于集成到ASIC中去，有较强的实用性，便于推广应用。
本发明采用由比特调整电路和中等带宽的数字锁相环构成数字平滑电路，比特调整电路是由多模计数器和数据存储器组成；多模计数器根据数据缓冲器FIFO的状态，确定在数据流上加或扣脉冲的频率，然后把这种信息存入数据存储器，实现在数据流上加扣脉冲，使输出数据流的频率的变化在时间上拉长。
本发明是一个直接处理式锁相环，第一计数器和第二计数器分别对读写时钟脉冲进行计数，减法器，输出频差，数字鉴相器，是一个计数器，用高速时钟对相差进行计数，加法器的作用是把鉴频和鉴相的结果和常数相加，产生控制器的控制信号，控制器是由串行加法器构成；第一分频器和第二分频器是M和M+1分频器，它们和控制器、选择器一起构成一个含有小数的分频器，分频器的分频比是由鉴频和鉴相的结果，经过加法器处理后产生的控制信号确定。
由于数字锁相环和比特调整电路一起构成数字抖动衰减器，用来衰减通过以太网传输E1信号引起的抖动，这里的比特调整电路就相当于一个可控的低通滤波器，根据设计要求，比特调整电路的输出，即锁相环的输入为：首先对以太网数据进行统计，确定E1信号的基本速率，然后对高于或低于基本速率的数据进行比特调整，比特调整的快慢由自适应算法确定。
第一计数器和第二计数器是相同的循环计数器，只是初始值不相同，其功能相当于对过去输入信号进行无穷次累加，它们和鉴频器、鉴相器、加法器共同完成鉴频、鉴相的作用，同时还含有滤波器的功能，也就是说把鉴频、鉴相结果进行了数字滤波。鉴相控制信号完成对鉴频、鉴相结果的取值时刻，实际上起一个量化间隔的作用，它应和鉴相器的摸数有确定的整数比例关系。加法器在这里的作用是把鉴频、鉴相的结果并置和一个常数相加，起一个电路前后衔接的作用。实际上，信号在经过加法器之后，才真正完成了鉴频、鉴相作用。
Claims (3)
1.一种实现从以太网信号中提取时钟的数字平滑电路，包括比特调整电路和中等带宽的数字锁相环，所述比特调整电路是由多模计数器和数据存储器组成；所述多模计数器包括第一计数器(1)和第二计数器(2)；
其特征在于：所述数字锁相环包括鉴频器(FD)、鉴相器(PD)、加法器(3)和小数分频器；所述第一计数器(1)的输入端接以太网信号的输出信号(fout)端，所述第二计数器(2)的输入端接以太网信号的输入信号(fin)端，所述第一计数器(1)和第二计数器(2)的输出以及鉴相控制信号(vd)分别与鉴频器(FD)的输入相连；所述鉴相控制信号(vd)和小数分频器的输出分别与鉴相器(PD)的输入相连；所述鉴频器(FD)和鉴相器(PD)的输出分别与加法器(3)的输入相连；所述小数分频器包括控制器(4)、第一分频器(5)、第二分频器(6)和选择器(MUX)；所述加法器(3)的输出与控制器(4)的输入相连，所述控制器(4)的输出与选择器(MUX)的控制端相连；所述第一分频器(5)和第二分频器(6)的输入分别接基准时钟信号(f0)，其输出分别与选择器(MUX)的输入端相连。
2.根据权利要求1所述的数字平滑电路，其特征在于：所述控制器(4)由串行加法器构成。
3.一种实现从以太网信号中提取时钟的方法，其特征在于：其包括以下步骤：
1]第一计数器(1)和第二计数器(2)分别对以太网信号的输入信号(fin)和输出信号(fout)进行计数；
2]计数结果和鉴相控制信号(vd)分别送入鉴频器(FD)，鉴频器(FD)输出频差(fd)；鉴相器(PD)利用高速时钟对选择器(MUX)的输出信号和鉴相控制信号(vd)的相差进行计数，输出相差(pd)；
3]加法器(3)把鉴频器(FD)和鉴相器(PD)的结果和常数相加，产生小数分频器的控制信号；
4]所述小数分频器包括控制器(4)、第一分频器(5)、第二分频器(6)和选择器(MUX)；所述控制器(4)根据加法器(3)的输出信号(filter)，得到分频比，并将分频比送入选择器(MUX)，选择器(MUX)根据分频比，对第一分频器(5)和第二分频器(6)的频率进行选择和调整，输出以太网的输出信号(fout)，所述第一分频器(5)和第二分频器(6)的输入分别接基准时钟信号(f0)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200810017670.9A CN101534186B (zh) | 2008-03-10 | 2008-03-10 | 实现从以太网信号中提取时钟的数字平滑电路及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200810017670.9A CN101534186B (zh) | 2008-03-10 | 2008-03-10 | 实现从以太网信号中提取时钟的数字平滑电路及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101534186A CN101534186A (zh) | 2009-09-16 |
| CN101534186B true CN101534186B (zh) | 2014-05-21 |
Family
ID=41104597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200810017670.9A Expired - Fee Related CN101534186B (zh) | 2008-03-10 | 2008-03-10 | 实现从以太网信号中提取时钟的数字平滑电路及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101534186B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2333957B1 (en) * | 2009-12-04 | 2015-01-28 | Nxp B.V. | A clock signal generator |
| CN102104378B (zh) * | 2009-12-18 | 2013-01-02 | 中国科学院微电子研究所 | 用于全数字锁相环的锁定检测方法及装置 |
| CN101860415B (zh) * | 2010-05-18 | 2012-08-22 | 中国电子科技集团公司第五十四研究所 | 一种容误码的扩展Golay码编码参数盲识别方法 |
| WO2014127519A1 (en) * | 2013-02-22 | 2014-08-28 | Telefonaktiebolaget L M Ericsson(Publ) | Time synchronous pluggable transceiver |
| CN108923782B (zh) * | 2018-07-19 | 2021-09-07 | 深圳大学 | 一种全数字锁相环及其快速锁相方法 |
| CN117254805B (zh) * | 2023-11-20 | 2024-05-28 | 深圳市华普微电子股份有限公司 | 一种sub-1g全频覆盖频率综合电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101079630A (zh) * | 2006-05-23 | 2007-11-28 | 中兴通讯股份有限公司 | 一种用于实现时钟相位平滑切换的数字锁相环装置及方法 |
-
2008
- 2008-03-10 CN CN200810017670.9A patent/CN101534186B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101079630A (zh) * | 2006-05-23 | 2007-11-28 | 中兴通讯股份有限公司 | 一种用于实现时钟相位平滑切换的数字锁相环装置及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101534186A (zh) | 2009-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101534186B (zh) | 实现从以太网信号中提取时钟的数字平滑电路及方法 | |
| CN108880723B (zh) | 一种时钟同步的方法和装置 | |
| CA3161433A1 (en) | Transvascular diaphragm pacing systems and methods of use | |
| US7936793B2 (en) | Methods and apparatus for synchronizing data transferred across a multi-pin asynchronous serial interface | |
| CN1551556A (zh) | 在分组网上的时钟同步 | |
| WO2002051060A2 (en) | Pll/dll dual loop data synchronization utilizing a granular fifo fill level indicator | |
| US8855148B2 (en) | Multiplexing transmission system, receiver apparatus and module, transmitter apparatus for multiplexing transmission | |
| JP2008235985A (ja) | クロックデータリカバリー回路及び通信装置 | |
| CN103427830B (zh) | 一种具有高锁定范围的半盲型过采样时钟数据恢复电路 | |
| CN101686120A (zh) | 一种实现时钟同步的装置及方法 | |
| EP4125230A1 (en) | Low latency network device and method for treating received serial data | |
| CN1842070A (zh) | 具有多级的定时恢复电路 | |
| CN108833366A (zh) | 基于as6802协议的控制帧压缩方法 | |
| US9705665B2 (en) | Oversampling CDR which compensates frequency difference without elasticity buffer | |
| CN101310471B (zh) | 信号分离电路、信号分离方法、信号多路复用电路及信号多路复用方法 | |
| TWI234929B (en) | An arrangement for capturing data | |
| US7436919B2 (en) | Methods and apparatus for bit synchronizing data transferred across a multi-pin asynchronous serial interface | |
| CN108880539B (zh) | 时钟信号调整方法及装置、视频监控*** | |
| CN103795521B (zh) | 一种基于以太网传送e1信号的时钟恢复方法及装置 | |
| US6628173B2 (en) | Data and clock extractor with improved linearity | |
| CN111475447B (zh) | 一种基于lvds的高速串行传输的装置及数据传输方法 | |
| CN103686215B (zh) | 分组发送接收装置和解扰*** | |
| US8666006B1 (en) | Systems and methods for high speed data recovery with free running sampling clock | |
| EP1798917A1 (en) | Method of passing a constant bit rate digital signal through an ethernet interface and system for carrying out the method | |
| KR101276727B1 (ko) | 위상 주파수 검출 방법 및 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20140521 |