CN102104021B - 晶片切割方法 - Google Patents

晶片切割方法 Download PDF

Info

Publication number
CN102104021B
CN102104021B CN2009102615866A CN200910261586A CN102104021B CN 102104021 B CN102104021 B CN 102104021B CN 2009102615866 A CN2009102615866 A CN 2009102615866A CN 200910261586 A CN200910261586 A CN 200910261586A CN 102104021 B CN102104021 B CN 102104021B
Authority
CN
China
Prior art keywords
die bonding
chip
wafer
back side
carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2009102615866A
Other languages
English (en)
Other versions
CN102104021A (zh
Inventor
李和鸿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Chipmos Technologies Inc
Original Assignee
BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Chipmos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BERMUDA CHIPMOS TECHNOLOGIES Co Ltd, Chipmos Technologies Inc filed Critical BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Priority to CN2009102615866A priority Critical patent/CN102104021B/zh
Publication of CN102104021A publication Critical patent/CN102104021A/zh
Application granted granted Critical
Publication of CN102104021B publication Critical patent/CN102104021B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)

Abstract

本发明提供一种晶片切割方法，是于一晶片的有源面切割一设定深度，再研磨该晶片的背面以形成多个芯片，接着设置分离的芯片贴膜于每一芯片的背面。藉此，本发明的晶片切割方法形成的每一芯片的背面较为平滑且各边缘位置较为平直，故芯片较为完整、无损伤、不易破裂。并且，这些芯片贴膜不需切割工序，故可避免现有的芯片及刀具切割对位不准的问题。再者，本发明的方法可快速准确地设置芯片贴膜于相对的平滑芯片背面，且不会产生现有的技术中溢胶、黏胶厚度不均的问题。

Description

晶片切割方法
技术领域
本发明是关于一种切割方法，具体说，是关于一种晶片切割方法。
背景技术
在现有的晶片切割方法中，其工序是先将晶片研磨后再与芯片贴膜(dieattach film，DAF)进行贴合，之后再进行切割的动作，以分离成多个芯片及芯片贴膜，因此不仅工序较为复杂，且容易造成芯片侧面碎裂(Side Chipping)和芯片背面碎裂(Back side Chipping)，故芯片强度不足，容易在后续贴片工序产生芯片碎裂。且亦容易有芯片贴膜边缘因刀具切割时产生毛边。
另一种现有的晶片切割方法为DBG(Dicing before grinding)工序，其是先于晶片有源面上进行预切割，之后再于非有源面上进行晶片研磨，藉此预防芯片侧面碎裂和芯片背面碎裂的问题产生。DBG工序所制造的芯片于设置到载体时，需于载体上先涂覆黏胶，再以芯片黏置于载体上，再进行打线等工序。然而，其制作过程繁杂，无法精简工序。
再者，DBG工序由于晶片较薄，适用于多颗芯片堆叠，若需堆叠芯片时，则必须再与芯片贴膜(die attach film，DAF)进行贴合，之后必须再进行一次芯片贴膜的切割步骤，因此不仅工序较为复杂，且容易造成芯片和切割刀具的切割对位问题(对位不准)，同样地，该芯片贴膜亦容易因刀具切割而于边缘形成毛边。
因此，实有必要提供一种创新且具进步性的晶片切割方法，以解决上述问题。
发明内容
本发明提供一种晶片切割方法，包括以下步骤：(a)提供一晶片，该晶片具有一有源面及一背面；(b)切割该有源面至一设定深度，以形成多个槽道，这些槽道界定多个芯片；(c)研磨该背面至显露这些槽道，以分离这些芯片；(d)设置一黏贴膜层于一载体的一表面，该黏贴膜层具有多个分离的芯片贴膜(die attach film)，且该每一芯片贴膜的尺寸实质上等于每一芯片的背面的尺寸；及(e)设置这些芯片贴膜于每一芯片的背面。
在本发明的晶片切割方法中，是先切割该有源面至一设定深度，再研磨该晶片的背面以分离这些芯片，因此每一芯片的背面较为平滑，每一芯片的各边缘位置较为平直，亦即芯片较为完整、无损伤、不易破裂。并且，这些芯片贴膜在结合这些芯片的背面前即为分离状而暂时设置于载体上，因此省略了一道切割工序，故可避免现有的芯片及刀具切割对位(对位不准)及这些芯片贴膜边缘产生毛边等问题。再者，本发明的方法可快速准确地设置芯片贴膜于相对的平滑的芯片的背面，且不会产生现有的技术中溢胶、黏胶厚度不均的问题。
附图说明
图1显示本发明于一晶片有源面切割至一设定深度的示意图；
图2显示本发明设置一研磨胶带于该有源面的示意图；
图3显示本发明研磨该晶片的背面以形成多个芯片的示意图；
图4显示本发明于一载体的表面设置多个芯片贴膜的示意图；
图5显示图4的俯视图；
图6显示本发明于该载体的表面设置一热塑性胶层的俯视图；
图7显示本发明将设有这些芯片贴膜的该载体设置固定于一承载单元，且设置这些芯片贴膜于每一芯片的背面的示意图；及
图8显示本发明移除研磨胶带的示意图。
具体实施方式
图1至图7显示本发明晶片切割方法的过程示意图。参考图1，首先提供一晶片10，该晶片10具有一有源面11及一背面12。切割该有源面11至一设定深度，以形成多个槽道13，这些槽道13界定多个芯片14。
参考图2，在本实施例中，本发明的方法另包括一设置一研磨胶带20于该晶片10的有源面11的步骤。在后续的研磨薄化工序中，该研磨胶带20可保护该晶片10的有源面11，以防止该晶片10的有源面11受到污染及破坏。
配合参考图2及图3，研磨该晶片10的背面12至显露这些槽道13，以分离这些芯片14。此时，研磨分离后的这些芯片14是仍结合于该研磨胶带20，并且整齐地排列设置于该研磨胶带20的表面。
配合参考图3、图4及图5，设置一黏贴膜层30于一载体40的一表面，该黏贴膜层30具有多个分离的芯片贴膜(die attach film，DAF)31，且该每一芯片贴膜31的尺寸实质上等于每一芯片14的背面141的尺寸。并且，这些芯片贴膜31于该载体40表面的分布位置是配合这些芯片14于研磨胶带20表面的分布位置，使得每一芯片贴膜31是对应于一芯片14的背面141。
配合参考图5及图6，在本实施例中，形成这些芯片贴膜31包括以下步骤：设置一热塑性胶层30’于该载体40的一表面，其中该热塑性胶层30’包括多个独立的区块薄层31’；及预烤(例如：以低于130℃的温度进行加热)该热塑性胶层30’，使这些区块薄层31’形成这些芯片贴膜31。较佳地，本发明的方法是以网印方式设置该热塑性胶层30’，且该热塑性胶层30’是B阶(B-stage)胶。
参考图7，将设有这些芯片贴膜31的该载体40设置固定于一承载单元50，并且，在本实施例中，该承载单元50包括一薄层51及一框架52，该薄层51固定于该框架52，且该载体40设置于该薄层51的一表面。可理解的是，该承载单元50亦可不具有该薄层51，而该框架52直接固定该载体40，其并不限定为如图6或图7所示的该薄层51固定于该框架52的结构。
在本实施例中，该研磨胶带20具有至少一第一对位点21，该载体40具有至少一第二对位点41，该至少一第二对位点41对应该至少一第一对位点21，使得这些芯片贴膜31对应这些芯片14，以贴合每一相对的芯片贴膜31及芯片14的背面141。
其中，由于这些芯片14与该至少一第一对位点21之间具有设定的第一位置关系。例如，使用者已预先设定每一芯片14相对于该至少一第一对位点21的距离、角度等位置条件，每一芯片14相对于该至少一第一对位点21的相对位置即已得知确定。并且，这些芯片贴膜31与该至少一第二对位点41同样具有设定的第二位置关系，其中该第二位置关系是配合该第一位置关系。因此，只要对应该至少一第一对位点21及该至少一第二对位点41，即可快速准确地对位结合每一相对的芯片贴膜31及芯片14的背面141。
配合参考图7及图8，在本实施例中，在结合每一相对的芯片贴膜31及芯片14的背面141之后，另包括一移除该研磨胶带20的步骤。其中，依据使用的该研磨胶带20的不同材质或特性，选择以直接撕除或紫外光照射方式移除。
在本发明的晶片切割方法中，由于先切割该有源面11至一设定深度，再研磨该晶片10的背面12以分离这些芯片14，因此每一芯片14的背面141较为平滑，每一芯片14的各边缘位置较为平直，亦即这些芯片14较为完整、较无损伤、不易破裂。并且，这些芯片贴膜31在结合这些芯片14的背面141前即为分离，因此省略了一道切割工序，故可避免现有的芯片及刀具切割对位(对位不准)以及切割后这些芯片贴膜31产生毛边的问题。再者，本发明的方法可快速准确地设置芯片贴膜31于相对的平滑的芯片14的背面141，且不会产生现有的技术(例如：芯片堆叠)中溢胶、黏胶厚度不均的问题。
上述实施例仅为说明本发明的原理及其功效，并非限制本发明。因此本领域的技术人员对上述实施例进行修改及变化仍不脱本发明的精神。本发明的权利范围应由后述的本申请权利要求范围所限定。

Claims (9)

1.一种晶片切割方法，包括以下步骤：
(a)提供一晶片，该晶片具有一有源面及一背面；
(b)切割该有源面至一设定深度，以形成多个槽道，这些槽道界定多个芯片；
(c)研磨该背面至显露这些槽道，以分离这些芯片；
(d)设置一黏贴膜层于一载体的一表面，该黏贴膜层具有多个分离的芯片贴膜，且该每一芯片贴膜的尺寸实质上等于每一芯片的背面的尺寸；及
(e)设置这些芯片贴膜于每一芯片的背面；
其中，在步骤(d)中形成这些芯片贴膜包括以下步骤：
(d1)设置一热塑性胶层于该载体的一表面，其中该热塑性胶层包括多个独立的区块薄层；及
(d2)预烤该热塑性胶层，使这些区块薄层形成这些芯片贴膜。
2.根据权利要求1所述的方法，其特征在于，在步骤(c)之前另包括一设置一研磨胶带于该晶片的有源面的步骤。
3.根据权利要求2所述的方法，其特征在于，在步骤(d1)中是以网印方式设置该热塑性胶层。
4.根据权利要求2所述的方法，其特征在于，在步骤(d1)中该热塑性胶层是B阶胶。
5.根据权利要求2所述的方法，其特征在于，在步骤(d)中还包括一设置该载体于一承载单元的步骤。
6.根据权利要求5所述的方法，其特征在于，该承载单元包括一薄层及一框架，该薄层固定于该框架，且该载体设置于该薄层的一表面。
7.根据权利要求2所述的方法，其特征在于，该研磨胶带具有至少一第一对位点，该载体具有至少一第二对位点，该至少一第二对位点对应该至少一第一对位点，使得这些芯片贴膜对应这些芯片，以贴合每一相对的芯片贴膜及芯片的背面。
8.根据权利要求7所述的方法，其特征在于，在步骤(e)之后还包括一移除该研磨胶带的步骤。
9.根据权利要求8所述的方法，其特征在于，该研磨胶带是以直接撕除或紫外光照射方式移除。
CN2009102615866A 2009-12-16 2009-12-16 晶片切割方法 Expired - Fee Related CN102104021B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2009102615866A CN102104021B (zh) 2009-12-16 2009-12-16 晶片切割方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2009102615866A CN102104021B (zh) 2009-12-16 2009-12-16 晶片切割方法

Publications (2)

Publication Number Publication Date
CN102104021A CN102104021A (zh) 2011-06-22
CN102104021B true CN102104021B (zh) 2013-07-31

Family

ID=44156687

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009102615866A Expired - Fee Related CN102104021B (zh) 2009-12-16 2009-12-16 晶片切割方法

Country Status (1)

Country Link
CN (1) CN102104021B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103065957B (zh) * 2012-12-27 2016-04-20 日月光半导体制造股份有限公司 半导体基板切割的装置及半导体晶圆切割的制造方法
TWI524408B (zh) * 2013-01-30 2016-03-01 精材科技股份有限公司 晶圓封裝方法
JP6033116B2 (ja) * 2013-02-22 2016-11-30 株式会社ディスコ 積層ウェーハの加工方法および粘着シート
TWI562220B (en) * 2014-05-22 2016-12-11 Xintec Inc Manufacturing method of semiconductor structure
CN104192791A (zh) * 2014-09-15 2014-12-10 华东光电集成器件研究所 一种mems晶圆的切割方法
CN109411377B (zh) * 2018-11-07 2020-07-21 苏州晶方半导体科技股份有限公司 一种超薄来料封装方法及封装结构
CN112259473B (zh) * 2020-10-16 2023-02-03 深圳佰维存储科技股份有限公司 贴附daf的小基板生成方法、装置、存储介质及电子设备
CN113410164B (zh) * 2021-06-15 2024-04-09 珠海天成先进半导体科技有限公司 一种单芯片daf胶带粘晶方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101086952A (zh) * 2006-06-06 2007-12-12 南茂科技股份有限公司 晶片封装体与用以制造具有胶层的晶片的晶圆处理方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI339865B (en) * 2007-08-17 2011-04-01 Chipmos Technologies Inc A dice rearrangement package method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101086952A (zh) * 2006-06-06 2007-12-12 南茂科技股份有限公司 晶片封装体与用以制造具有胶层的晶片的晶圆处理方法

Also Published As

Publication number Publication date
CN102104021A (zh) 2011-06-22

Similar Documents

Publication Publication Date Title
CN102104021B (zh) 晶片切割方法
CN101026126B (zh) 半导体芯片制造方法
CN100530593C (zh) 切割晶圆的方法
JP5307593B2 (ja) 積層ウェーハの分割方法
CN103441103B (zh) 晶圆切割方法
TW200300977A (en) Dicing method using cleaved wafer
CN103192459A (zh) 晶片切割方法及采用该方法制造发光器件芯片的方法
CN109559983B (zh) 晶圆的切割方法
CN111900078B (zh) 一种铌酸锂晶圆的减薄方法
JP2014183310A (ja) ウェハー製造工程の切断方法
CN111993615B (zh) 单晶小硅块的拼接切割方法
US9812361B2 (en) Combination grinding after laser (GAL) and laser on-off function to increase die strength
CN108987268A (zh) 晶片的加工方法
CN105390444A (zh) 脆性材料基板的分断方法及分断装置
CN117727694B (zh) 晶圆切割方法
CN100420003C (zh) 一种陶瓷基板及其分断方法
TWI401737B (zh) Wafer cutting method
JP5356791B2 (ja) 積層製品の製造方法
CN101582392A (zh) 接触式影像感测单元的晶圆切割方法
US20230207303A1 (en) Semiconductor packaging method
JP5406119B2 (ja) ウエハ製造方法及びウエハ製造装置
JP2008120947A (ja) 転写テープ及びこの転写テープを用いた半導体装置の製造方法
CN111696968B (zh) 半导体结构的制造方法
JP2016054192A (ja) 半導体ウエハのダイシング方法
CN105023839A (zh) 一种制作双层结构硅片的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130731

Termination date: 20201216