CN102006160A

CN102006160A - 用来产生抖动时钟信号的抖动产生器

Info

Publication number: CN102006160A
Application number: CN2010105208629A
Authority: CN
Inventors: 曾子建
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2007-12-24
Filing date: 2007-12-24
Publication date: 2011-04-06
Anticipated expiration: 2027-12-24
Also published as: CN102006160B

Abstract

本发明提供一种用来产生抖动时钟信号的抖动产生器，其包括抖动控制信号产生器以及抖动时钟产生器。该抖动控制信号产生器用来于不同时间点自多个候选数字代码中选择一个数字代码，并分别输出所选取的多个不同的数字代码；而该抖动时钟产生器耦接于该抖动控制信号产生器，用来产生该抖动时钟信号，其中该抖动时钟产生器分别依据该多个不同的数字代码来动态调整该抖动时钟信号。

Description

用来产生抖动时钟信号的抖动产生器

本发明是以下专利申请的分案申请：申请号：200710160159.X，申请日：2007年12月24日，发明名称：用来产生抖动时钟信号的抖动产生器

技术领域

本发明涉及一种抖动产生器(jitter generator)，具体地，涉及一种可产生一抖动时钟信号以应用在芯片中的内建自测(built-in-self-test，BIST)的抖动产生器。

背景技术

在数字通信***中，接收机对于定时抖动(timing jitter)的容忍能力是衡量整个***性能的一项重要参数，特别是在高速的通信***。所谓时间抖动，指的是当数据或是时钟信号上升沿/下降沿应该出现的位置发生了偏移所导致(亦即相位偏移)，因而可能使接收机的误码率(bit error rate，BER)上升。已知的解决方案通常通过接收机中的时钟和数据还原电路(clock anddata recovery，CDR)来降低抖动对于接收机的影响。

因此，如何测试接收机的抖动容忍度(jitter tolerance)一直是项重要的课题。常见的测试架构利用一抖动产生器来产生一含有时间抖动的频率信号，并将一串随机的测试数据位输入至一D型触发器(D-type flip-flop)，而该D型触发器通过该含有时间抖动的频率信号来触发而运作；这样，该D型触发器便可输出一串具有时间抖动的数据位。接着再将此具有时间抖动的数据位串流输入至接收机，将接收机的输出与输入的测试数据位串流相比较来得知接收机的抖动容忍能力。

然而，一个好的抖动产生器必须要能控制抖动的频率以及抖动幅度的大小；其中，抖动幅度指的是数据或时钟信号相位偏移的大小，而抖动的频率是指相位偏移发生的次数。尽管目前市面上已有现成的测试仪器可以满足此需求，然而此种测试仪器价格昂贵，亦不利于批量测试。另一种替代方式则是利用信号产生器以及混频器调变出带有抖动的频率信号，此法成本较低。

发明内容

本发明的目的在于提供一种可用于芯片中的内建自测的抖动产生器，以节省批量测试时的机器成本。

本发明的一个实施例提供一种用来产生一抖动时钟(jittered clock)信号的抖动产生器(jitter generator)，其包括一抖动控制信号产生器以及一抖动时钟产生器。该抖动控制信号产生器用来于不同时间点自多个候选数字代码中选择一数字代码，并分别输出所选取的多个不同的数字代码；而该抖动时钟产生器耦接于该抖动控制信号产生器，用来产生该抖动时钟信号，其中该抖动时钟产生器分别依据该多个不同的数字代码来动态调整该抖动时钟信号。

本发明的另一实施例提供一种用来产生一抖动时钟信号的抖动产生器，包括一抖动控制信号产生器以及一抖动时钟产生器。该抖动控制信号产生器用来产生一抖动控制信号；而该抖动时钟产生器耦接于该抖动控制信号产生器，其包括一时钟锁定电路，用来依据一时钟输入信号与一时钟反馈信号执行一时钟锁定操作，以于第一节点产生该时钟反馈信号以及于第二节点产生该抖动时钟信号。

附图说明

图1为本发明第一实施例的抖动产生器的功能框图；

图2为图1所示的抖动控制信号产生器所输出的数字代码的示意图；

图3为图1所示的抖动产生器所输出的抖动时钟信号的示意图；

图4为图1所示的多相位时钟产生器所输出的频率相同但相位相异的多个时钟输出信号的示意图；

图5为本发明第二实施例的抖动产生器的功能框图；

图6为本发明第三实施例的抖动产生器的功能框图；

图7为图6所示的相位内插延迟锁定环的功能框图；

图8为本发明第四实施例的抖动产生器的功能框图；

图9为图8所示的相位内插锁相环的功能框图；

图10为本发明第五实施例的抖动产生器的功能框图；以及

图11为本发明第六实施例的抖动产生器的功能框图。

具体实施方式

请参考图1，图1所示为本发明第一实施例的抖动产生器10的功能框图。抖动产生器10包括抖动时钟产生器100以及抖动控制信号产生器110，而抖动时钟产生器100则包括一多相位时钟产生器102以及一相位选择器104。抖动控制信号产生器110用来于不同时间点自多组候选数字代码中选择至少一组数字代码，并分别输出所选取的多个不同的数字代码，在本实施例中，抖动控制信号产生器110通过一直接数字频率合成器(direct digital frequencysynthesizer，DDFS)112来加以实现。直接数字频率合成器112为一种用来产生数字化的任意波形的组件，其操作原理已为熟知该技术者所知，故相关细节在此不再赘述。依据抖动频率控制信号J_freq以及抖动幅度控制信号J_amp可控制直接数字频率合成器112依序产生所需的数字波形信号，以此数字波形信号作为数字代码SEL(如图2所示)。抖动时钟产生器100用来产生抖动时钟信号J_out，并依据数字代码SEL来动态调整抖动时钟信号J_out(如图3所示)。在本实施例中，抖动时钟产生器100由多相位时钟产生器102以及相位选择器104所组成；其中，多相位时钟产生器102根据时钟输入信号CLK_in以产生多个候选时钟输出信号CLK_out(n)，其中该多个时钟输出信号CLK_out(n)为频率相同但相位相异的时钟信号(在本实施例中，n＝0～3，亦即可产生四个不同相位的时钟信号，如图4所示)。本实施例中，多相位时钟产生器102通过一多相位锁相环(multi-phase phase locked loop，multi-phase PLL)106来实现，请注意，此仅用来示范说明，并非用来作为本发明的限制条件，亦即任何可产生频率相同但相位相异的多个时钟信号的电路均可被采用以实现所要的多相位时钟产生器102。相位选择器104耦接至多相位时钟产生器102以及相位选择控制信号产生器110，用来根据抖动控制信号产生器110所输出的数字代码SEL，从n个候选时钟输出信号CLK_out(n)中选择一特定时钟输出信号以产生抖动时钟信号J_out。由于直接数字频率合成器112在不同时间点会产生不同幅度的数字信号，亦即输出不同的数字代码SEL；如此一来，相位选择器104在每个时间点所选的时钟输出信号的相位也不尽相同，因此便会产生具有时间抖动的频率信号J_out(如图3所示)。

请参考图5，图5所示为本发明第二实施例的抖动产生器20的功能框图。抖动产生器20包括一抖动时钟产生器200以及一抖动控制信号产生器210，其中抖动时钟产生器200包括一多相位时钟产生器202以及一相位选择器204，而抖动控制信号产生器210则包括一直接数字频率合成器212以及一译码器214。第5图的电路架构大致与图1相同，唯一与图1不同的地方在于：第5图当中的抖动控制信号产生器210多了一个译码器214；译码器214用来对直接数字频率合成器212输出的数字波形信号进行译码以转换成数字代码SEL。

请注意，本发明的第一实施例以及第二实施例所公开的抖动控制信号产生器的实施方式仅为范例说明，并非作为本发明的限制条件。因此，任何能够根据抖动频率控制信号J_freq以及抖动幅度控制信号J_amp而产生抖动控制信号产生的实施方式皆属于本发明的范围。

请参考图6，图6为本发明第三实施例的抖动产生器30的功能框图。抖动产生器30包括一个用来产生抖动控制信号J_ctl的抖动控制信号产生器320以及一个用来依据抖动控制信号J_ctl以产生抖动时钟信号J_out的抖动时钟产生器300。本实施例中，抖动控制信号产生器320包括直接数字频率合成器322以及数字/模拟转换器(digital/analog converter，DAC)324。通过抖动频率控制信号J_freq以及抖动幅度控制信号J_amp可控制直接数字频率合成器322合成出所需的数字波形信号，而此数字波形信号会经由数字/模拟转换器324的转换而输出一个具有连续波形的抖动控制信号J_ctl，亦即抖动控制信号J_ctl为模拟信号。

在本实施例中，抖动时钟产生器300通过相位内插延迟锁定环(phaseinterpolated delay locked loop，PI DLL)400来实现。请参考图7，图7为图6所示的相位内插延迟锁定环400的功能框图。相位内插延迟锁定环400为一种时钟锁定电路，用来依据时钟输入信号CLK_in与时钟反馈信号CLK_fb执行时钟锁定操作，以产生时钟反馈信号CLK_fb以及抖动时钟信号J_out。相位内插延迟锁定环400当中包括：相位比较器402，用来依据时钟输入信号CLK_in与时钟反馈信号CLK_fb产生一比较结果；控制信号产生器404，耦接于相位比较器402，用来依据比较结果产生控制信号CTL；以及延迟电路406，耦接于相位比较器402与控制信号产生器404，用来处理时钟输入信号CLK_in以产生时钟反馈信号CLK_fb。如图所示，延迟电路406当中包括：第一延迟模块408，用来依据第一延迟量控制信号CTL₁以产生抖动时钟信号J_out；以及第二延迟模块410，用来依据第二延迟量控制信号CTL₂以产生时钟反馈信号CLK_fb。在本实施例中，每一延迟模块通过电压控制延迟线(voltagecontrol delay line，VCDL)来实现，由于利用延迟锁定环来进行时钟锁定操作的细节已为熟知相关技术者所知，在此不再赘述。值得注意的是，本实施例当中的第一延迟量控制信号CTL₁与第二延迟量控制信号CTL₂的差别在于其中一个延迟量控制信号由控制信号CTL与抖动控制信号J_ctl相加而得，而另一延迟量控制信号由控制信号CTL与抖动控制信号J_ctl相减而得，如此一加一减一相同的量的效果使得第一延迟模块408与第二延迟模块410合起来的效果等效于一个依据控制信号CTL来控制延迟量的延迟模块，因此延迟电路406中的两个延迟模块并不会改变相位内插延迟锁定环的原本时钟锁定操作的功能，最终反馈信号CLK_fb的相位经由时钟锁定操作仍会与时钟输入信号CLK_in的相位相同。然而，从第一延迟模块408与第二延迟模块410之间输出的抖动时钟信号J_out便与反馈信号CLK_fb(亦即时钟输入信号CLK_in)频率相同但相位相异。由于抖动控制信号J_ctl为一个幅度大小不断变动的连续波形信号，使得第一延迟模块408产生的延迟量会不断的变动，亦即抖动时钟信号J_out与时钟输入信号CLK_in的相位差异会不断的变动，因而使得抖动时钟信号J_out具有时间抖动的效果。另外请注意，在一实施例中，控制信号产生器404可由一充电泵浦(Charge Pump)与一低通滤波器来实施。

请参考图8，图8为本发明第四实施例的抖动产生器50的功能框图。请与图6比较，两者的结构大致相同，唯一的差异在于图8的抖动时钟产生器500通过相位内插锁相环(phase interpolated phase-locked loop，PI PLL)600来实现。请参考图9，图9为图8所示的相位内插锁相环600的功能框图。相位内插锁相环600亦为一种时钟锁定电路，包括：相位比较器602，用来依据时钟输入信号CLK_in与时钟反馈信号CLK_fb0产生一比较结果；控制信号产生器604，耦接于相位比较器602，用来依据比较结果产生控制信号CTL；环形振荡器606，耦接于相位比较器602与控制信号产生器604，用来产生时钟反馈信号CLK_fb；以及分频器614，用来对时钟反馈信号CLK_fb进行分频操作，并输出时钟反馈信号CLK_fb0使得两时钟反馈信号的频率具有倍数关系，时钟输入信号CLK_in与时钟反馈信号CLK_fb0的间亦具有倍数关系。此外，环形振荡器606包括：反相模块612；第一延迟模块608，用来依据第一延迟量控制信号CTL₁以产生抖动时钟信号J_out；以及第二延迟模块610，用来依据第二延迟量控制信号CTL₂以产生时钟反馈信号CLK_fb。在本实施例中，每一延迟模块通过电压控制延迟线(voltage control delay line，VCDL)来实现，由于利用锁相环来进行时钟锁定操作的细节已为熟知相关技术者所知悉，在此便不再赘述。值得注意的是，本实施例当中的第一延迟量控制信号CTL₁与第二延迟量控制信号CTL₂的差别在于其中一个延迟量控制信号由控制信号CTL与抖动控制信号J_ctl相加而得，而另一延迟量控制信号由控制信号CTL与抖动控制信号J_ctl相减而得，如此一加一减一相同的量的效果使得第一延迟模块608与第二延迟模块610合起来的效果等效于一个依据控制信号CTL来控制延迟量的延迟模块，因此延迟电路606中的两个延迟模块并不会改变相位内插锁相环的时钟锁定操作的功能。然而，从第一延迟模块608与第二延迟模块610的间输出的抖动时钟信号J_out便与反馈信号CLK_fb频率相同但相位相异。由于抖动控制信号J_ctl为一个幅度大小不断变动的连续波形信号，使得第一延迟模块608产生的延迟量会不断的变动，亦即抖动时钟信号J_out与时钟输入信号CLK_in的相位差异会不断的变动，因而使得抖动时钟信号J_out具有时间抖动的效果。

此外，在本发明的第三实施例中，利用相位内插延迟锁定环能够产生的抖动大小为正负零点五个单位区间(unit interval，UI)；这是由于当图7中的延迟锁定环400锁住时钟输入信号CLK_in的相位时，经由两级电压控制延迟线的后时钟反馈信号CLK_fb的延迟量会与时钟输入信号CLK_in正好差一个周期。如图9所示，在本发明的第四实施例中，将本发明第三实施例的相位内插延迟锁定环替换成相位内插锁相环，虽然功能相同，但其产生的抖动幅度可以不受一个单位区间的限制；这是因为相位内插锁相环600内多了一个分频器614，使得时钟输入信号CLK_in的频率可以是时钟反馈信号CLK_fb的整数倍，因此抖动时钟信号J_out产生的抖动大小便可超过一个单位区间。

请参考图10，图10为本发明第五实施例的抖动产生器70的功能框图。请与图6比较，两者的结构大致相同，唯一的差异在于图10的抖动控制信号产生器720由振荡器722与可变增益放大器724所组成。振荡器722用来依据抖动频率控制信号J_freq以产生振荡信号SW，而可变增益放大器724耦接至振荡器722，用来根据抖动幅度控制信号J_amp将振荡信号SW转换成抖动控制信号J_ctl。本实施例所产生的抖动控制信号J_ctl与图6中第三实施例所产生的抖动控制信号J_ctl相同，为一个幅度大小不断变动的连续波形信号，可以控制相位内插延迟锁定环710产生具有时间抖动的幅度信号。

请参考图11，图11为本发明第六实施例的抖动产生器80的功能框图。请与图10比较，两者的结构大致相同，唯一的差异在于图11的抖动时钟产生器800通过相位内插锁相环810来实现。由于图11中的相位内插锁相环810与图9的相位内插锁相环600完全相同，而抖动控制信号产生器820与图10的抖动控制信号产生器720完全相同，故操作细节在此便不再赘述。

本发明所公开的抖动电路利于实现于芯片中以达到内建自测的目的，由此可以节省批量测试时的机器成本。如果芯片中同时含有发射端的电路，则利用本发明的方法在内建自测时可以与发射端共享部分硬件电路(如多相位锁相环、相位内插延迟锁定环、或相位内插锁相环)，以进一步节省芯片面积，降低生产成本。

以上所述仅为本发明的实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种用来产生抖动时钟信号的抖动产生器，包括：

抖动控制信号产生器，用来产生抖动控制信号；以及

抖动时钟产生器，耦接于该抖动控制信号产生器，包括时钟锁定电路，用来依据时钟输入信号与时钟反馈信号执行时钟锁定操作，以于第一节点产生该时钟反馈信号以及于第二节点产生该抖动时钟信号。

2.如权利要求1所述的抖动产生器，其中该时钟锁定电路为一延迟锁定环。

3.如权利要求2所述的抖动产生器，其中该延迟锁定环包括：

相位比较器，用来依据该时钟输入信号与该时钟反馈信号产生比较结果；

控制信号产生器，耦接于该相位比较器，用来依据该比较结果产生控制信号；以及

延迟电路，耦接于该相位比较器与该控制信号产生器，延迟该时钟输入信号以产生该时钟反馈信号，包括：

第一延迟模块，用来依据第一延迟量控制信号于该第二节点产生该抖动时钟信号；以及

第二延迟模块，耦接于该第一节点与该第二节点之间，用来依据第二延迟量控制信号以于该第一节点产生该时钟反馈信号，其中该相位调整电路依据该控制信号与该抖动控制信号来分别产生该第一、第二延迟量控制信号。

4.如权利要求3所述的抖动产生器，其中该相位比较器将该控制信号加上该抖动控制信号来产生该第一、第二延迟量控制信号中的一个，以及将该控制信号减去该抖动控制信号来产生该第一、第二延迟量控制信号中的另一个。

5.如权利要求1所述的抖动产生器，其中该时钟锁定电路为一锁相环。

6.如权利要求5所述的抖动产生器，其中该锁相环包括：

环形振荡器，耦接于该相位比较器与该控制信号产生器，用来产生该时钟反馈信号，包括：

反相模块；

第一延迟模块，用来依据第一延迟量控制信号以于该第二节点产生该抖动时钟信号；以及

第二延迟模块，耦接于该第一节点与该第二节点的间，用来依据第二延迟量控制信号以于该第一节点产生该时钟反馈信号，其中该相位调整电路依据该控制信号与该抖动控制信号来分别产生该第一、第二延迟量控制信号。

7.如权利要求6所述的抖动产生器，其中该相位比较器将该控制信号加上该抖动控制信号来产生该第一、第二延迟量控制信号中的一个，以及将该控制信号减去该抖动控制信号来产生该第一、第二延迟量控制信号中的另一个。

8.如权利要求1所述的抖动产生器，其中该抖动控制信号产生器包括：

直接数字频率合成器，用来依据抖动频率控制信号与抖动幅度控制信号来产生一数字代码；以及

数字/模拟转换器，耦接至该直接数字频率合成器与该相位调整电路，用来将该数字代码转换成该抖动控制信号。

9.如权利要求1所述的抖动产生器，其中该抖动控制信号产生器还包括：

振荡器，用来依据抖动频率控制信号以产生振荡信号；以及

可变增益放大器，耦接至该振荡器，用来根据抖动幅度控制信号将该振荡信号转换成该抖动控制信号。