WO2005109642A1 - 等位相多相クロック信号発生回路およびそれを用いたシリアルディジタルデータ受信回路 - Google Patents

等位相多相クロック信号発生回路およびそれを用いたシリアルディジタルデータ受信回路 Download PDF

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complementary
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circuit
voltage control
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Jun-Ichi Okamura
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Thine Electronics, Inc.
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses

Definitions

  • the present invention relates to a serial digital data receiving circuit, and more particularly to an equal-phase and multi-phase clock signal generating circuit using a DLL circuit used for a serial digital data receiving circuit.
  • receiving circuits for high-speed serial digital data include, in demodulation of digital data, a symbol of an equiphase multiphase clock signal synchronized with a cycle of a transmission clock signal N times the number of serialization symbol bits.
  • a method of sampling serial digital data using a sample signal is generally used.
  • phase-frequency comparator In such a receiving circuit using a method of sampling serial digital data using an equal-phase polyphase clock signal synchronized with the cycle of the transmission clock signal, a phase-frequency comparator and a voltage-controlled oscillator are combined.
  • a phase-locked loop (PLL) circuit or a delay-locked loop (DLL) circuit combining a phase comparator and a voltage-controlled delay element is generally used for generating an equal-phase polyphase clock.
  • FIG. 24 of Patent Document 1 shown below shows a DLL circuit commonly used in the prior art!
  • Patent Document 1 JP-A-9 7396
  • jitter 1 In actual high-speed serial digital transmission, a short-period frequency fluctuation called "jitter 1" occurs in the transmission clock and serial transmission data due to fluctuations in the power supply of the transmission circuit and the influence of disturbance on the transmission line. I do. In a receiver circuit for high-speed serial digital transmission signals, it is necessary to make the equal-phase multi-phase clock signal used for sampling the received data follow the frequency fluctuation due to this jitter.
  • a receiver circuit using a delay locked loop circuit has good follow-up to the frequency fluctuation of a transmission clock caused by this jitter. Considered to be the preferred circuit scheme It is.
  • the input clock signal itself and the output signal from the voltage control delay element to which the input clock signal is input are used.
  • a circuit configuration is used that generates a multiphase clock with the same phase synchronized with the cycle of the input clock signal. If such a circuit configuration is adopted, a change in the duty ratio of the input clock signal will propagate through the voltage control delay element as it is. Therefore, it was difficult to determine the duty ratio of the output multiphase clock signal constant, independent of the duty ratio of the input clock signal.
  • Fig. 7 shows a configuration of a conventional example of an equal-phase and multi-phase clock signal generation circuit using a DLL circuit in a serial digital transmission signal reception circuit used for receiving serial transmission data.
  • the equal-phase and multi-phase clock signal generation circuit using the DLL circuit shown in FIG. 7 there are a complementary clock signal llOlp / llOln to be input and a complementary output signal 1102 ⁇ / 1102 ⁇ from the preamplifier circuit 1102.
  • This complementary output signal 1102 ⁇ / 1102 ⁇ is input to the complementary voltage control delay element array 1110, and the output signal 1105 and the signal 1103 obtained by buffering the 1102 ⁇ signal of the complementary output signal are compared by the phase detector (Phase Detector) 1120. After the comparison, the output signal 1104 shaped by the loop filter circuit (Loop Filter) 1130 is fed back as a control voltage signal of the complementary voltage control delay element array 1110.
  • FIG. 8 shows the timing of the internal signal when synchronized with the period of the complementary clock signal llOlp / llOln in the equal-phase and multi-phase clock signal generation circuit using the conventional DLL circuit shown in Fig. 7.
  • FIG. 8 shows the timing of the internal signal when synchronized with the period of the complementary clock signal llOlp / llOln in the equal-phase and multi-phase clock signal generation circuit using the conventional DLL circuit shown in Fig. 7.
  • FIG. 8 the 1103 signal and the output signal of the complementary voltage control delay element column are shown.
  • FIG. 9 shows that the input clock 1101p whose duty ratio greatly deviates from 50% is added to the co-phase polyphase clock signal generation circuit using the conventional DLL circuit shown in FIG.
  • FIG. 9 shows a timing chart of internal signals when / l 101 ⁇ is input.
  • FIG. Figure 10 shows a conventional example of an equal-phase and multi-phase clock signal generation circuit that uses a DLL circuit that incorporates a double frequency divider in the serial digital transmission signal reception circuit used to receive serial transmission data. Things.
  • This complementary output signal 1102p / 1102n is converted to a complementary clock signal 1400p / 1400n that maintains a constant duty ratio of 50% without depending on the duty ratio of the input clock signal llOlp / llOln by a double frequency divider 1410. Is converted.
  • the complementary clock signals 1400p / 1400n that maintain a constant duty ratio of 50% are input to the complementary voltage control delay element array 1110.
  • FIG. 11 shows a timing diagram of internal signals when synchronizing with the cycle of the input clock in the equal-phase and multi-phase clock signal generation circuit using the DLL circuit of the conventional example shown in FIG. .
  • the signal 1103 obtained by buffering the complementary clock signals 1400p / 1400n is synchronized with the output signal 1105 of the complementary voltage control delay element array 1101.
  • the present invention has been made in view of the above-described problem, and minimizes the number of elements, suppresses an increase in a circuit area of a semiconductor substrate and an increase in power consumption, and reduces the duty of an input clock signal. It is an object of the present invention to realize a circuit capable of setting a constant duty ratio of an output equal-phase multiphase clock signal independently of a ratio.
  • the input clock signal is once converted into a complementary clock signal which is frequency-divided by twice, and then the complementary voltage control delay is applied. Input to element row.
  • the input complementary clock signal is frequency-divided into a double cycle, and this frequency-divided complementary clock signal is a clock signal that maintains a constant duty ratio (for example, 50%) without depending on the duty ratio of the input complementary clock. become.
  • This divider circuit In, the positive phase or inverted phase of the frequency-divided complementary clock signal is sequentially synchronized at one cycle timing of the input complementary clock signal. In other words, in this frequency division circuit, the rise edge (or fall edge) of the input complementary clock signal and the second
  • the positive phase rise edge (or fall edge) or the inverted phase rise edge (or fall edge) of the two complementary clock signals are sequentially synchronized.
  • the divided complementary clock signal is input to a voltage-controlled delay element array (voltage-controlled delay circuit), and the complementary output signal from the voltage-controlled delay element array is divided into a divided complementary clock signal.
  • a voltage-controlled delay element array voltage-controlled delay circuit
  • the complementary output signal from the voltage-controlled delay element array is divided into a divided complementary clock signal.
  • the duty ratio of the complementary clock signal input to the complementary voltage control delay element row is fixed irrespective of the duty ratio of the input clock. . Therefore, the duty ratio of the polyphase clock train output from the complementary voltage control delay element train is also kept constant. For example, if the duty ratio of the complementary clock signal input to the complementary voltage controlled delay element array is fixed at 50%, the duty ratio of the polyphase clock array output from the complementary voltage controlled delay element array is also maintained at 50%. You will be drowned.
  • the edge (rise edge or fall edge) of the divided complementary clock signal whose phase is compared is alternately switched between the complementary clock signals. I do.
  • the positive phase and the inverted phase of the divided complementary clock signal are sequentially synchronized with the complementary output signal of the complementary voltage control delay circuit.
  • the positive phase of the divided complementary clock signal is synchronized with the inverted phase of the complementary output signal of the complementary voltage control delay circuit, and the inverted phase of the divided complementary clock signal is synchronized with the complementary voltage control delay.
  • the positive phase of the complementary output signal of the circuit is synchronized.
  • a complementary clock signal divided by a double cycle has a complementary clock signal separated by a phase (360 degrees) corresponding to twice the cycle of the input clock signal input to the circuit.
  • the signal that is separated by a phase (180 degrees) corresponding to the period of the input clock signal input to the circuit is not synchronized. That is, as compared with.
  • the clock signal output from the voltage control delay element row is synchronized with the same cycle as the original input clock signal.
  • the period of the multi-phase output clock train from the voltage-controlled delay element array is twice as long as the original input clock signal. Since the duty ratio of the multiphase output clock signal is fixed, a quadrature circuit that reduces the cycle by half is added to easily realize an equiphase multiphase clock signal synchronized with the cycle of the input clock signal. Can do things.
  • the in-phase and multi-phase clock signal generation circuit of the invention can operate in a wide range of 10% to 90% of the input clock signal duty cycle, and can realize high reliability against the frequency fluctuation of the input clock due to the influence of jitter and the like. it can.
  • a frequency dividing circuit for dividing an input first complementary clock signal by two to generate a second complementary clock signal having a constant duty ratio
  • a frequency divider having control means for sequentially synchronizing the positive phase or the inverted phase of the clock signal
  • a complementary voltage control delay circuit having a plurality of voltage control delay elements connected in series, wherein the second complementary clock A complementary voltage for receiving a signal, generating an equal-phase polyphase clock signal having a phase difference from each of the plurality of voltage-controlled delay elements, and generating a complementary output signal of a final stage of the plurality of voltage-controlled delay elements.
  • a control delay circuit for comparing the phase of the complementary output signal of the complementary voltage control delay circuit with the second complementary clock signal; Shaping the force signal, equiphase multiphase clock signal generator circuit having a loop filter for outputting a signal as the control voltage signal to a plurality of voltage controlled delay elements of said complementary voltage control delay circuit is provided.
  • the input first complementary clock signal is divided by two and the duty ratio is Is a frequency divider circuit for generating a constant second complementary clock signal, wherein the rising edge of the first complementary clock signal and the rising edge or inverting phase of the positive phase of the second complementary clock signal are And a complementary voltage control delay circuit having a plurality of voltage control delay elements connected in series, wherein the second complementary clock signal is inputted.
  • a complementary voltage control delay circuit for generating an equal phase multi-phase clock signal having a phase difference from each of the plurality of voltage control delay elements, and generating a complementary output signal from the last stage of the plurality of voltage control delay elements;
  • a multi-phase comparison circuit for comparing the phase of the complementary output signal of the complementary voltage control delay circuit with the second complementary clock signal, and an output from the multi-phase comparison circuit.
  • To integer form signal like the phase multiphase clock signal generator circuit having a loop filter for outputting a signal as the control voltage signals to said plurality of voltage controlled delay elements of said complementary voltage control delay circuit is provided.
  • the positive phase or the inverted phase of the second complementary clock signal may be sequentially synchronized with the complementary output signal of the complementary voltage control delay circuit.
  • the positive phase of the second complementary clock signal is synchronized with the inverted phase of the complementary output signal of the complementary voltage control delay circuit, and the second complementary clock signal is synchronized with the second phase.
  • the opposite phase of the complementary clock signal may be synchronized with the positive phase of the complementary output signal of the complementary voltage control delay circuit!
  • a rise edge of a positive phase of the second complementary clock signal and a rise edge of an inverted phase of the complementary output signal of the complementary voltage control delay circuit are used. It is preferable that the rising edge of the opposite phase of the second complementary clock signal is synchronized with the rising edge of the positive phase of the complementary output signal of the complementary voltage control delay circuit.
  • the duty ratio of the first complementary clock signal is in the range of 10 to 90%.
  • the apparatus may further include a quadrature circuit for converting a cycle of the equal-phase and multi-phase clock signal.
  • the input first complementary clock signal is divided by two and the duty ratio is Is serially connected to a frequency dividing circuit for generating a constant second complementary clock signal, the frequency dividing circuit having control means for sequentially synchronizing the positive or inverted phase of the second complementary clock signal.
  • a complementary voltage controlled delay circuit having a plurality of voltage controlled delay elements, wherein the second complementary clock signal is inputted, and the plurality of voltage controlled delay elements have a phase difference from each other.
  • a complementary voltage control delay circuit for generating a complementary output signal from the last stage of the plurality of voltage control delay elements; a complementary output signal of the complementary voltage control delay circuit and the second complementary clock signal; And a plurality of voltage-controlled delay elements of the complementary voltage-controlled delay circuit, wherein the plurality of voltage-controlled delay elements of the complementary voltage-controlled delay circuit are shaped.
  • a parallel-phase clock signal generating circuit having a loop filter for outputting a signal as a control voltage signal, and a parallelizer for parallelizing input serial digital data based on the same-phase multiphase clock signal.
  • a serial digital data receiving circuit having the shading circuit.
  • a frequency dividing circuit for dividing the input first complementary clock signal by 2 and generating a second complementary clock signal having a constant duty ratio, wherein the first complementary clock signal is divided into two.
  • a frequency dividing circuit having control means for sequentially synchronizing a rising edge of the clock signal and a rising edge of a positive phase or an inverting phase of the second complementary clock signal; and a plurality of voltage control circuits connected in series.
  • a complementary voltage control delay circuit for generating a complementary output signal from the last stage of the plurality of voltage control delay elements, and the complementary output signal of the complementary voltage control delay circuit and the second complementary A multiplexed phase comparison circuit for performing phase comparison with a clock signal; a signal output from the multiplexed phase comparison circuit is shaped; and a signal is supplied as a control voltage signal to the plurality of voltage control delay elements of the complementary voltage control delay circuit.
  • a serial digital circuit comprising: an equal-phase multi-phase clock signal generation circuit having a loop filter for outputting; and a parallel conversion circuit for converting input serial digital data based on the equal-phase multi-phase clock signal.
  • a data receiving circuit is provided.
  • the multiplex phase comparison circuit it is preferable that a positive phase or an inverted phase of the second complementary clock signal is sequentially synchronized with the complementary output signal of the complementary voltage control delay circuit.
  • the positive phase of the second complementary clock signal is synchronized with the inverted phase of the complementary output signal of the complementary voltage control delay circuit, and the second complementary clock signal is synchronized with the second phase.
  • the opposite phase of the complementary clock signal may be synchronized with the positive phase of the complementary output signal of the complementary voltage control delay circuit!
  • a rise edge of the positive phase of the second complementary clock signal and a rise edge of the inverted phase of the complementary output signal of the complementary voltage control delay circuit are used. It is preferable that the rising edge of the opposite phase of the second complementary clock signal is synchronized with the rising edge of the positive phase of the complementary output signal of the complementary voltage control delay circuit.
  • the duty ratio of the first complementary clock signal is in the range of 10 to 90%.
  • the apparatus may further include a quadrature circuit for converting a cycle of the equal-phase and multi-phase clock signal.
  • the clock signals output from the voltage-controlled delay elements are synchronized with the same cycle as the original input clock signal. .
  • This makes it possible to keep the duty ratio of the output equal-phase multiphase clock signal constant and to follow the frequency fluctuation of the input clock signal independently of the duty ratio of the input clock signal. It is possible to reduce the total number of voltage control delay element rows required to obtain the circuit, reduce the circuit scale, reduce the circuit area on the semiconductor substrate, reduce power consumption, and further reduce operation. It has an excellent effect that noise can be greatly reduced.
  • equal-phase and multi-phase clock signal generation circuit normal operation can be guaranteed only when the duty ratio of the input clock is within the range of 30% to 70%.
  • the equal-phase and multi-phase clock signal generation circuit of the invention can operate in a wide range of 10% to 90% of the input clock signal duty cycle, and the input clock signal is affected by jitter and the like. High reliability against frequency fluctuations can be realized.
  • FIG. 1 is a diagram showing an embodiment of an equal-phase and multi-phase clock signal generation circuit according to the present invention.
  • FIG. 2 is a timing chart of internal signals when the input clock signal ⁇ / lOln of the equal-phase and multi-phase clock signal generation circuit of the present invention shown in FIG. 1 is synchronized.
  • FIG. 3 is a diagram showing a circuit example of a double frequency dividing circuit.
  • FIG. 4 is a diagram showing a circuit example of a 1Z2 quadruple circuit.
  • FIG. 5 is a timing chart of internal signals when synchronized with complementary clock signals 103p / 103n of the equal-phase and multi-phase clock signal generation circuit of the present embodiment shown in FIG.
  • FIG. 6 is a diagram showing an embodiment of a serial digital data receiving circuit using the equal-phase and multi-phase clock signal generating circuit of the present invention.
  • FIG. 7 is a diagram showing a conventional equal-phase and multi-phase clock signal generation circuit.
  • FIG. 8 is a timing chart of internal signals when synchronizing with the period of the complementary clock signal 1101p / l 101 ⁇ in the conventional equal-phase polyphase clock signal generation circuit shown in FIG.
  • FIG. 9 Internal signal when an input clock 1101p / l 101 ⁇ with a duty ratio greatly deviated from 50% is input to the equal-phase and multi-phase clock signal generation circuit using the conventional DLL circuit shown in FIG. FIG.
  • FIG. 10 is a diagram showing a conventional equal-phase and multi-phase clock signal generation circuit.
  • FIG. 11 is a timing chart of internal signals when synchronizing with the period of the complementary clock signal llOlp / llOln in the conventional equal-phase polyphase clock signal generation circuit shown in FIG.
  • FIG. 1 shows an embodiment of a circuit configuration of an equal-phase and multi-phase clock signal generation circuit 100 according to the present invention.
  • the complementary clock signal ⁇ / lOln is input to the equal-phase multiphase clock signal generation circuit 100 of the present invention, and the equal-phase multiphase clock signal 111 to 116 are generated and output by the equal-phase multiphase clock signal generation circuit 100. .
  • the equal-phase polyphase clock signal generation circuit 100 includes a preamplifier circuit 102, a double frequency divider circuit 410, buffers 411, 412, 413, and 414, a double phase detector (Double Phase Detector) 420, a loop filter It has a circuit (Loop Filter) 130, a complementary voltage controlled delay element array 110 having six complementary voltage controlled delay elements, and a doubler circuit 430.
  • the preamplifier circuit 102, the buffers 411, 412, 413 and 414, and the doubler circuit 430 may be provided as necessary.
  • the complementary clock signal ⁇ / lOln is input to the preamplifier circuit 102 of the equal-phase and multi-phase clock signal generation circuit 100.
  • the complementary clock signal ⁇ / lOln is amplified by the preamplifier circuit 102 to a complementary output clock signal 102p / 102n.
  • the complementary output clock signal 102p / 102n is input to the double frequency divider 410, and is divided by two to maintain a constant duty ratio of 50% without depending on the duty ratio of the complementary clock signal ⁇ / lOln.
  • the clock signal is converted to 400p / 400n.
  • the frequency-divided clock signal 400p / 400n divided by 2 with a constant duty ratio of 50% is generated in the double frequency dividing circuit 410.
  • the duty ratio may be slightly different from the preset duty ratio due to the circuit configuration, noise, or the like.
  • the two-divided complementary clock signal 400p / 400n may be generated.
  • the complementary clock signal 400p / 400n divided by 2 while maintaining a constant duty ratio of 50% is input to the complementary voltage control delay element array 110.
  • the complementary clock signal 400p / 400n divided by 2 is input to six series-connected complementary voltage control delay elements, and the complementary clock signal 400p / 400n , And are propagated while generating a phase delay in the respective complementary voltage control delay elements.
  • Output signals from the complementary voltage control delay element array 110 are buffered by buffers 413 and 414.
  • 103p / 103n are compared by a multiplexed phase comparison circuit 420.
  • the output of the multiplex phase comparison circuit 420 is shaped by the loop filter circuit 130, becomes an output signal 104, and is input to the complementary voltage control delay element array 110.
  • This output signal 104 is fed back as a control voltage signal for the complementary voltage control delay element array 110.
  • the period of the complementary clock signal 400p / 400n input to the complementary voltage control delay element row 110 is determined by the input clock signal ⁇ / lOln input from outside the circuit. Therefore, the cycles of the equal-phase polyphase clocks 401p / 401n, 402p / 402n, 403p / 403n, 404p / 404n, 405p / 405n, and 406p / 406n from the complementary voltage control delay element array 110 are It is twice the input clock signal ⁇ / lOln.
  • the equal-phase multiphase clocks 401p / 401n, 402p / 402n, 403p / 403n, 404p / 404n, 405p / 405n, and 406p / 406n are passed through the doubling circuit 430.
  • a configuration is adopted in which these periods are halved and the equal-phase multiphase clocks 111 to 116 are output in synchronization with the period of the input clock signal ⁇ / ⁇ .
  • FIG. 2 is a timing chart of internal signals when the input clock signal ⁇ / lOln of the equal-phase and multi-phase clock signal generation circuit of the present invention shown in FIG. 1 is synchronized.
  • the input complementary clock signal ⁇ / lOln whose duty ratio is greatly shifted by 50%, is It can be seen that, even when input, the complementary clock signal 103p / 103n after passing through the double frequency dividing circuit 410 has a 50% duty ratio.
  • the positive phase 103p or the inverted phase 103 ⁇ of the frequency-divided complementary clock signal is sequentially synchronized at one cycle of the input complementary clock signal ⁇ / lOln.
  • the rise edge of the input complementary clock signal ⁇ / lOln is synchronized with the rise edge of the positive phase 103p or the inverse phase 103 ⁇ of the complementary clock signal in order.
  • the point a of the input complementary clock signal l ⁇ / lOln and the point a ′ of the positive phase 103 ⁇ of the divided complementary clock signal are synchronized.
  • the point b of the input complementary clock signal ⁇ / lOln is synchronized with the point of the positive phase 103 ⁇ of the divided complementary clock signal
  • the point c of the input complementary clock signal ⁇ / lOln is synchronized with the point c of the divided complementary clock signal.
  • the point c 'of the positive phase 103 ⁇ is synchronized.
  • the edge of the complementary clock signal 103 ⁇ / 103 ⁇ to be compared in phase in the multiplexed phase comparison circuit 420 ( ⁇ , rise edge in the present embodiment) is set to the positive phase of the complementary clock signal 103 ⁇ / 103 ⁇ . (103 ⁇ ) and the inverted phase (103 ⁇ ) are alternately switched, and as a result, the output signal 105 ⁇ / 105 ⁇ from the complementary voltage control delay element array 110 and the complementary clock signal 103 ⁇ / 103 ⁇ are complemented by the complementary clock signal 103 ⁇ / 103 ⁇ .
  • ⁇ rise edge in the present embodiment
  • the positive phase (103 ⁇ ) and the inverted phase (103 ⁇ ) of the frequency-divided complementary clock signal 103 ⁇ / 103 ⁇ are sequentially output to the complementary output signal 105 ⁇ /
  • the period of the complementary clock signal 103 ⁇ / 103 ⁇ divided by two times corresponds to twice the period of the input clock signal ⁇ / lOln input to the circuit.
  • the input clock signal is input to the circuit lOlp / lOln This is done by comparing the clock signal 103 ⁇ / 103 ⁇ separated by a phase (180 degrees) corresponding to the period of the period with the output 105 ⁇ / 105 ⁇ from the voltage control delay element array 110! /.
  • FIG. 3 shows a double frequency dividing circuit 410 (FIG. 3 (A)) and a multi-phase comparing circuit 420 (FIG. 3 (B)) used in the equal-phase and multi-phase clock signal generating circuit of the present embodiment shown in FIG. An example is shown.
  • the frequency dividing circuit 410 converts the complementary output clock signal 102p / 102n into a complementary clock signal 400p / 400n having a double cycle.
  • the frequency dividing circuit 410 shown in FIG. 3A has three CMOS transfer gate circuits 801a to 801c and five CMOS inverter circuits 803. Note that the frequency dividing circuit 410 shown in FIG. 3A is merely an example, and any circuit that realizes a similar function other than the present embodiment can be used as an equal-phase multi-phase clock signal generating circuit according to the present invention. Can be used as the frequency dividing circuit 410.
  • the input complementary output clock signal 102p / 102n is input to three CMOS transfer gate circuits 801a to 801c.
  • the CMOS transfer gate circuits 801b and 801c control means 802 which also generates the complementary clock signal 400p / c from the frequency divider 410, converts the points a, b, and c in the input complementary clock signal ⁇ / lOln shown in FIG.
  • This control means has the function of adjusting the timing to points a, b ', and c in the inverted complementary clock signal 103p / 103n obtained by inverting 400n, that is, synchronizing.
  • the multi-phase comparison circuit 420 has two CMOS NAND circuits 804, two CMOS NOR circuits 805, and four D-type flip-flop circuits 806. .
  • the multiplex phase comparison circuit 420 compares the phase between the positive phase 103p of the complementary clock signal and the inverted phase 105 ⁇ of the output signal from the complementary voltage control delay element array 110, and compares the inverted phase 103 ⁇ of the complementary clock signal with the inverted phase 103 ⁇ . By comparing the phase of the output signal from the complementary voltage control delay element array 110 with the positive phase 105 ⁇ , the phase difference of each signal is calculated and output.
  • the multi-phase comparison circuit 420 shown in FIG. 3B is merely an example, and any circuit that realizes the same function other than the present embodiment may be used as the equal-phase multi-phase clock signal generation circuit according to the present invention. 100 multi-phase comparison circuits 420 can be used.
  • FIG. 4 shows an example of the doubling circuit 430 used in the equal-phase and multi-phase clock signal generation circuit of the present embodiment shown in FIG.
  • the quadruple circuit 430 has three CMOS NAND circuits 807. It should be noted that the quadruple circuit 430 shown in FIG. 4 is merely an example, and any circuit that realizes a similar function in addition to the present embodiment may be used as the quadrature circuit of the equal-phase multiphase clock signal generation circuit 100 of the present invention. Can be used as road 430.
  • FIG. 5 is a timing chart of the internal signals when synchronized with the complementary clock signals 103p / 103n of the equal-phase and multi-phase clock signal generation circuit of the present embodiment shown in FIG.
  • the equal-phase and multi-phase clock signal generation circuit As described above, the equal-phase and multi-phase clock signal generation circuit according to the present embodiment
  • the clock signal output from the voltage control delay element row at the same cycle as the input clock signal is synchronized.
  • the duty ratio of the input clock signal is made independent of the duty ratio of the input clock signal, and the duty ratio of the input clock signal is kept constant. It is possible to reduce the total number of voltage control delay element arrays required to obtain a clock array, thereby reducing the circuit scale, the circuit area on the semiconductor substrate, and power consumption. It has an excellent effect that operation noise can be greatly reduced.
  • the in-phase and multi-phase clock signal generation circuit of the invention can operate in a wide range of 10% to 90% of the input clock signal duty cycle, and can realize high reliability against the frequency fluctuation of the input clock due to the influence of jitter and the like. it can.
  • Reference numeral 600 denotes a serial digital data receiving circuit, which includes two buffers 601, a parallelization circuit (De-Serializer) 604, a multiplexer circuit 605, and an equal-phase and multi-phase clock signal generation circuit 100.
  • Serial digital data receiving circuit 600 includes two buffers 601, a parallelization circuit (De-Serializer) 604, a multiplexer circuit 605, and an equal-phase and multi-phase clock signal generation circuit 100.
  • the circuit described in the above embodiment can be used as the equal-phase and multi-phase clock signal generation circuit 100.
  • the multiplex phase comparator is denoted by "PD”
  • the loop filter is denoted by "LPF”
  • the complementary voltage control delay element array is denoted by "VCD”.
  • the serial digital data 702 to which the external power of the circuit is also input is amplified by the buffer 601 and then input to the parallelizing circuit 604.
  • the reference clock 701 is also amplified by the buffer 601 and then output to the equal-phase and multi-phase clock signal generation circuit 100.
  • the equal-phase multi-phase clock signal generation circuit 100 generates equal-phase multi-phase clock signals 111 to 116 based on the complementary clock signal output from the buffer 601 and inputted thereto. 604 and output outside the circuit.
  • the parallelizing circuit 604 parallelizes the serial digital data 702 input based on the equal-phase and multi-phase clock signals 111 to 116, generates parallel data, and outputs the parallel data to the multiplexer circuit 605.
  • the multiplexer circuit 605 selects the input parallel data according to the timing and outputs it to the outside of the circuit.
  • the same-phase and multi-phase clock signal generating circuit described in the above embodiment is used.
  • this equal-phase and multi-phase clock signal generating circuit the clock signals output from the voltage-controlled delay element array are synchronized with the same cycle as the original input clock signal. This makes it possible to keep the duty ratio of the output equal-phase multiphase clock signal constant and to follow the frequency fluctuation of the input clock independently of the duty ratio of the input clock signal, while maintaining the multiphase output clock at equal phase intervals. It is possible to reduce the total number of voltage-controlled delay element arrays required to obtain a serial line, and to reduce the circuit scale of the serial digital data receiving circuit of the present embodiment and the circuit area on the semiconductor substrate. This has the excellent effect of reducing power consumption and greatly reducing operating noise.
  • the equal-phase and multi-phase clock signal generation circuit used in this embodiment can operate over a wide range of duty ratios of the input clock signal of 10% to 90%, This makes it possible to achieve high reliability with respect to input clock frequency fluctuations.
  • the equal-phase multi-phase clock signal generation circuit of the present invention sets the duty ratio of the output equal-phase multi-phase clock signal to be constant and independent of the duty ratio of the input clock signal. It is possible to reduce the total number of voltage-controlled delay elements required to obtain a multi-phase output clock train with equal phase intervals while realizing the ability to follow fluctuations.
  • the circuit scale can be reduced, the circuit area on the semiconductor substrate can be reduced, power consumption can be reduced, and operation noise can be reduced. It has an excellent effect that the size can be greatly reduced.
  • the equal-phase multi-phase clock signal generation circuit of the present invention can be used not only for a serial digital data receiving circuit in a serial digital transmission system but also for any electronic circuit requiring an equal-phase multi-phase clock signal. Can be used.

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Abstract

（課題）素子数の増加を極力抑え，半導体基板状の回路面積の増大や消費電力の増加を抑制しながら，入力クロック信号のデューティー比とは独立に出力等位相多相クロック信号のデューティー比を一定にすることが可能な回路を実現すること。 （解決手段）本発明の等位相多相クロック信号発生回路では，入力クロック信号を２分周した相補クロック信号に変換した後に相補型の電圧制御ディレイ素子列に入力する。入力クロック信号は２分周されている為，分周された相補クロック信号は入力クロックのデューティー比に依存することなく一定デューティー比を保持したクロック信号になる。この分周された相補クロック信号を電圧制御ディレイ素子列に入力し，電圧制御ディレイ素子列からの相補出力信号を分周された相補クロック信号と位相比較することで前記入力クロックと同期した等位相多相クロック信号を出力することが可能となる。

Description

明 細 書
等位相多相クロック信号発生回路およびそれを用いたシリアルディジタル データ受信回路
技術分野
[0001] 本発明は，シリアルディジタルデータの受信回路に係り，特にシリアルディジタルデ ータの受信回路に用いられる DLL回路を用いた等位相多相クロック信号発生回路に 関するものである。
背景技術
[0002] 近年の高速シリアルディジタルデータの受信回路には，ディジタルデータの復調に 際して，シリアルイ匕シンボルビット数の N倍の伝送クロック信号の周期に同期した等位 相多相クロック信号のシンボルサンプル信号用いてシリアルディジタルデータをサン プリングする方式が一般に利用されている。
[0003] このような伝送クロック信号の周期に同期した等位相多相クロック信号を用いてシリア ルディジタルデータをサンプリングする方式を用いた受信回路では，位相周波数比 較器と電圧制御発振器を組み合わせたフェーズロックドループ (PLL)回路や位相比 較器と電圧制御ディレイ素子を組み合わせたディレイロックドループ (DLL)回路が， 等位相多相クロック発生の為に一般に用いられている。例えば，以下に示す特許文 献 1の図 24には，従来一般に用いられて!/、る DLL回路が示されて 、る。
特許文献 1：特開平 9 7396号公報
[0004] ところで，現実の高速シリアルディジタル伝送においては，送信回路の電源変動や 伝送線路への外乱の影響等により，伝送クロックおよびシリアル伝送データに「ジッタ 一」と呼ばれる短周期の周波数変動が発生する。高速シリアルディジタル伝送信号 の受信回路においては，受信データのサンプリングに用いる等位相多相クロック信号 を，このジッターによる周波数変動に追随させる必要がある。
[0005] 一般にディレイロックドループ回路を使った受信回路は，このジッターによって生じる 伝送クロックの周波数変動への追随性が良 、ことから，高速シリアルディジタル伝送 信号の受信回路の等位相クロックを発生回路として望ましい回路方式であると考えら れている。
[0006] 一方，このようなディレイロックドループ回路を使った高速シリアルディジタル伝送信 号の受信回路では，入力クロック信号自体と，入力クロック信号が入力された電圧制 御ディレイ素子からの出力信号とを用いて，入力クロック信号の周期に同期した等位 相多相クロックを生成するような回路構成を採用する。このような回路構成を採用する と，入力クロック信号のデューティー比の変化がそのまま電圧制御ディレイ素子内を 伝搬してしまうことになる。その為，出力である等位相多相クロック信号のデューティ 一比を入力クロック信号のデューティー比とは独立して一定に定めることが困難であ つた o
[0007] ここで，図 7に，シリアル伝送データの受信に用いられる，シリアルディジタル伝送信 号の受信回路内の DLL回路を用いた等位相多相クロック信号発生回路の従来例の 構成を示す。
[0008] 図 7に示す DLL回路を用いた等位相多相クロック信号発生回路においては，入力さ れる相補クロック信号 llOlp/llOlnと前置増幅回路 1102からの相補出力信号 1102ρ/1102ηがある。この相補出力信号 1102ρ/1102ηは相補電圧制御ディレイ素子 列 1110に入力され，その出力信号 1105と相補出力信号のうちの 1102ρ信号をバッフ ァ一した信号 1103とを位相比較装置（Phase Detector) 1120で比較した後，ループフ ィルター回路 (Loop Filter) 1130で整形した出力信号 1104を前記相補電圧制御ディ レイ素子列 1110の制御電圧信号としてフィードバックする。このような構成を採用する ことによって，入力クロックの周期と同期した等位相多相クロック信号 1111〜1116を生 成し，出力する事ができる。図 7に示す従来例においては，入力クロック信号の周期 に対して 360/6度 (=60度)ずつシフトした等位相を持つ 6つの多相クロック信号が出力 されること〖こなる。
[0009] 図 8は，図 7に示す従来例の DLL回路を用いた等位相多相クロック信号発生回路に おいて，相補クロック信号 llOlp/llOlnの周期と同期させた際の内部信号のタイミン グ図を示したものである。
[0010] 図 8においては，前記 1103信号と前記相補電圧制御ディレイ素子列の出力信号
1105との同期が取れていることが示されている。また，入力クロック周期に対して入力 クロック信号と同期した 360/6度 (=60度)ずつシフトした等位相を持つ等位相多相クロ ック信号 1111〜1116が出力されて 、ることが分かる。
[0011] ここで，図 9に，ジッター等の影響により，図 7に示す従来例の DLL回路を用いた等位 相多相クロック信号発生回路にデューティー比が 50%から大きくずれた入力クロック 1101p/l 101ηが入力された場合の内部信号のタイミング図を示す。
[0012] 入力クロック llOlp/llOlnのデューティー比が 50%から大きくずれているが故に，前記 相補電圧制御ディレイ素子列 1110を伝搬するうちに信号の形状が劣化してしま 、， 入力信号のデューティー比の不整合がさらに増幅されてしまう。結果として，図 9の楕 円 1301で指し示すように，出力の等位相多相クロック信号 1111〜1116間で本来同じ であるはずのデューティー比が保持できなくなる問題が生じてしまう。
[0013] このような問題を解決する為に入力クロック信号のデューティー比を一定にする 2倍 の分周回路を DLL回路に組み込む提案がある。
[0014] ここで，図 10を参照する。図 10は，シリアル伝送データの受信に用いられる，シリア ルディジタル伝送信号の受信回路に 2倍の分周回路を組み込んだ DLL回路を用い た等位相多相クロック信号発生回路の従来例を示したものである。
[0015] 入力される相補クロック信号 llOlp/llOlnと前置増幅回路 1102力 の相補出力信号 1102p/1102nがある。この相補出力信号 1102p/1102nは， 2倍の分周回路 1410により 入力クロック信号 llOlp/llOlnのデューティー比に依存することなく， 50%の一定デュ 一ティー比を保持する相補クロック信号 1400p/1400nに変換される。 50%の一定デュ 一ティー比を保持する相補クロック信号 1400p/1400nは，相補電圧制御ディレイ素子 列 1110に入力される。相補電圧制御ディレイ素子列 1110の出力信号 1105と前記相 補クロック信号 1400p/1400nをバッファーした信号 1103とが位相比較装置 (Phase Detector)l 120で比較された後にループフィルター回路 (Loop Filter)l 130で整形され ,出力信号 1104となって前記相補電圧制御ディレイ素子列 1110の制御電圧信号とし てフィードバックされる回路構成をとつている。この等位相多相クロック信号発生回路 にお 、ては，入力クロック周期に対して 2 X 360/6度 (=120度)ずつシフトした等位相を 持つ，入力クロックに同期した相補型の等位相多相クロック信号 1401p/1401n〜 1406p/1406nが出力されることになる。 [0016] 図 11は，図 10に示す従来例の DLL回路を用いた等位相多相クロック信号発生回路 において，入力クロックの周期と同期させた際の内部信号のタイミング図を示したもの である。図 11において，相補クロック信号 1400p/1400nをバッファーした信号 1103と 前記相補電圧制御ディレイ素子列 1101の出力信号 1105との同期が取れていることが 分かる。また，入力クロック周期に対して 2 X 360/6度 (=120度)ずつシフトした等位相 を持つ，入力クロックの同期した相補型の等位相多相クロック信号 1401p/1401n〜 1406p/1406nが出力されていることが分かる。
発明の開示
発明が解決しょうとする課題
[0017] 上述の図 10及び図 11で説明したとおり， DLL回路を用いた等位相 M多相クロック発 生回路の入力に N倍の分周クロックを与えた場合，入力クロック信号のデューティー 比とは独立したデューティー比を有する N X 360/Mの位相差を有する等位相 M多相 クロックを出力として発生することができる。
[0018] しかしながら，入力クロックを N分周した場合，分周しない場合と同じ位相差を出力す る為には， M X N相のクロックを発生しなければならず，このため DLL回路の相補電圧 制御ディレイ素子列を N倍用意する必要が生じ，おのずと回路規模が大きくなつてし まい，所望の回路を実現する為には半導体基板上の回路面積の増大や消費電力の 増加を生じさせていた。
課題を解決するための手段
[0019] そこで本発明は上述の問題を鑑みてなされたものであり，素子数の増加を極力抑え ,半導体基板状の回路面積の増大や消費電力の増加を抑制しながら，入力クロック 信号のデューティー比とは独立に出力等位相多相クロック信号のデューティー比を 一定に定めることが可能な回路を実現する事を目的とする。
[0020] 本発明の DLL回路を用いた等位相多相クロック信号発生回路では，入力クロック信 号を一旦 2倍の周期に分周された相補クロック信号に変換した後に相補型の電圧制 御ディレイ素子列に入力する。入力相補クロック信号は 2倍の周期に分周されており ,この分周された相補クロック信号は入力相補クロックのデューティー比に依存するこ となく一定デューティー比（例えば 50%)を保持したクロック信号になる。この分周回路 においては，入力相補クロック信号の一周期のタイミングで，分周された相補クロック 信号の正相又は反転相を順に同期させるようにしている。言い換えると，この分周回 路においては，入力相補クロック信号のライズェッジ (又はフォールエッジ）と，前記第
2の相補クロック信号の正相のライズエッジ (又はフォールエッジ)又は反転相のライ ズエッジ (又はフォールエッジ）とを順に同期させるようにして 、る。
[0021] そして，この分周された相補クロック信号を電圧制御ディレイ素子列（電圧制御ディレ ィ回路）に入力し，その電圧制御ディレイ素子列からの相補出力信号を，分周された 相補クロック信号と位相比較することで，前記入力クロックと同期した等位相多相クロ ック信号を出力することが可能となる。
[0022] 本発明の等位相多相クロック信号発生回路においては，相補電圧制御ディレイ素子 列に入力される相補クロック信号のデューティー比は前記入力クロックのデューティ 一比に関わらず一定に固定されている。その為，前記相補型の電圧制御ディレイ素 子列から出力される多相クロック列のデューティー比も一定に保たれることになる。例 えば，相補電圧制御ディレイ素子列に入力される相補クロック信号のデューティー比 を 50%に固定すると，相補型の電圧制御ディレイ素子列から出力される多相クロック列 のデューティー比も 50%に保たれることになる。
[0023] また，本発明の等位相多相クロック信号発生回路においては，位相比較する分周さ れた相補クロック信号のエッジ (ライズェッジ又はフォールエッジ)を相補クロック信号 間で交番して切替えるようにする。言い換えると，分周された相補クロック信号の正相 と反転相とを，順に，相補型の電圧制御ディレイ回路の相補出力信号に同期させる。 つまり，分周された相補クロック信号の正相と相補型の電圧制御ディレイ回路の相補 出力信号の反転相とを同期させ，且つ分周された相補クロック信号の逆相と相補型 の電圧制御ディレイ回路の相補出力信号の正相とを同期させるようにしている。
[0024] 更に言い換えると， 2倍の周期に分周された相補クロック信号において，回路に入力 される入力クロック信号の周期の 2倍に相当する位相（360度)だけ離れた相補クロッ ク信号と電圧制御ディレイ素子列力もの出力とを同期させるのではなく，回路に入力 される入力クロック信号の周期に相当する位相（180度)だけ程離れた信号と電圧制 御ディレイ素子列からの出力とを比較するようにして 、るのである。 [0025] その結果，本来の入力クロック信号と同一の周期で前記電圧制御ディレイ素子列か ら出力されるクロック信号が同期される事になる。これにより，等位相間隔の多相出力 クロック列を得る為に必要な電圧制御ディレイ素子列の総数を削減することが可能と なり，回路規模を小さくでき，半導体基板上の回路面積を小さくすることができ，消費 電力の低減，さらには動作ノイズを大幅に低減する事が出来る。
[0026] 上述したとおり本発明の等位相多相クロック信号発生回路においては，電圧制御デ ィレイ素子列からの多相出力クロック列の周期は，本来の入力クロック信号の 2倍とな るが，多相出力クロック信号のデューティー比が一定に固定されている為に，周期を 半分にする遁倍回路を付与し，入力クロック信号の周期と同期した等位相多相クロッ ク信号を容易に実現する事ができる。
[0027] また，上述の従来の等位相多相クロック信号発生回路においては，入力クロックのデ ユーティー比が 30%〜70%の範囲内でしか正常な動作を保証することができなかった 力 本発明の等位相多相クロック信号発生回路は，入力クロック信号のデューティー 力 10%〜90%という広範囲で動作可能であり，ジッター等の影響による入力クロックの 周波数変動に対する高信頼性を実現することができる。
[0028] 本発明によると，入力される第 1の相補クロック信号を 2分周し，デューティー比が一 定の第 2の相補クロック信号を発生する分周回路であって，前記第 2の相補クロック 信号の正相又は反転相を順に同期させる制御手段を有する分周回路と，直列に接 続された複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路であって ,前記第 2の相補クロック信号が入力され，前記複数の電圧制御ディレイ素子それぞ れから位相差を有する等位相多相クロック信号を発生し，且つ前記複数の電圧制御 ディレイ素子の最終段力 相補出力信号を発生する相補電圧制御ディレイ回路と， 前記相補電圧制御ディレイ回路の前記相補出力信号と前記第 2の相補クロック信号 との位相比較を行う多重位相比較回路と，前記多重位相比較回路からの出力信号 を整形し，前記相補電圧制御ディレイ回路の前記複数の電圧制御ディレイ素子へ制 御電圧信号として信号を出力するループフィルターと，を有する等位相多相クロック 信号発生回路が提供される。
[0029] また，本発明によると，入力される第 1の相補クロック信号を 2分周し，デューティー比 が一定の第 2の相補クロック信号を発生する分周回路であって，前記第 1の相補クロ ック信号のライズエッジと，前記第 2の相補クロック信号の正相のライズエッジ又は反 転相のライズェッジとを順に同期させる制御手段を有する分周回路と，直列に接続さ れた複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路であって，前 記第 2の相補クロック信号が入力され，前記複数の電圧制御ディレイ素子それぞれか ら位相差を有する等位相多相クロック信号を発生し，且つ前記複数の電圧制御ディ レイ素子の最終段から相補出力信号を発生する相補電圧制御ディレイ回路と，前記 相補電圧制御ディレイ回路の前記相補出力信号と前記第 2の相補クロック信号との 位相比較を行う多重位相比較回路と，前記多重位相比較回路からの出力信号を整 形し，前記相補電圧制御ディレイ回路の前記複数の電圧制御ディレイ素子へ制御電 圧信号として信号を出力するループフィルターと，を有する等位相多相クロック信号 発生回路が提供される。
[0030] また，前記多重位相比較回路においては，前記第 2の相補クロック信号の正相又は 反転相を，順に，前記相補電圧制御ディレイ回路の前記相補出力信号に同期させる ようにするとよい。
[0031] また，前記多重位相比較回路においては，前記第 2の相補クロック信号の正相と前 記相補電圧制御ディレイ回路の前記相補出力信号の反転相とを同期させ，且つ前 記第 2の相補クロック信号の逆相と前記相補電圧制御ディレイ回路の前記相補出力 信号の正相とを同期させるようにするとよ!/、。
[0032] また，前記多重位相比較回路においては，前記第 2の相補クロック信号の正相のライ ズ工ッジと前記相補電圧制御ディレイ回路の前記相補出力信号の反転相のライズェ ッジとを同期させ，且つ前記第 2の相補クロック信号の逆相のライズエッジと前記相補 電圧制御ディレイ回路の前記相補出力信号の正相のライズェッジとを同期させるよう にするとよい。
[0033] また，前記第 1の相補クロック信号のデューティー比は 10〜90%の範囲内である。
[0034] また，前記等位相多相クロック信号の周期を変換する遁倍回路を更に有するようにし てもよい。
[0035] また，本発明によると，入力される第 1の相補クロック信号を 2分周し，デューティー比 が一定の第 2の相補クロック信号を発生する分周回路であって，前記第 2の相補クロ ック信号の正相又は反転相を順に同期させる制御手段を有する分周回路と，直列に 接続された複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路であつ て，前記第 2の相補クロック信号が入力され，前記複数の電圧制御ディレイ素子それ ぞれから位相差を有する等位相多相クロック信号を発生し，且つ前記複数の電圧制 御ディレイ素子の最終段から相補出力信号を発生する相補電圧制御ディレイ回路と ,前記相補電圧制御ディレイ回路の前記相補出力信号と前記第 2の相補クロック信 号との位相比較を行う多重位相比較回路と，前記多重位相比較回路からの出力信 号を整形し，前記相補電圧制御ディレイ回路の前記複数の電圧制御ディレイ素子へ 制御電圧信号として信号を出力するループフィルターと，を有する等位相多相クロッ ク信号発生回路と，入力されるシリアルディジタルデータを，前記等位相多相クロック 信号に基づ 、てパラレルィ匕するパラレルィ匕回路と，を有するシリアルディジタルデー タ受信回路が提供される。
また，本発明によると，入力される第 1の相補クロック信号を 2分周し，デューティー比 が一定の第 2の相補クロック信号を発生する分周回路であって，前記第 1の相補クロ ック信号のライズエッジと，前記第 2の相補クロック信号の正相のライズエッジ又は反 転相のライズェッジとを順に同期させる制御手段を有する分周回路と，直列に接続さ れた複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路であって，前 記第 2の相補クロック信号が入力され，前記複数の電圧制御ディレイ素子それぞれか ら位相差を有する等位相多相クロック信号を発生し，且つ前記複数の電圧制御ディ レイ素子の最終段から相補出力信号を発生する相補電圧制御ディレイ回路と，前記 相補電圧制御ディレイ回路の前記相補出力信号と前記第 2の相補クロック信号との 位相比較を行う多重位相比較回路と，前記多重位相比較回路からの出力信号を整 形し，前記相補電圧制御ディレイ回路の前記複数の電圧制御ディレイ素子へ制御電 圧信号として信号を出力するループフィルターと，を有する等位相多相クロック信号 発生回路と，入力されるシリアルディジタルデータを，前記等位相多相クロック信号に 基づ 、てパラレルィ匕するパラレルィ匕回路と，を有するシリアルディジタルデータ受信 回路が提供される。 [0037] また，前記多重位相比較回路においては，前記第 2の相補クロック信号の正相又は 反転相を，順に，前記相補電圧制御ディレイ回路の前記相補出力信号に同期させる ようにするとよい。
[0038] また，前記多重位相比較回路においては，前記第 2の相補クロック信号の正相と前 記相補電圧制御ディレイ回路の前記相補出力信号の反転相とを同期させ，且つ前 記第 2の相補クロック信号の逆相と前記相補電圧制御ディレイ回路の前記相補出力 信号の正相とを同期させるようにするとよ!/、。
[0039] また，前記多重位相比較回路においては，前記第 2の相補クロック信号の正相のライ ズ工ッジと前記相補電圧制御ディレイ回路の前記相補出力信号の反転相のライズェ ッジとを同期させ，且つ前記第 2の相補クロック信号の逆相のライズエッジと前記相補 電圧制御ディレイ回路の前記相補出力信号の正相のライズェッジとを同期させるよう にするとよい。
[0040] また，前記第 1の相補クロック信号のデューティー比は 10〜90%の範囲内である。
[0041] また，前記等位相多相クロック信号の周期を変換する遁倍回路を更に有するようにし てもよい。
発明の効果
[0042] 上述したとおり，本発明の等位相多相クロック信号発生回路は，本来の入力クロック 信号と同一の周期で前記電圧制御ディレイ素子列力 出力されるクロック信号が同 期される事になる。これにより，入力クロック信号のデューティー比とは独立に出力等 位相多相クロック信号のデューティー比を一定にし入力クロック信号の周波数変動に 追随することを実現しながら，等位相間隔の多相出力クロック列を得る為に必要な電 圧制御ディレイ素子列の総数を削減することが可能となり，回路規模を小さくでき，半 導体基板上の回路面積を小さくすることができ，消費電力の低減，さらには動作ノィ ズを大幅に低減する事が出来るという優れた効果を発揮する。
[0043] また，上述の従来の等位相多相クロック信号発生回路においては，入力クロックのデ ユーティー比が 30%〜70%の範囲内でしか正常な動作を保証することができなかった 力 本発明の等位相多相クロック信号発生回路は，入力クロック信号のデューティー 力 10%〜90%という広範囲で動作可能であり，ジッター等の影響による入力クロックの 周波数変動に対する高信頼性を実現することができる。
[0044] よって，本発明により，現実の高速シリアルディジタル伝送におけるジッターによって 生じる伝送クロック信号の周波数変動の問題を解消することができ，優れたシリアル ディジタル伝送信号受信回路を実現することが出来る。
図面の簡単な説明
[0045] [図 1]本発明の等位相多相クロック信号発生回路の実施の形態を示す図である。
[図 2]図 1に示す本発明の等位相多相クロック信号発生回路の入力クロック信号 ΙΟΙρ/lOlnと同期させた際の内部信号のタイミング図である。
[図 3]2倍の分周回路の回路例を示す図である。
[図 4]1Z2の遁倍回路の回路例を示す図である。
[図 5]図 1に示す本実施の形態の等位相多相クロック信号発生回路の相補クロック信 号 103p/103nと同期した際の内部信号のタイミング図である。
[図 6]本発明の等位相多相クロック信号発生回路を用いたシリアルディジタルデータ 受信回路の一実施例を示す図である。
[図 7]従来の等位相多相クロック信号発生回路を示す図である。
[図 8]図 7に示す従来の等位相多相クロック信号発生回路において，相補クロック信 号 1101p/l 101ηの周期と同期させた際の内部信号のタイミング図である。
[図 9]図 7に示す従来例の DLL回路を用いた等位相多相クロック信号発生回路にデ ユーティー比が 50%から大きくずれた入力クロック 1101p/l 101ηが入力された場合の内 部信号のタイミング図である。
[図 10]従来の等位相多相クロック信号発生回路を示す図である。
[図 11]図 10に示す従来の等位相多相クロック信号発生回路において，相補クロック 信号 llOlp/llOlnの周期と同期させた際の内部信号のタイミング図である。
符号の説明
[0046] 100 等位相多相クロック信号発生回路
102 前置増幅回路
110 相補電圧制御ディレイ素子列
130 ノレープフイノレター回路 410 2倍の分周回路
411, 412, 413, 414 バッファー
420 多重位相比較回路
430 遁倍回路
ΙΟΙρ/lOln 相補クロック信号
111〜116 等位相多相クロック信号
発明を実施するための最良の形態
[0047] 本発明の等位相多相クロック信号発生回路の実施形態を図 1乃至図 5を用いて説明 する。
[0048] 図 1には，本発明の等位相多相クロック信号発生回路 100の回路構成の一実施形態 が示されている。本発明の等位相多相クロック信号発生回路 100には相補クロック信 号 ΙΟΙρ/lOlnが入力され，等位相多相クロック信号発生回路 100において等位相多 相クロック信号 111〜116が生成され出力される。
[0049] 等位相多相クロック信号発生回路 100は，前置増幅回路 102, 2倍の分周回路 410, バッファー 411, 412, 413及び 414,多重位相比較回路 (Double Phase Detector)420, ループフィルター回路 (Loop Filter)130, 6個の相補電圧制御ディレイ素子を有する 相補電圧制御ディレイ素子列 110,並びに遁倍回路 (Doubler Circuits)430を有してい る。なお，前置増幅回路 102,バッファー 411, 412, 413及び 414,並びに遁倍回路 (Doubler Circuits)430は，必要に応じて設けるようにすればよい。
[0050] まず，等位相多相クロック信号発生回路 100の前置増幅回路 102に相補クロック信号 ΙΟΙρ/lOlnが入力される。相補クロック信号 ΙΟΙρ/lOlnは，前置増幅回路 102によって 相補出力クロック信号 102p/102nに増幅される。この相補出力クロック信号 102p/102n は， 2倍の分周回路 410に入力され，相補クロック信号 ΙΟΙρ/lOlnのデューティー比に 依存することなく 50%の一定デューティー比を保持した 2分周された相補クロック信号 400p/400nに変換される。
[0051] なお，本実施の形態においては， 2倍の分周回路 410において 50%の一定のデューテ ィー比を保持した 2分周された相補クロック信号 400p/400nが生成されるようにしたが ,これに限定されるわけではなく，一定のデューティー比を保持した (分周回路 410の 回路構成やノイズ等により予め設定したデューティー比力 若干デューティー比がず れる場合も含む） 2分周された相補クロック信号 400p/400nが生成されるようにすれば よい。
[0052] 50%の一定デューティー比を保持した 2分周された相補クロック信号 400p/400nは，相 補電圧制御ディレイ素子列 110に入力される。相補電圧制御ディレイ素子列 110にお V、ては， 6つの直列に接続された補電圧制御ディレイ素子に 2分周された相補クロッ ク信号 400p/400nが入力され，相補クロック信号 400p/400nは，それぞれの補電圧制 御ディレイ素子で位相遅延を生じながら伝搬される。
[0053] 相補電圧制御ディレイ素子列 110からの出力信号 (本実施の形態においては， 6つの 直列に接続された補電圧制御ディレイ素子列の最終段からの出力信号)をバッファ 一 413及び 414によってバッファーした出力信号 105p/105nと，前記相補クロック信号 400p/400nをバッファー 411及び 412によってバッファーした相補クロック信号
103p/103nとを多重位相比較回路 420で比較する。多重位相比較回路 420の出力は ループフィルター回路 130によって整形され，出力信号 104となり，相補電圧制御ディ レイ素子列 110に入力される。この出力信号 104は相補電圧制御ディレイ素子列 110 の制御電圧信号としてフィードバックされることになる。
[0054] 等位相多相クロック信号発生回路 100においては，相補電圧制御ディレイ素子列 110 に入力される相補クロック信号 400p/400nの周期は，この回路の外部から入力される 入力クロック信号 ΙΟΙρ/lOlnの 2倍となっているため，相補電圧制御ディレイ素子列 110からの等位相多相クロック 401p/401n, 402p/402n, 403p/403n, 404p/404n, 405p/405n及び 406p/406nの周期は，入力クロック信号 ΙΟΙρ/lOlnの 2倍となる。そこ で，本実施の形態においては，等位相多相クロック 401p/401n, 402p/402n, 403p/403n, 404p/404n, 405p/405n及び 406p/406nを遁倍回路 430に通すことによつ てそれらの周期を半分にし，入力クロック信号 ΙΟΙρ/ΙΟΙηの周期に同期した等位相多 相クロック 111〜116が出力されるような構成を採用している。
[0055] 図 2は，図 1に示す本発明の等位相多相クロック信号発生回路の入力クロック信号 ΙΟΙρ/lOlnと同期させた際の内部信号のタイミング図を示したものである。図 2に示さ れる様に，デューティー比が 50%力も大きくずれた入力相補クロック信号 ΙΟΙρ/lOlnが 入力された場合でも， 2倍の分周回路 410を通した後の相補クロック信号 103p/103n は 50%のデューティー比が保持されていることが分かる。分周回路 410においては，入 力相補クロック信号 ΙΟΙρ/lOlnの一周期のタイミングで，分周された相補クロック信号 の正相 103p又は反転相 103ηを順に同期させるようにしている。言い換えると，この分 周回路においては，入力相補クロック信号 ΙΟΙρ/lOlnのライズェッジと，相補クロック 信号の正相 103pのライズェッジ又は反転相 103ηのライズェッジとを順に同期させるよ うにしている。図 2を用いて具体的に説明すると，分周回路 410においては，入力相 補クロック信号 ΙΟΙρ/lOlnのポイント aと分周された相補クロック信号の正相 103ρのポ イント a'とを同期させ，入力相補クロック信号 ΙΟΙρ/lOlnのポイント bと分周された相補 クロック信号の正相 103ηのポイント とを同期させ，また入力相補クロック信号 ΙΟΙρ/lOlnのポイント cと分周された相補クロック信号の正相 103ρのポイント c'とを同 期させるようにしている。
[0056] ここで，多重位相比較回路 420にお 、て位相比較する相補クロック信号 103ρ/103ηの エッジ (本実施の形態にぉ 、てはライズエッジ）を，相補クロック信号 103ρ/103ηの正 相（103ρ)及び反転相（103η)間で交番して切替える事により，結果として，相補電圧 制御ディレイ素子列 110からの出力信号 105ρ/105ηと相補クロック信号 103ρ/103ηとを 相補クロック信号 103ρ/103ηの周期の半分で同期させるようにする。
[0057] 本実施の形態においては，図 2に示されるとおり，相補クロック信号の正相 103ρと相 補電圧制御ディレイ素子列 110からの出力信号の反転相 105ηと（103ρにおけるポイン ト a'と 105ηにおけるポイント a"と）を同期させ，且つ相補クロック信号の反転相 103ηと 相補電圧制御ディレイ素子列 110からの出力信号の正相 105ρと（103ηにおけるポイン ト と 105ρにおけるポイント 'と）を同期させている。言い換えると，分周された相補 クロック信号 103ρ /103ηの正相（103ρ)と反転相（103η)とを，順に，相補型の電圧制 御ディレイ素子列 110の相補出力信号 105ρ/105ηに同期させるようにしている。更に 言い換えると， 2倍の周期に分周された相補クロック信号 103ρ /103ηにおいて，回路 に入力される入力クロック信号 ΙΟΙρ/lOlnの周期の 2倍に相当する位相（360度)だけ 離れた相補クロック信号 103ρ /103ηと電圧制御ディレイ素子列 110からの出力 105ρ/105ηとを同期させるのでは無く，回路に入力される入力クロック信号 lOlp/lOln の周期に相当する位相（180度)だけ程離れたクロック信号 103ρ /103ηと電圧制御デ ィレイ素子列 110からの出力 105ρ/105ηとを比較するようにして!/、るのである。
[0058] 結果として，図 2においては，ポイント a'とポイント a'，とを同期させ，ポイント とポイン ト 'とを同期させ，且つポイント c'とポイント c' 'とを同期させていることになる。
[0059] 以上のような構成をとることにより，相補電圧制御ディレイ素子列 110からの各相補デ ィレイ信号 401p/401n, 402p/402n, 403p/403n, 404p/404n, 405p/405n及び
406p/406nは，相補クロック信号 103p/103nに対して 180/6度 (=30度）の位相差 (D)を 有する信号として出力される。相補クロック信号 103p/103nは入力相補クロック信号 ΙΟΙρ/lOlnの 2倍の周期であるので，この位相差 (D)は，入力相補クロック信号 ΙΟΙρ/lOlnの周期に対しては 360/6度 (=60度）の位相差に対応する。
[0060] 次に図 3を参照する。図 3には，図 1に示す本実施の形態の等位相多相クロック信号 発生回路に用いられる 2倍の分周回路 410 (図 3 (A) )と多重位相比較回路 420 (図 3 ( B) )の一例が示されている。
[0061] 分周回路 410は，相補出力クロック信号 102p/102nを 2倍の周期の相補クロック信号 400p/400nに変換するものである。図 3 (A)に示される分周回路 410は， 3つの CMOS 転送ゲート回路 801a〜c及び 5つの CMOS Inverter回路 803を有している。なお，図 3 (A)に示す分周回路 410は一例に過ぎず，本実施の形態以外にも同様の機能を実 現する回路であれば，本発明の等位相多相クロック信号発生回路 100の分周回路 410として用いることができる。
[0062] 図 3に示す分周回路 410においては，入力される相補出力クロック信号 102p/102nは , 3つの CMOS転送ゲート回路 801a〜cへ入力される。 CMOS転送ゲート回路 801b及 び 801c力もなる制御手段 802は，図 2に示す入力相補クロック信号 ΙΟΙρ/lOlnにおけ るポイント a, b, cを，それぞれ，分周回路 410からの相補クロック信号 400p/400nを反 転した反転相補クロック信号 103p/103nにおけるポイント a，， b' , c，にタイミングを合わ せる，即ち同期させる作用を有する制御手段である。
[0063] この分周回路 410を用いることにより，デューティー比が 50%より大きくずれた入力相補 クロック信号 ΙΟΙρ/ΙΟΙηが入力された場合でも， 2倍の分周回路 410を通した後の相 補クロック信号 400p/400n (103p/103n)は 50%のデューティー比が保持されることにな る。
[0064] 図 3 (B)に示すとおり，本実施の形態の多重位相比較回路 420は 2つの CMOS NAND 回路 804, 2つの CMOS NOR回路 805及び 4つの D型 Flip Flop回路 806を有している。 多重位相比較回路 420は，相補クロック信号の正相 103pと相補電圧制御ディレイ素 子列 110からの出力信号の反転相 105ηとの間の位相を比較し，且つ相補クロック信 号の反転相 103ηと相補電圧制御ディレイ素子列 110からの出力信号の正相 105ρとの 間の位相を比較することによって，各信号の位相差を計算出力するものである。なお ,図 3 (B)に示す多重位相比較回路 420は一例に過ぎず，本実施の形態以外にも同 様の機能を実現する回路であれば，本発明の等位相多相クロック信号発生回路 100 の多重位相比較回路 420として用いることができる。
[0065] 次に図 4を参照する。図 4は，図 1に示す本実施の形態の等位相多相クロック信号発 生回路に用いられる遁倍回路 430の一例を示したものである。図 4に示すとおり，本 実施の形態においては，遁倍回路 430は 3つの CMOS NAND回路 807を有している。 なお，図 4に示す遁倍回路 430は一例に過ぎず，本実施の形態以外にも同様の機能 を実現する回路であれば，本発明の等位相多相クロック信号発生回路 100の遁倍回 路 430として用いることができる。
[0066] 本発明の等位相多相クロック信号発生回路においては，相補電圧制御ディレイ素子 列 110からの各相補ディレイ信号 401p/401n, 402p/402n, 403p/403n, 404p/404n, 405p/405n, 406p/406nはクロックのデューティー比が 50%に保持さているので，図 4に 示すように，遁倍回路 430には組合せ論理回路を用いることが可能である。
[0067] 図 5は，図 1に示す本実施の形態の等位相多相クロック信号発生回路の相補クロック 信号 103p/103nと同期した際の内部信号のタイミング図を示したものである。相補電 圧制御ディレイ素子列 110からの各相補ディレイ信号 401p/401n, 402p/402n, 403p/403n, 404p/404n, 405p/405n, 406p/406nは，相補クロック信号 103p/103nに 対して 180/6度 (=30度)の位相差を持った信号として出力される。それらを遁倍回路 430に入力することで周期を半分にし，入力相補クロック ΙΟΙρ/lOlnの周期に同期し た等位相多相クロック 111〜116が出力されることが示されて 、る。
[0068] 以上説明したとおり，本実施の形態の等位相多相クロック信号発生回路は，本来の 入力クロック信号と同一の周期で前記電圧制御ディレイ素子列から出力されるクロッ ク信号が同期される事になる。これにより，入力クロック信号のデューティー比とは独 立に出力等位相多相クロック信号のデューティー比を一定にし，入力クロック信号の 周波数変動に追随することを実現しながら，等位相間隔の多相出力クロック列を得る 為に必要な電圧制御ディレイ素子列の総数を削減することが可能となり，回路規模を 小さくでき，半導体基板上の回路面積を小さくすることができ，消費電力の低減，さら には動作ノイズを大幅に低減する事が出来るという優れた効果を発揮する。
[0069] また，上述の従来の等位相多相クロック信号発生回路においては，入力クロックのデ ユーティー比が 30%〜70%の範囲内でしか正常な動作を保証することができなかった 力 本発明の等位相多相クロック信号発生回路は，入力クロック信号のデューティー 力 10%〜90%という広範囲で動作可能であり，ジッター等の影響による入力クロックの 周波数変動に対する高信頼性を実現することができる。
実施例 1
[0070] 本実施例においては，本発明の等位相多相クロック信号発生回路を用いたシリアル ディジタルデータ受信回路について図 6を参照しながら説明する。
[0071] 600はシリアルディジタルデータ受信回路であり， 2つのバッファー 601,パラレル化回 路（De-Serializer) 604及びマルチプレクサ回路 605並びに等位相多相クロック信号発 生回路 100を有している。シリアルディジタルデータ受信回路 600には，回路外部から
[0072] なお，等位相多相クロック信号発生回路 100は，上述の実施の形態で説明した回路 を用いることができる。また，図 6においては，多重位相比較回路を「PD」，ループフィ ルターを「LPF」 ,相補電圧制御ディレイ素子列を「VCD」と表記して ヽる。
[0073] シリアルディジタルデータ受信回路 600においては，回路外部力も入力されるシリア ルディジタルデータ 702がバッファー 601によって増幅された後，パラレル化回路 604 に入力される。リファレンスクロック 701もバッファー 601によって増幅された後，等位相 多相クロック信号発生回路 100に出力される。
[0074] 等位相多相クロック信号発生回路 100は，ノ ッファー 601から出力され，入力される相 補クロック信号に基づき等位相多相クロック信号 111〜116を生成し，ノラレルイ匕回路 604及び回路外部へ出力する。
[0075] パラレル化回路 604は，等位相多相クロック信号 111〜116に基づき入力されるシリア ルディジタルデータ 702をパラレル化しパラレルデータを生成し，マルチプレクサ回路 605へ出力する。マルチプレクサ回路 605は，入力されるパラレルデータをタイミング に応じて選択し，回路外部へ出力する。
[0076] 本実施例のシリアルディジタルデータ受信回路においても，上述の実施の形態で説 明した等位相多相クロック信号発生回路を用いて 、る。この等位相多相クロック信号 発生回路は，本来の入力クロック信号と同一の周期で前記電圧制御ディレイ素子列 力 出力されるクロック信号が同期される事になる。これにより，入力クロック信号のデ ユーティー比とは独立に出力等位相多相クロック信号のデューティー比を一定にし入 カクロックの周波数変動に追随することを実現しながら，等位相間隔の多相出力クロ ック列を得る為に必要な電圧制御ディレイ素子列の総数を削減することが可能となり ,本実施例のシリアルディジタルデータ受信回路の回路規模を小さくでき，半導体基 板上の回路面積を小さくすることができ，消費電力の低減，さらには動作ノイズを大 幅に低減する事が出来るという優れた効果を発揮する。
[0077] また，上述の従来の等位相多相クロック信号発生回路を用いたシリアルディジタルデ ータ受信回路においては，入力クロック信号のデューティー比が 30%〜70%の範囲内 でしか正常な動作を保証することができな力つたが，本実施例に用いた等位相多相 クロック信号発生回路は，入力クロック信号のデューティーが 10%〜90%という広範囲 で動作可能であり，ジッター等の影響による入力クロックの周波数変動に対する高信 頼性を実現することができる。
産業上の利用可能性
[0078] 以上説明したとおり，本発明の等位相多相クロック信号発生回路は，入力クロック信 号のデューティー比とは独立に出力等位相多相クロック信号のデューティー比を一 定にし入力クロックの周波数変動に追随することを実現しながら，等位相間隔の多相 出力クロック列を得る為に必要な電圧制御ディレイ素子列の総数を削減することが可 能となり，本実施例のシリアルディジタルデータ受信回路の回路規模を小さくでき，半 導体基板上の回路面積を小さくすることができ，消費電力の低減，さらには動作ノィ ズを大幅に低減する事が出来るという優れた効果を発揮する。
よって，本発明の等位相多相クロック信号発生回路は，シリアルディジタル伝送シス テムにおけるシリアルディジタルデータ受信回路に用いることができるのはもとより， 等位相多相クロック信号が必要とされるあらゆる電子回路に用いることができる。

Claims

請求の範囲
[1] 入力される第 1の相補クロック信号を 2分周し，デューティー比が一定の第 2の相補ク ロック信号を発生する分周回路であって，前記第 2の相補クロック信号の正相又は反 転相を順に同期させる制御手段を有する分周回路と，
直列に接続された複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路 であって，前記第 2の相補クロック信号が入力され，前記複数の電圧制御ディレイ素 子それぞれから位相差を有する等位相多相クロック信号を発生し、且つ前記複数の 電圧制御ディレイ素子の最終段カゝら相補出力信号を発生する相補電圧制御ディレイ 回路と，
前記相補電圧制御ディレイ回路の前記相補出力信号と前記第 2の相補クロック信号 との位相比較を行う多重位相比較回路と，
前記多重位相比較回路からの出力信号を整形し，前記相補電圧制御ディレイ回路 の前記複数の電圧制御ディレイ素子へ制御電圧信号として信号を出力するループ フィルターと，
を有する等位相多相クロック信号発生回路。
[2] 入力される第 1の相補クロック信号を 2分周し，デューティー比が一定の第 2の相補ク ロック信号を発生する分周回路であって，前記第 1の相補クロック信号のライズェッジ と，前記第 2の相補クロック信号の正相のライズェッジ又は反転相のライズェッジとを 順に同期させる制御手段を有する分周回路と，
直列に接続された複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路 であって，前記第 2の相補クロック信号が入力され，前記複数の電圧制御ディレイ素 子それぞれから位相差を有する等位相多相クロック信号を発生し，且つ前記複数の 電圧制御ディレイ素子の最終段カゝら相補出力信号を発生する相補電圧制御ディレイ 回路と，
前記相補電圧制御ディレイ回路の前記相補出力信号と前記第 2の相補クロック信号 との位相比較を行う多重位相比較回路と，
前記多重位相比較回路からの出力信号を整形し，前記相補電圧制御ディレイ回路 の前記複数の電圧制御ディレイ素子へ制御電圧信号として信号を出力するループ フィルターと，
を有する等位相多相クロック信号発生回路。
[3] 前記多重位相比較回路においては，前記第 2の相補クロック信号の正相又は反転相 を，順に，前記相補電圧制御ディレイ回路の前記相補出力信号に同期させる請求項 1に記載の等位相多相クロック信号発生回路。
[4] 前記多重位相比較回路においては，前記第 2の相補クロック信号の正相又は反転相 を，順に，前記相補電圧制御ディレイ回路の前記相補出力信号に同期させる請求項 2に記載の等位相多相クロック信号発生回路。
[5] 前記多重位相比較回路においては，前記第 2の相補クロック信号の正相と前記相補 電圧制御ディレイ回路の前記相補出力信号の反転相とを同期させ，且つ前記第 2の 相補クロック信号の逆相と前記相補電圧制御ディレイ回路の前記相補出力信号の正 相とを同期させる請求項 1に記載の等位相多相クロック信号発生回路。
[6] 前記多重位相比較回路においては，前記第 2の相補クロック信号の正相と前記相補 電圧制御ディレイ回路の前記相補出力信号の反転相とを同期させ，且つ前記第 2の 相補クロック信号の逆相と前記相補電圧制御ディレイ回路の前記相補出力信号の正 相とを同期させる請求項 2に記載の等位相多相クロック信号発生回路。
[7] 前記多重位相比較回路においては，前記第 2の相補クロック信号の正相のライズェ ッジと前記相補電圧制御ディレイ回路の前記相補出力信号の反転相のライズェッジ とを同期させ，且つ前記第 2の相補クロック信号の逆相のライズエッジと前記相補電 圧制御ディレイ回路の前記相補出力信号の正相のライズエッジとを同期させる請求 項 1に記載の等位相多相クロック信号発生回路。
[8] 前記多重位相比較回路においては，前記第 2の相補クロック信号の正相のライズェ ッジと前記相補電圧制御ディレイ回路の前記相補出力信号の反転相のライズェッジ とを同期させ，且つ前記第 2の相補クロック信号の逆相のライズエッジと前記相補電 圧制御ディレイ回路の前記相補出力信号の正相のライズエッジとを同期させる請求 項 2に記載の等位相多相クロック信号発生回路。
[9] 前記第 1の相補クロック信号のデューティー比は 10〜90%の範囲内である請求項 1に 記載の等位相多相クロック信号発生回路。
[10] 前記第 1の相補クロック信号のデューティー比は 10〜90%の範囲内である請求項 2に 記載の等位相多相クロック信号発生回路。
[11] 前記等位相多相クロック信号の周期を変換する遁倍回路を更に有する請求項 1に記 載の等位相多相クロック信号発生回路。
[12] 前記等位相多相クロック信号の周期を変換する遁倍回路を更に有する請求項 2に記 載の等位相多相クロック信号発生回路。
[13] 入力される第 1の相補クロック信号を 2分周し，デューティー比が一定の第 2の相補ク ロック信号を発生する分周回路であって，前記第 2の相補クロック信号の正相又は反 転相を順に同期させる制御手段を有する分周回路と，
直列に接続された複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路 であって，前記第 2の相補クロック信号が入力され，前記複数の電圧制御ディレイ素 子それぞれから位相差を有する等位相多相クロック信号を発生し，且つ前記複数の 電圧制御ディレイ素子の最終段カゝら相補出力信号を発生する相補電圧制御ディレイ 回路と，
前記相補電圧制御ディレイ回路の前記相補出力信号と前記第 2の相補クロック信号 との位相比較を行う多重位相比較回路と，
前記多重位相比較回路からの出力信号を整形し，前記相補電圧制御ディレイ回路 の前記複数の電圧制御ディレイ素子へ制御電圧信号として信号を出力するループ フィルターと，
を有する等位相多相クロック信号発生回路と，
入力されるシリアルディジタルデータを，前記等位相多相クロック信号に基づ 、てパ ラレルイ匕するパラレルィ匕回路と，
を有するシリアルディジタルデータ受信回路。
[14] 前記分周回路は、前記第 1の相補クロック信号のライズエッジと、前記第 2の相補クロ ック信号の正相のライズェッジ又は反転相のライズェッジとを順に同期させる制御手 段を有する請求項 13に記載のシリアルディジタルデータ受信回路。
[15] 前記多重位相比較回路においては，前記第 2の相補クロック信号の正相又は反転相 を，順に，前記相補電圧制御ディレイ回路の前記相補出力信号に同期させる請求項 13に記載のシリアルディジタルデータ受信回路。
[16] 前記多重位相比較回路においては，前記第 2の相補クロック信号の正相と前記相補 電圧制御ディレイ回路の前記相補出力信号の反転相とを同期させ，且つ前記第 2の 相補クロック信号の逆相と前記相補電圧制御ディレイ回路の前記相補出力信号の正 相とを同期させる請求項 13に記載のシリアルディジタルデータ受信回路。
[17] 前記多重位相比較回路においては，前記第 2の相補クロック信号の正相のライズェ ッジと前記相補電圧制御ディレイ回路の前記相補出力信号の反転相のライズェッジ とを同期させ，且つ前記第 2の相補クロック信号の逆相のライズエッジと前記相補電 圧制御ディレイ回路の前記相補出力信号の正相のライズエッジとを同期させる請求 項 13に記載のシリアルディジタルデータ受信回路。
[18] 前記第 1の相補クロック信号のデューティー比は 10〜90%の範囲内である請求項 13 に記載のシリアルディジタルデータ受信回路。
[19] 前記第 1の相補クロック信号のデューティー比は 10〜90%の範囲内である請求項 14 に記載のシリアルディジタルデータ受信回路。
[20] 前記等位相多相クロック信号の周期を変換する遁倍回路を更に有する請求項 13に 記載のシリアルディジタルデータ受信回路。
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