CN101937919A - 三维非易失性存储装置及其制造方法 - Google Patents

三维非易失性存储装置及其制造方法 Download PDF

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Abstract

本发明涉及一种三维非易失性存储装置及其制造方法。该三维非易失性存储装置包括：沿第一方向平行延伸并且包括多个沟道层的多个沟道结构，所述多个沟道层与多个层间绝缘层在衬底上方交替堆叠；沿沟道结构的侧壁堆叠并且排布于第一方向和与第一方向交叉的第二方向上的多个存储单元；以及沿第二方向平行延伸并且连接至在第二方向上排布的存储单元的多条字线。

Description

三维非易失性存储装置及其制造方法
相关申请的交叉引用
本发明要求于2009年6月30日提交的第10-2009-0059040号韩国专利申请的权益，其公开的全文通过引用合并于此。
技术领域
本发明涉及非易失性存储装置及其制造方法，并且更具体地，涉及三维(3D)非易失性存储装置及其制造方法。
背景技术
既便当电源中断时非易失性存储装置也保留存储的数据。以单层在硅衬底上制造的二维(2D)存储装置具有改善集成密度方面的限制。因而，具有从硅衬底垂直堆叠的存储单元的3D非易失性存储装置已经被提出。
以下，将参考附图描述制造3D非易失性存储装置的传统方法。
图1A至4B示出了制造3D非易失性存储装置的传统工艺。在此，图“A”是中间所得结构的剖面图，并且图“B”是在图“A”的高度A-A’的平面图。
参考图1A和1B，层间绝缘层11和栅电极导电层12形成于衬底10上。栅电极导电层12和层间绝缘层11被蚀刻，从而形成暴露衬底10的接触孔H。
栅电介质层1形成于接触孔H的内壁上。具有形成于其内壁上的栅电介质层1的接触孔H被沟道层2填充，由此形成垂直串的下选择晶体管LOWER TR。
在其上形成有下选择晶体管LOWER TR的衬底10上，交替地形成多个层间绝缘层11和多个栅电极导电层12。
层间绝缘层11和栅电极导电层12被选择性地蚀刻，从而形成暴露衬底10的多个接触孔H。
参考图2A和2B，电荷阻挡层13形成于接触孔H的内壁上。在此，电荷阻挡层13防止电荷穿过电荷俘获层14并且朝向栅电极移动。
电荷俘获层14形成于电荷阻挡层13上。在此，电荷俘获层14把电荷俘获在深能级俘获位置中，并且起实质上数据存储的作用。通常，电荷俘获层14由氮化物形成。
具有形成于其内壁上的电荷阻挡层13和电荷俘获层14的接触孔H被隧道绝缘层15填充。在此，隧道绝缘层15因为电荷的隧穿效应而起能量势垒层的作用。
参考图3A和3B，隧道绝缘层15的中央区被蚀刻，从而形成沟道沟槽。沟道沟槽被沟道层填充，从而形成从衬底10突起的多个沟道16。
上选择晶体管UPPER TR形成于包括沟道16的所得结构上。在此，上选择晶体管UPPER TR按照与下选择晶体管LOWER TR相同的方式形成。因而，为了简明，形成上选择晶体管UPPER TR的工艺的详细描述将被省略。
参考图4A和4B，多个掩模图案(未示出)形成于包括上选择晶体管UPPER TR的所得结构上。在此，所述掩模图案覆盖存储单元(MC)区并且在第一方向I-I’上延伸。使用掩模图案作为蚀刻屏障，层间绝缘层11和栅电极导电层12被蚀刻，从而形成多个栅电极12A。蚀刻了的区被绝缘层17填充。
按照这种方式，形成各自包括包围垂直沟道16的外表面的隧道绝缘层15、电荷俘获层14、电荷阻挡层13和栅电极12A的多个存储单元MC。
在此，沿相同的沟道16堆叠的存储单元MC在下选择晶体管LOWER TR和上选择晶体管UPPER TR之间被串连，从而构成串ST。即，传统3D非易失性存储装置具有从衬底10垂直排布的多个串ST。
此外，连接至栅电极12A的存储单元MC(即排布在第一方向上的存储单元)作为一页工作。
根据上面描述的传统技术，因为在形成存储单元MC中堆叠多个栅电极导电层，所以可以设置具有从衬底垂直排布的串结构的3D非易失性存储装置。
但是，根据上述结构，各个层的栅电极导电层在宽的表面区上相互面对，并且导电层的材料由于工艺限制被局限为多晶硅。因而，字线阻抗/电容值大，所造成的RC延迟使存储装置的性能降低。
此外，根据上面描述的传统技术，在形成栅电极导电层12、电荷阻挡层13、电荷俘获层14和隧道绝缘层15之后形成沟道16。即，因为3D非易失性存储装置的制造工艺按照与平面非易失性存储装置的制造工艺相反的顺序进行，所以存储装置的特性降低，如同下面更详细描述的一样。
首先，因为隧道绝缘层15在最后的阶段形成，并且沟道沟槽通过蚀刻隧道绝缘层15的中央区而形成，所以隧道绝缘层15的层质量被降低。
第二，因为电荷阻挡层13、电荷俘获层14和隧道绝缘层15可能在于沟道沟槽内形成沟道层的工艺期间被损伤，所以高温单晶硅层难于生长，并且因而单晶硅的沟道16可能未被形成。因而，在沟道16中流动的电流下降，并且阈值电压分布的均匀性降低。
同时，传统2D存储装置每存储块具有一条漏选择线。但是，3D存储装置具有从衬底垂直堆叠的多个存储单元。因而，如果3D存储装置如同传统存储装置一样地每存储块具有一条漏选择线，则它在通过控制多个存储单元而进行读/写操作方面具有限制。
发明内容
本发明的一个实施例旨在提供一种具有堆叠的多个串的3D非易失性存储装置以及所述3D非易失性存储装置的制造方法，其中通过在具有堆叠的多个沟道层的沟道结构的侧壁上堆叠多个存储单元来堆叠多个串。
本发明的另一实施例旨在提供一种包括分别被连接至多个沟道层的多个漏选择晶体管的3D非易失性存储装置，以及所述3D非易失性存储装置的制造方法。
本发明的另一实施例旨在提供一种具有按顺序形成的沟道、隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极的3D非易失性存储装置，以及所述3D非易失性存储装置的制造方法。
根据本发明的一方面，提供了一种三维非易失性存储装置，包括：沿第一方向平行延伸并且包括多个沟道层的多个沟道结构，所述多个沟道层与多个层间绝缘层在衬底上方交替地堆叠；沿沟道结构的侧壁堆叠并且排布于第一方向和与第一方向交叉的第二方向上的多个存储单元；以及沿第二方向平行延伸并且连接至在第二方向上排布的存储单元的多条字线。
根据本发明的另一方面，提供了一种制造三维非易失性存储装置的方法，所述方法包括：在衬底上方与多个层间绝缘层交替地堆叠多个沟道层；蚀刻沟道层和层间绝缘层，从而形成沿第一方向平行延伸的多个沟道结构；形成沿沟道结构的侧壁堆叠并且排布于第一方向和与第一方向交叉的第二方向上的多个存储单元；以及形成沿第二方向平行延伸并且连接至在第二方向上排布的存储单元的多条字线。
附图说明
图1A至4B示出了制造3D非易失性存储装置的传统工艺。
图5A是根据本发明一个实施例的3D非易失性存储装置的布局图。
图5B是根据本发明一个实施例的3D非易失性存储装置的透视图。
图5C是示出根据本发明一个实施例的3D非易失性存储装置的单元阵列的一部分的电路图。
图6A至9B示出了根据本发明一个实施例的制造3D非易失性存储装置的工艺。
图10是根据本发明一个实施例形成的、具有源选择线和源线的3D非易失性存储装置的透视图。
图11A至11C是根据本发明一个实施例形成的具有漏选择线、漏接触插塞和位线的3D非易失性存储装置的透视图。
具体实施方式
本发明的其它目的和优点通过下列描述可以被理解，并且参考本发明的实施例变得显见。
参考附图，示出的层和区的厚度是示例性的，并且可以不精确。当第一层被称为在第二层“上”或衬底“上”时，它可以意味着第一层直接形成于第二层或衬底上，或者它还可以意味着在第一层与衬底之间可以存在第三层。此外，相同或者相似的附图标记代表相同或者相似的构成元素，尽管它们出现在本发明的不同的实施例或附图中。
图5A是根据本发明一个实施例的3D非易失性存储装置的布局图。
参考图5A，多条位线BL和多条字线WL被设置于衬底上。在此，多条位线BL沿第一方向I-I’平行延伸，并且多条字线WL沿与第一方向I-I’交叉的第二方向II-II’平行延伸。
位线BL被用于输入/输出数据。尽管在图5A中未被示出，多个串ST_0至ST_X相对于一条位线BL被堆叠和连接。此外，连接至多条位线BL的多个串ST平行于源线SL被连接，从而构成存储块MB。
字线WL被用于选择和激活希望的存储单元。尽管在图5A中未被示出，多个页PAGE_0至PAGE_X相对于一条字线WL被堆叠和连接，并且通过在多个沟道层上分别形成的多条漏选择线DSL_0至DSL_X来选择希望的页。
在此，多条位线BL被连接至页缓冲器PB，并且页缓冲器PB解码输入的地址，从而控制对应的位线BL。此外，多条字线WL被连接至X解码器，并且X解码器解码输入的地址，从而控制对应的字线WL。
此外，沿第二方向平行延伸的多条源选择线SSL被设置于衬底上，并且源线SL被设置于源选择线SSL之间的接合区中。
此外，沿第二方向平行延伸的多条漏选择线DSL_0至DSL_X被设置于衬底上。根据本发明，因为漏选择晶体管在多个沟道层上分别被形成，所以多条漏选择线DSL被设置用于连接至在相同层上形成的漏选择晶体管。即，与堆叠的沟道层的数量相对应的多条漏选择线DSL_0至DSL_X被提供给每个存储块MB。例如，对于具有X数量的堆叠的沟道层的3D非易失性存储装置，设置X数量的漏选择线DSL_0至DSL_X。
在此，多条漏选择线DSL_0至DSL_X被连接至Z解码器，并且Z解码器解码输入的地址，从而控制对应的漏选择线DSL。
图5B是根据本发明一个实施例的3D非易失性存储装置的透视图。为了描述方便，图示集中在沟道结构C(如同也在图6A中所示出的)、存储单元MC和字线WL上，其它层为了简洁起见未被示出。
参考图5B，根据本发明一个实施例的3D非易失性存储装置包括多个沟道结构C、多个存储单元MC和字线WL。在此，多个沟道结构C沿第一方向I-I’平行延伸。多个存储单元MC沿多个沟道结构C的侧壁被堆叠。字线WL被连接至在与第一方向I-I’交叉的第二方向II-II’上排布的存储单元MC的栅电极。
在此，沟道结构C包括交替地被堆叠的多个沟道层52和多个层间绝缘层51(如同也在图6A中所示出的)。共享一条位线BL的串ST的数量根据堆叠的沟道层52的数量而被确定。例如，如果X数量的沟道层被堆叠，则X数量的堆叠的串ST共享一条位线BL。
沿沟道结构C的侧壁堆叠的多个存储单元MC排布在第一方向和第二方向上。在此，相同层的多个存储单元MC(它们被排布在第一方向上以便共享沟道层52)在源选择晶体管和漏选择晶体管之间被串连，从而构成串(ST)结构。
根据上述结构，从衬底50堆叠的多个串ST(即，沿相同的沟道结构C堆叠的多个串ST_0至ST_X)被连接至相同的位线BL。
字线WL被连接至在第二方向上排布的存储单元MC的栅电极。在此，在共享字线WL的多个存储单元MC之中，形成于相同层上的存储单元MC构成一页。即，一条字线WL被连接至多个页PAGE_0至PAGE_X，并且在读/写操作中通过形成于沟道层的各层上的漏选择晶体管的导通/关断而选择希望的页。
既便在形成于相同层上的存储单元MC的情形中，页也可以通过连接的位线而被划分。连接至偶数位线的页可以作为偶数页工作，并且连接至奇数位线的页可以作为奇数页工作。为了描述的方便，通过假定基本不存在功能差别，偶数页和奇数页被示出。
图5C是示出根据本发明一个实施例的3D非易失性存储装置的单元阵列的一部分的电路图。为了描述的方便，图示集中于连接至一条位线BL的多个串ST。
参考图5C，多个串ST_0至ST_X相对于一条位线BL被连接，并且多个串ST_0至ST_X分别被连接至多条漏选择线DSL_0至DSL_X。因而，在读/写操作中，连接至希望的页的漏选择线DSL被激活，并且其它漏选择线DSL被去激活，由此选择希望的页。
图6A至9B示出了根据本发明一个实施例的3D非易失性存储装置的制造工艺。在此，图“A”是中间所得结构的透视图，并且图“B”是其平面图。
参考图6A和6B，多个层间绝缘层51和多个沟道层52被交替地堆叠于衬底50上，其中在衬底50中，需要的结构例如井、周边电路区的浅沟槽隔离(STI)层和高压(HV)晶体管被形成。
层间绝缘层51起到使堆叠的沟道层52相互隔离的作用。层间绝缘层51可以被形成至氧化物层、氮化物层或它们的叠层的充分厚度。
沟道层52起形成存储单元的沟道的作用。沟道层52被堆叠与要堆叠的存储单元的数量一样多的次数，即与要堆叠的串ST的数量一样多的次数。在此，串ST可以按分配的方式被堆叠多次。例如，如果20串ST要被堆叠，则一次堆叠4串ST并且该工艺重复5次，由此堆叠20串ST。
沟道层52可以包括掺杂有p型或n型杂质的单晶硅层或多晶硅层，由此形成NMOS或PMOS存储单元。使用沟道层52形成的存储单元可以工作在耗尽模式或者增强模式。尤其是，当沟道层52由单晶硅层形成时，在沟道中流动的电流和阈值电压分布的均匀性可以被改善。
掺杂浓度可以被控制，使得多个沟道层52具有不同的杂质浓度。在示例性实施例中，多个层间绝缘层51和多个沟道层52可以被交替地沉积于衬底50上。在另一示例性实施例中，层间绝缘层51和沟道层52的堆叠结构可以按单独的方式被制造，并且该堆叠结构可被贴附于衬底50上。
堆叠的层间绝缘层51和沟道层52被蚀刻，从而形成沿第一方向I-I’平行延伸的多个沟道结构C。按照这种方式，形成具有堆叠的沟道层52的长条形沟道结构C，使得可以在后续的工艺中形成沿沟道结构C的侧壁堆叠的存储单元。图6B中，由点线所指示的区对应于用于存储单元的区。
尽管图6A和6B示出了沟道结构C的侧壁从衬底垂直形成，但这仅仅是为了描述的方便，本发明不受限于此。此外，堆叠的层间绝缘层51和沟道层52可以被蚀刻，使得沟道结构C的下部宽度大于上部宽度。衬底50与沟道结构C的侧壁之间的角度可以是从大约90°至大约135°的范围。
在该情形中，沟道宽度朝向沟道结构C的底部增加，使得可以补偿由在形成于各层上的串ST之间的长度差所造成的电流差。参考图11B，如果漏选择晶体管阶梯型形成，则下串ST可以比上串ST长，使得沟道电流可被减小。但是，可以通过朝向沟道结构C的底部增加沟道宽度来补偿电流的减小。此外，可以通过调整各层的掺杂浓度来控制在各层的串ST中流动的电流量。
可以针对具有沟道结构C的所得结构进行离子注入工艺，以便控制通过后续工艺所形成的存储单元的阈值电压。
参考图7A和7B，沟道结构C之间的间隙区被绝缘层53填充，并且多个硬掩模图案54形成于包括绝缘层53的所得结构上。在此，多个硬掩模图案54暴露用于存储单元的区并且沿第二方向平行延伸。绝缘层53可以包括具有高湿法蚀刻率的氧化物层，例如，聚硅氮烷(PSZ)层。
通过使用硬掩模图案54作为蚀刻屏障，绝缘层53被蚀刻，从而形成暴露衬底50的沟槽T。用这种方式，沟槽T被形成为以特定间隔(见附图标记″①″)暴露沟道结构C的侧壁。
图8A至8C示出了包括沿沟道结构C的侧壁堆叠并且排布在第一方向和第二方向上的多个存储单元MC的中间所得结构。具体地，图8B是图8A的A-A’高度的平面图，且图8C是沿图8A的线B-B’所取的剖面图。以下，将给出形成根据本发明一个实施例的存储单元MC的工艺的详细描述。
参考图8A至8C，隧道绝缘层55、电荷俘获层56和电荷阻挡层57顺序形成于包括沟槽T的所得结构上。
隧道绝缘层55可以包括氧化物层。电荷俘获层56可以包括氮化物层。电荷阻挡层57可以包括氧化硅层、金属氧化物层或其堆叠的层。金属氧化物层可包括Al2O3层、HfO2层、LaOX层、TiOX层、Ta2O5层或其堆叠的层。
在包括隧道绝缘层55、电荷俘获层56和电荷阻挡层57的所得结构上方形成栅电极导电层58。结果，包括隧道绝缘层55、电荷俘获层56和电荷阻挡层57的沟槽T被栅电极导电层58填充。
在此，如果沟槽T被隧道绝缘层55、电荷俘获层56和电荷阻挡层57全部填充，则电荷阻挡层57的中央的一部分可以被蚀刻，从而形成用于栅电极导电层58的孔，并且该孔可以被栅电极导电层58填充。
栅电极导电层58可以包括n型多晶硅层、p型多晶硅层或金属层。金属层可以由TiN、TaN、TaCN、TiSiN、TaSiN或贵金属形成。
结果，形成沿沟道结构C的侧壁堆叠的多个存储单元MC。在此，堆叠的存储单元MC排布在第一方向和第二方向上。即，堆叠的存储单元MC的柱排布在第一方向和第二方向上。
如果串ST按上述的分配的方式堆叠多次，则在栅电极导电层58的形成之后，可以进行平坦化工艺，直至沟道结构C的表面被暴露。
在本实施例中，在沟道结构C之间形成的绝缘层53被蚀刻，从而形成沟槽T，并且沟槽T被隧道绝缘层55、电荷俘获层56和电荷阻挡层57填充，从而形成存储单元MC。但是，这仅是示例性实施例，并且存储单元MC可以按照各种方式形成。
例如，隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极导电层可以在包括沟道结构C的所得结构上方顺序形成；它们可以被选择性地蚀刻以形成存储单元，并且被蚀刻的区可以被绝缘层填充。
图9A和9B示出了包括多条字线WL的中间所得结构。为了描述的方便，绝缘层53的图示被省略，并且图中示出了构成存储单元MC的层的部分表面。
参考图9A和9B，在包括存储单元MC的所得结构上方形成字线导电层。低阻抗材料可以被附加地沉积在字线导电层上。钨硅化物层可以被附加地沉积在字线导电层上。
字线导电层被选择性地蚀刻，从而形成字线WL。此时，形成于沟道结构C上的栅电极导电层58、电荷阻挡层57、电荷俘获层56和隧道绝缘层55可以被同时构图。
结果，多条字线WL以这样一种方式被形成：它们被连接至沿第二方向排布的存储单元MC的栅电极，以便在第二方向上延伸。
根据上述结构，排布于第一方向上并共享沟道层52的存储单元MC在漏选择晶体管和源选择晶体管之间被串连，从而形成串(ST)结构。此外，排布于第二方向上的存储单元MC连接至相同的字线WL，从而构成页。
可以在去除绝缘层53之后进行源/漏离子注入工艺和再氧化工艺。
根据上面描述的本发明，具有堆叠的沟道层52的沟道结构C被用来形成存储单元MC，由此使得可以制造具有堆叠的串ST的3D非易失性存储装置。
根据上述结构，因为沟槽以柱状的栅电极导电层填充，所以与传统方法相比，电容值可以大为减小。此外，因为为了形成字线和栅电极而可以附加地形成低阻抗材料层，所以与传统方法相比，字线阻抗值可以大为减小。因而，RC延迟可以被减小，并且存储装置的性能可以被改善。
此外，因为存储单元MC沿沟道结构C的两侧壁被堆叠，所以共享沟道层52并且排布于第一方向上的多个存储单元MC构成一串ST；并且因为串ST被堆叠，所以存储装置的集成密度可以被改善。
此外，因为隧道绝缘层55、电荷俘获层56和电荷阻挡层57可以在形成沟道层52之后被顺序形成，所以隧道绝缘层55的层质量可以被改善。此外，因为沟道层52由单晶硅形成，所以在沟道中流动的电流和阈值电压分布的均匀性可以被改善。
此外，存储单元MC可以工作在耗尽模式或增强模式。尤其是，根据本发明，因为具有数据存储层的存储单元MC在沟道层的两侧形成，所以在耗尽模式工作中可以容易地控制沟道，并且在增强模式工作中可以增加沟道中流动的电流量。
图10是根据本发明一个实施例形成的具有源选择线SSL和源线SL的3D非易失性存储装置的透视图。
参考图10，根据本发明一个实施例的3D非易失性存储装置包括多条源选择线SSL和长条形源线SL。在此，源选择线SSL沿第二方向平行延伸，并且长条形源线SL在第二方向上、在源选择线SSL之间延伸。
图10示出了其中在形成存储单元MC和字线WL的同时形成源选择线SSL的情形。在该情形中，源选择线SSL以包括存储单元MC和字线WL的相同整体结构被形成在沟道结构C之间的间隙区中。可以形成用于多个沟道层52的每一个的源选择晶体管，这将在后面参考图11A至11C详细地描述。
通过蚀刻源选择线SSL之间的源线(SL)区来形成源线沟槽，并且用导电层填充源线沟槽，来形成源线SL。
源线沟槽可以形成为暴露源线(SL)区的衬底50，或者暴露最下面的沟道层52。
此外，在蚀刻源线(SL)区之后，为了形成结，可以注入n型杂质离子，并且导电层可以包括多晶硅层。
具体地，源线导电层可以包括n型多晶硅层。通过外延生长形成硅层并用n型杂质掺杂硅层，可以形成源线导电层。或者，源线导电层可以由屏障金属(BM)或钨(W)形成。
图11A至11C是根据本发明一个实施例形成的具有漏选择线DSL_0至DSL_X、漏接触插塞DCT_0至DCT_X和位线BL的3D非易失性存储装置的透视图。为了描述的方便，为了简明而省略在中间所得结构上方形成的层间绝缘层的图示。
参考图11A，漏选择晶体管区处的沟道结构C被选择性地蚀刻，从而暴露多个沟道层52的表面。沟道结构C可以以阶梯方式被蚀刻，从而暴露各层的沟道层52。
对于具有被暴露的沟道层52的所得结构，可以进行用于控制漏选择晶体管的阈值电压的离子注入工艺。
栅电介质层59形成于被暴露的沟道层52上。栅电介质层59可以包括通过低温自由基氧化工艺或等离子体氧化工艺而形成的氧化物层。
参考图11B，在第二方向上延伸的多条漏选择线DSL形成于栅电介质层59上。即，栅电极导电层形成于各栅电介质层59上，以形成漏选择晶体管，并且形成在第二方向上延伸的多条漏选择线DSL_0至DSL_X，以连接排布在第二方向上的漏选择晶体管(为了描述的方便，在图11B中仅漏选择线被示出)。结果，形成于相同层的沟道层52上并且在第二方向上延伸的漏选择晶体管通过漏选择线DSL_0至DSL_X连接。
对于漏选择晶体管可以进行源/漏离子注入工艺。间隔物(未被示出)可以形成于漏选择线DSL_0至DSL_X的侧壁上。
绝缘层形成于包括漏选择线DSL_0至DSL_X的所得结构上。在图11B中，为了描述的方便，绝缘层的图示被省略。
用这种方式，当漏选择晶体管被形成于每个沟道层52上时，形成于各层上的漏选择晶体管在读/写操作中导通/关断，使得可以容易地选择希望的页。
尽管本实施例已经描述了通过构图工艺形成漏选择线DSL的工艺，但是漏选择线DSL也可以通过其它工艺形成，例如镶嵌工艺。例如，在包括多个沟道层52的所得结构上方形成绝缘层，并且该绝缘层被选择性地蚀刻，从而形成暴露用于漏选择线的区的沟槽。栅电介质层59被形成于在沟槽的底部暴露的沟道层52上，并且沟槽被导电层填充，从而形成漏选择线DSL_0至DSL_X。
此外，可在形成漏选择线DSL的同时形成周边电路区的低压晶体管。
此外，尽管图11B示出了形成漏选择线DSL的情形，但是也可以在形成漏选择线DSL的同时形成源选择线SSL。即，源选择线区被选择性地蚀刻，从而暴露多个沟道层52的每一个，源选择晶体管形成于多个沟道层52的每一个上，并且形成在第二方向上延伸的多条源选择线SSL，从而连接排布在第二方向上的源选择晶体管。在该情形，漏选择晶体管和源选择晶体管可以在读/写操作中导通/关断，以选择希望的页；并且可以通过同时导通/关断或者浮接漏选择晶体管和源选择晶体管来进行擦除操作。
即，当形成分别被连接至多个沟道层的多条漏选择线DSL_0至DSL_X时，多条源选择线SSL_0至SSL_X可以按相同的方式同时形成(见图11A至11C)。在另一示例性实施例中，仅仅多条漏选择线DSL_0至DSL_X被形成为分别连接至多个沟道层，并且可以在形成存储单元MC和字线WL的同时形成源选择线SSL(见图10)。
参考图11C，绝缘层(未被示出)被蚀刻，以便形成暴露沟道层52的表面的每一个的漏接触孔，并且漏接触孔被导电层填充，从而形成分别连接至沟道层52的多个漏接触插塞DCT_0至DCT_X。多条位线BL以这样一种方式形成：它们沿第一方向平行延伸，并且被连接至排布在第一方向上的漏接触插塞DCT_0至DCT_X。
根据上述的本发明的实施例，使用了具有堆叠的沟道层52的沟道结构C，以便形成多个存储单元MC，并形成分别连接至多个沟道层52的漏选择晶体管。因而，通过激活/去激活分别连接至多个沟道层52的漏选择线，可以容易地控制3D非易失性存储装置的操作。
具体地，因为源选择晶体管在形成漏选择晶体管的同时以相同的结构形成，所以可以更为容易地控制3D非易失性存储装置的操作。
此外，因为漏选择线被分别连接至多个沟道层52，所以针对电容或字线阻抗的RC延迟可以被最小化，并且存储装置的集成密度可以被进一步改善。
如上所述，本发明沿具有堆叠的沟道层的沟道结构的侧壁堆叠存储单元，由此使得可以制造具有堆叠的串的3D非易失性存储装置。根据该结构，针对电容或字线阻抗的RC延迟可以被最小化，并且存储装置的集成密度可以被改善。
此外，因为存储单元MC在沟道层的两侧形成，所以在耗尽模式工作中可以容易地控制沟道，并且在增强模式工作中可以通过增加在沟道中流动的电流量来容易地控制存储装置。
此外，因为在形成沟道层之后顺序形成隧道绝缘层、电荷俘获层和电荷阻挡层，所以隧道绝缘层的层质量可以被改善。此外，因为沟道层由单晶硅形成，所以在沟道中流动的电流和阈值电压分布的均匀性可以被改善。
此外，因为形成分别连接至沟道层的漏选择晶体管，从而在读/写操作中容易选择希望的页，所以可以容易地控制3D非易失性存储装置的操作。尤其是，因为源选择晶体管在形成漏选择晶体管的同时以相同的结构被形成，所以可以更加容易地控制3D非易失性存储装置的操作。
尽管已经针对具体实施例描述了本发明，但是本领域的技术人员显见，可以进行各种变更和修改，而不偏离在所附权利要求中所界定的本发明的精神和范围。

Claims (19)

1.一种三维非易失性存储装置，包括：
沿第一方向平行延伸并且包括多个沟道层的多个沟道结构，所述多个沟道层与多个层间绝缘层在衬底上方交替堆叠；
沿所述沟道结构的侧壁堆叠并且排布于所述第一方向和与所述第一方向交叉的第二方向上的多个存储单元；以及
沿所述第二方向平行延伸并且连接至在所述第二方向上排布的存储单元的多条字线。
2.根据权利要求1的三维非易失性存储装置，其中排布于所述第一方向上从而共享所述沟道层中的一个的存储单元构成一串。
3.根据权利要求1的非易失性存储装置，其中在共享所述字线中的一条的存储单元当中的形成于相同层上的存储单元作为一页进行读/写操作。
4.根据权利要求1的三维非易失性存储装置，其中所述字线被连接至X解码器。
5.根据权利要求1的三维非易失性存储装置，还包括：
分别连接至所述沟道结构的所述沟道层的多个漏选择晶体管，
其中所述漏选择晶体管在读/写操作中导通/关断，以选择希望的页。
6.根据权利要求1的三维非易失性存储装置，还包括：
分别连接至所述沟道结构的所述沟道层的多个源选择晶体管和多个漏选择晶体管，
其中所述源选择晶体管和所述漏选择晶体管在读/写操作中导通/关断，以便选择希望的页。
7.根据权利要求5的三维非易失性存储装置，还包括：
沿所述第二方向平行延伸并且连接至在所述第二方向上排布的所述漏选择晶体管的多条漏选择线，其中所述漏选择线被连接至Z解码器。
8.根据权利要求1的三维非易失性存储装置，其中当X个沟道层被堆叠时，所述存储装置包括用于每个存储块的X条漏选择线，其中X是自然数。
9.一种三维非易失性存储装置的制造方法，包括：
在衬底上方与多个层间绝缘层交替地堆叠多个沟道层；
蚀刻所述沟道层和所述层间绝缘层，以便形成沿第一方向平行延伸的多个沟道结构；
形成沿所述沟道结构的侧壁堆叠并且在所述第一方向和与所述第一方向交叉的第二方向上排布的多个存储单元；以及
形成沿所述第二方向平行延伸并且连接至在所述第二方向上排布的存储单元的多条字线。
10.根据权利要求9的方法，其中所述多个存储单元的形成包括：
用绝缘层填充所述沟道结构之间的间隙区；
选择性地蚀刻所述绝缘层，从而形成用于存储单元的沟槽；
在包括所述沟槽的所得结构上方顺序地形成隧道绝缘层、电荷俘获层和电荷阻挡层；以及
用栅电极导电层填充包括所述沟道绝缘层、所述电荷俘获层和所述电荷阻挡层的所述沟槽。
11.根据权利要求9的方法，其中所述多个存储单元的形成包括：
在所述沟道结构上方顺序地形成隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极导电层；
选择性地蚀刻所述栅电极导电层、所述电荷阻挡层、所述电荷俘获层和所述隧道绝缘层；以及
用绝缘层填充被蚀刻的区。
12.根据权利要求9的方法，在形成多条字线之后，还包括：
去除填充所述沟道结构之间的间隙区的绝缘层；以及
进行离子注入工艺。
13.根据权利要求12的方法，还包括：
在去除所述绝缘层之后进行再氧化工艺。
14.根据权利要求12的方法，还包括：
在进行所述离子注入工艺之后在所得结构上方形成绝缘层。
15.根据权利要求9的方法，其中在形成所述存储单元和所述字线的同时形成多条源选择线。
16.根据权利要求15的方法，在形成多条源选择线之后，还包括：
蚀刻所述源选择线之间的源线区，从而形成源线沟槽；以及
用导电层填充所述源线沟槽，从而形成源线。
17.根据权利要求9的方法，还包括：
选择性地蚀刻位于漏选择晶体管区的沟道结构，以便暴露多个沟道层的表面；
在被暴露的沟道层上方形成栅电介质层；以及
在所述栅电介质层上方形成多条漏选择线，其中所述漏选择线沿所述第二方向平行延伸并且连接在所述第二方向上排布的漏选择晶体管。
18.根据权利要求17的方法，其中在形成所述漏选择线的同时形成多条源选择线。
19.根据权利要求17的方法，在形成多条漏选择线之后，还包括：
在包括所述漏选择线的所得结构上方形成绝缘层；
选择性地蚀刻所述绝缘层，从而形成暴露所述沟道层的漏接触孔；
用导电层填充所述漏接触孔，从而形成分别连接至所述沟道层的漏接触插塞；以及
形成沿所述第一方向平行延伸并且连接在所述第一方向上排布的漏接触插塞的多条位线。
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