KR20130068144A - 적층형 메모리 장치 - Google Patents
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Abstract
적층형 메모리 장치는 반도체 기판, 상기 반도체 기판 상에 적층 배열되는 복수의 비트 라인, 상기 복수의 비트 라인 상부에 형성되며 상기 복수의 비트 라인을 향해 연장되는 배선부를 각각 포함하는 복수의 워드 라인, 및 상기 복수의 비트 라인과 상기 복수의 워드 라인으로부터 연장되는 상기 배선부 사이 각각에 연결되는 메모리 셀을 포함한다.
Description
본 발명은 반도체 집적 회로 기술에 관한 것으로, 보다 구체적으로는 3차원 스텍 셀을 갖는 적층형 메모리 장치에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재, 차세대 메모리 장치로서 저항 소자를 메모리 매체로 사용하는 저항성 메모리가 제안되고 있으며, 대표적으로, 상변화 메모리 장치, 저항 메모리, 및 자기 저항 메모리가 있다.
이러한 저항 메모리는 스위칭 소자 및 저항 소자를 기본 구성으로 하고 있으며, 저항 소자의 상태에 따라 "0" 또는 "1"의 데이터를 저장하게 된다.
하지만, 이러한 저항 메모리 또한 집적 밀도 개선이 최우선 과제이며, 좁은 면적에 최대의 메모리 셀을 집적시키는 것이 관건이다.
한편, 상변화 메모리 소자의 경우, 워드 라인과 연결되는 다이오드를 스위칭 소자로 사용하고 있고, 워드 라인 역시 집적 밀도를 줄이기 위하여 가능한 좁은 선폭으로 제작되고 있다. 이로 인해, 워드 라인 저항이 증대되어, 워드 라인 전압이 불안정해지는 워드 라인 바운싱(bouncing) 문제가 발생된다.
본 발명은 집적 밀도를 개선하기 위한 적층형 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 적층형 메모리 장치는 반도체 기판, 상기 반도체 기판 상에 적층 배열되는 복수의 비트 라인, 상기 복수의 비트 라인 상부에 형성되며 상기 복수의 비트 라인을 향해 연장되는 배선부를 각각 포함하는 복수의 워드 라인, 및 상기 복수의 비트 라인과 상기 복수의 워드 라인으로부터 연장되는 상기 배선부 사이 각각에 연결되는 메모리 셀을 포함한다.
또한, 본 발명의 다른 실시예에 따른 적층형 메모리 장치는, 반도체 기판, 상기 반도체 기판상에 상호 절연을 이루며 적층되는 복수의 액티브층들로 구성되는 복수의 액티브 영역, 상기 복수의 액티브층 상부 및 측면부를 감싸도록 각각의 액티브 영역마다 형성되는 게이트 전극, 상기 게이트 전극 양측의 상기 복수의 액티브층 각각에 형성되는 소스 및 드레인, 동일층에 위치하는 상기 드레인들과 공통으로 연결되는 비트 라인, 상기 소스와 연결되는 저항 소자층, 및 상기 저항 소자층들이 공통으로 연결되는 공통 소스 라인을 포함한다.
또한, 본 발명의 다른 실시예에 따른 적층형 메모리 장치는, 반도체 기판, 상기 반도체 기판상에 상호 절연을 이루며 적층되는 복수의 액티브층들로 구성되는 복수의 액티브 영역, 상기 복수의 액티브층 상부 및 측면부를 감싸도록 각각의 액티브 영역마다 형성되는 게이트 전극, 상기 게이트 전극 양측의 상기 복수의 액티브층 각각에 형성되는 소스 및 드레인, 상기 드레인들 일측에 위치되는 저항 소자층, 동일층에 위치되는 저항 소자층들과 공통으로 연결되는 비트 라인, 상기 소스가 공통으로 연결되는 공통 소스 라인, 및 상기 게이트 전극 각각과 전기적으로 연결되는 워드 라인을 포함한다.
본 발명에 따른 적층형 저항성 메모리 장치는 비트 라인의 적층에 의해 복수의 메모리 셀이 적층된 형태로 구성되어, 집적 밀도를 보다 개선할 수 있다. 이렇게 집적 밀도의 개선에 따라, 워드 라인 면적 또한 확보되어, 워드 라인 바운싱 문제를 해결할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 사시도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 제조 공정별 단면도이다.
도 10 내지 도 17은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 제조 공정별 평면도이다.
도 18은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 회로도이다.
도 19 내지 도 21은 본 발명의 다른 실시예들에 따른 적층형 메모리 장치의 단면도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 제조 공정별 단면도이다.
도 10 내지 도 17은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 제조 공정별 평면도이다.
도 18은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 회로도이다.
도 19 내지 도 21은 본 발명의 다른 실시예들에 따른 적층형 메모리 장치의 단면도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 사시도이다.
도 1을 참조하면, 반도체 기판(100) 상에 스트라이프 형태의 액티브층(110)들이 절연막(도시되지 않음)을 사이에 두고 복수 개가 적층되어 있다. 적층된 액티브층(110)은 반도체 기판(100) 표면에 대해 수직으로 연장되는 절연 플러그(125)에 의해 단위 액티브 영역(unit)으로 구분된다.
적층된 단위 액티브 영역(unit)의 중앙에 게이트 전극(G)이 형성된다. 게이트 전극(G)과 액티브층(110) 사이에 게이트 절연막(도시되지 않음)이 개재되어 있으며, 게이트 전극(G)은 적층된 단위 액티브 영역(unit)의 최상부 및 적층된 단위 액티브 영역들의 측벽들을 감싸도록 예를 들어, 알파벳 "U"자 형태로 형성될 수 있다. 이러한 게이트 전극(G)은 워드 라인(160)과 전기적으로 연결된다.
게이트 전극(G) 양측의 액티브층(110)에 소스(S) 및 드레인(D)이 형성되어, 단위 액티브 영역(unit)에 트랜지스터가 형성된다. 드레인(D) 일측과 콘택되도록 비트 라인(120)이 연장되고, 소스(S) 일측에 저항 소자층(145)이 형성될 수 있다.
이때, 비트 라인(120)은 동일 층상(동일 평면상)에서 도면의 x축 방향으로 상호 오버랩되도록 위치되는 드레인(D)들과 공통으로 연결되며, 워드 라인(160)과 수직을 이루는 방향으로 연장될 수 있다.
또한, 저항 소자층(145)은 트랜지스터의 스위칭 동작에 따라, 비트 라인(120)의 신호를 저장하는 저장 매체로서, 저항 메모리(ReRAM)의 재료인 PCMO막, 상변화 메모리(PCRAM:Phase Change RAM)의 재료인 칼코게나이드막, 자기 메모리(MRAM: Magnetic RAM)의 재료인 자성층, STTMRAM(Spin-Transfer Torque MRAM)의 재료인 자화 반전 소자층 및 폴리머 메모리(PoRAM: Polymer RAM)의 재료인 폴리머층들 중 선택되는 하나일 수 있다.
이와 같은 저항 소자층(145)은 공통 소스 라인(common source line)에 공통 연결되며, 공통 소스 라인(common source line)은 예를 들어, 접지 전압에 연결될 수 있다.
이와 같은 적층형 메모리 장치는 액티브 영역 및 비트 라인의 적층 배치에 의해 한정된 영역에 복수의 메모리 셀을 집적시킬 수 있다.
도 2 내지 도 9는 도 1에서 제시된 본 발명의 일 실시예에 따른 적층형 메모리 장치의 제조 공정별 단면도이고, 도 10 내지 도 17은 도 1에서 제시된 본 발명의 일 실시예에 따른 적층형 메모리 장치의 제조 공정별 평면도이다. 여기서, 도 2 내지 도 9는 도 10 내지 도 17의 a-a'선을 따라 절단한 단면도에 해당한다.
도 2 및 도 10을 참조하면, 반도체 기판(100) 상부에 절연막(105)을 형성한다. 절연막(105) 상부에 액티브층(110)과 층간 절연막(115)을 교대로 복수 개 적층하여, 적층 액티브 구조물(SA)을 형성한다. 상기 액티브층(110)은 Si, SiGe 및 GaAs와 같은 반도체층일 수 있으며, 이들이 단일 또는 복합층으로 구성될 수 있다. 절연막(105) 및 층간 절연막(115)은 예를 들어, 실리콘 산화 물질을 포함할 수 있다.
도 3 및 도 11을 참조하면, 상기 적층 액티브 구조물(SA)의 소정 부분을 상기 절연막(105)이 노출되도록 패터닝하여, 제 1 홀(H1)을 형성한다. 이어서, 제 1 홀(H1)을 통해 노출된 액티브층들(110) 및 층간 절연막(115)을 소정 길이만큼 측면으로 풀백(pull-back)시키기 위한 식각 처리를 진행하여, 제 2 홀(H2)을 형성한다. 제 1 홀(H1)은 비트 라인을 분리시키기 위한 홀이고, 제 2 홀(H2)은 비트 라인 영역을 한정하기 위한 영역이다. 이때, 제 1 및 제 2 홀(H1,H2)에 의해, 상기 적층 액티브 구조물(SA)은 도면의 y축을 기준으로 좌우로 분리된다.
도 4 및 도 12를 참조하면, 제 2 홀(H2) 각각에 도전 물질을 충진시켜, 비트 라인(120)을 적층된 액티브층(110)과 접하도록 형성한다. 비트 라인(120)을 형성하기 위한 도전 물질로는 W, Cu, Ti, Mo 및 Ta과 같은 금속막, TiN, TaN, WN,MoN,NbN,TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN와 같은 금속 질화막, TiSi와 같은 금속 실리사이드막, TiW와 같은 이종 금속막 및 TiON, WON 및 TaON와 같은 금속 질산화막 중 적어도 하나가 이용될 수 있다. 또한, 비트 라인(120)은 동일 평면상에 위치되는 드레인(D)과 공통으로 연결된다. 다음, 제 1 홀(H1)에 절연막을 매립하여, 절연 플러그(125)를 형성한다. 각각의 비트 라인(120)은 적층된 층간 절연막(115) 및 절연 플러그(125)에 의해 상호 분리된다.
도 5 및 도 13을 참조하면, 상기 적층 액티브 구조물(SA)이 도 13의 x축 방향으로 상하 분리될 수 있도록, 상기 적층 액티브 구조물(SA)의 소정 부분을 절연막(15)이 오픈되도록 식각한다. 도 16에서 미설명 부호 "P"는 적층 액티브 구조물(SA)을 x축 방향으로 분리하기 위해 식각되는 영역을 지시한다. 이에 따라, 적층 액티브 구조물(SA)은 x축 방향으로 연장되는 스트라이프 형태의 복수의 적층 액티브 패턴(SAP)으로 구분된다. 여기서, 적층 액티브 패턴(SAP)은 적층된 액티브 영역으로 해석될 수 있고, 적층된 액티브 영역을 구성하는 한 층은 하나의 메모리 셀이 형성되는 단위 액티브 영역이 될 수 있다.
복수의 적층 액티브 패턴(SAP)이 형성된 반도체 기판(100) 결과물 상부에 게이트 절연막(130) 및 게이트 전극층(135)을 형성한다. 게이트 전극층(135)은 상기 비트 라인(120)과 마찬가지로 W, Cu, Ti, Mo 및 Ta과 같은 금속막, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN와 같은 금속 질화막, TiSi와 같은 금속 실리사이드막, TiW와 같은 이종 금속막 및 TiON, WON 및 TaON와 같은 금속 질산화막 중 선택되는 하나가 이용될 수 있다.
다음, 각각의 적층 액티브 패턴(SAP)을 감싸도록 게이트 전극층(135) 및 게이트 절연막(130)을 1차적으로 패터닝한다.
도 6 및 도 14를 참조하면, 1차적으로 패터닝된 게이트 전극층(135) 및 게이트 절연막(130)을 추가 식각하여, 적층 액티브 패턴(SAP) 상에 형성되는 게이트 전극(G)을 형성한다. 게이트 전극(G)은 각각의 적층 액티브 패턴(SAP)마다 형성되는데, 도 14의 평면상으로는 상기 게이트 전극(G)이 적층 액티브 패턴(SAP)과 수직을 이루는 방향으로 배열되어 있지만, 실질적으로는 도 1에서 도시된 바와 같이, 적층 액티브 패턴(SAP)의 상면 및 측면을 감싸는 형태로 형성된다. 그러므로, 게이트 전극(G)은 하나의 적층 액티브 패턴(SAP) 당 하나씩 배치되어 있으나, 실질적으로는 적층된 액티브 패턴(SAP)을 구성하는 단위 액티브 영역 각각에 게이트 전극으로서의 동작한다.
다음, 게이트 전극(G)을 마스크로 이용하여 각각의 액티브층(110) 마다 소스(S) 및 드레인(D)을 형성한다. 소스(S) 및 드레인(D)은 단계적 이온주입을 통해 적층된 액티브층(110)마다 형성될 수 있다. 이때, 비트 라인(120)과 접하는 부분이 드레인(D)이 될 수 있고, 소스(S)는 상기 드레인(D)의 폭보다 클 수 있다. 이는 후속에서 형성될 저항 소자층(도시되지 않음)이 형성될 공간을 확보하기 위함이다.
도 7 및 도 15에 도시된 바와 같이, 게이트 전극(G)이 형성된 반도체 기판(100) 결과물 상부에 상부 절연막(140)을 형성한다. 다음, 적층 액티브 패턴(SAP)의 소스(S) 측벽이 노출될 수 있도록 상기 상부 절연막(140) 및 적층 액티브 패턴(SAP)을 식각하여, 제 3 홀(H3)을 형성한다. 노출된 소스(S) 영역의 일부를 소정 길이만큼 풀백시켜, 제 4 홀(H4)을 형성한다. 여기서, 제 4 홀(H4)의 깊이(d)는 상기 소스(D)의 폭이 드레인(D)의 폭과 동일해지는 수준으로 결정된다.
도 8 및 도 16을 참조하면, 제 4 홀(H4)에 저항 물질을 충진시켜, 저항 소자층(145)을 형성한다. 저항 소자층(145)은 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 및 폴리머 메모리의 재료인 폴리머층들 중 선택되는 하나일 수 있다. 이에 따라, 각 층마다 저항 소자층(145)과 연결되는 트랜지스터가 형성된다.
제 3 홀(H3)내부에 도전 물질을 충진하여, 소스(S)와 연결되는 저항층(145)들과 공통으로 연결되는 공통 소스 라인(150)을 형성한다.
도 9 및 도 17을 참조하면, 공통 소스 라인이 형성된 반도체 기판(100) 결과물 상부에 층간 절연막(155)을 형성한 다음, 층간 절연막(155)내에 게이트 전극(G)과 콘택되는 도전 플러그(157)를 형성한다. 도전 플러그(157)와 콘택되도록 층간 절연막 상부에 워드 라인(160)을 형성한다. 워드 라인(160)은 상기 액티브층(110)의 연장 방향과 동일한 방향으로 연장될 수 있다. 여기서, 도 17의 "CT"는 워드 라인(160)과 도전 플러그(157)의 콘택을 지시한다.
이와 같은 본 실시예에 따른 적층형 저항성 메모리 장치는 도 18과 같이 회로를 구현할 수 있다.
도 18을 참조하면, 적층형 메모리 장치(1000)는 복수의 워드 라인(WL0, WL1, WL2) 및 복수의 비트 라인(BL0, BL1, BL2) 및 복수의 메모리 셀(mc)을 포함한다.
복수의 비트 라인(BL0, BL1, BL2)은 적층, 연장되고, 복수의 워드 라인(WL0, WL1, WL2)은 적층된 비트 라인들(BL0, BL1, BL2)을 향해 연장되는 배선부(L)를 포함한다. 여기서, 상기 배선부(L)는 도 9의 콘택 플러그(157)에 대응될 수 있다.
복수의 메모리 셀(mc)은 워드 라인(WL0, WL1, WL2)으로 부터 연장되는 배선부(L)와 비트 라인(BL0,BL1,BL2) 사이에 연결된다. 이러한 복수의 메모리 셀(mc)은 트랜지스터(Tr) 및 가변 저항(Rv)으로 구성될 수 있다. 트랜지스터(Tr)의 게이트는 상기 배선부(L)과 연결되고, 드레인은 해당 비트 라인에 연결되며, 소스는 가변 저항(Rv)과 연결된다. 가변 저항(Rv)은 공통 소스 라인(common source line)과 연결되며, 상기 가변 저항(Rv)은 상기 실시예의 저항 소자층(145)에 대응될 수 있다.
도면에서 BL3,BL4,BL5는 인접하는 적층된 액티브 영역에 배치되는 비트 라인을 지시한다.
이와 같은 적층형 저항성 메모리 장치는 비트 라인의 적층에 의해 복수의 메모리 셀이 적층된 형태로 구성되어, 집적 밀도를 보다 개선할 수 있다. 이렇게 집적 밀도의 개선에 따라, 워드 라인 면적 또한 확보되어, 워드 라인 바운싱 문제를 해결할 수 있다.
도 19는 본 발명의 다른 실시예에 따른 적층형 저항성 메모리 장치를 보여주는 단면도로서, 본 실시예에서는 트랜지스터로서 NMOS 트랜지스터를 이용한다. 이에, 소스 및 드레인을 고농도 n형 불순물을 주입하여 구성할 수 있다.
또한, 도 20에 도시된 바와 같이, 상기 트랜지스터의 소스 및 드레인을 실리사이드층(118)으로 이용할 수도 있다. 이와 같은 경우, 트랜지스터의 접합 저항을 개선할 수 있다.
또한, 도 21에 도시된 바와 같이, 저항 소자층(146)을 드레인(D)과 비트 라인(120) 사이에 위치시킬 수도 있다. 이와 같은 경우 역시 본 발명의 실시예와 동일한 효과를 발휘할 수 있다.
또한, 본 발명의 실시예들에서는 자세히 설명되지 않았지만, 상기한 트랜지스터의 소스 및 드레인은 일반적인 LDD(lightly doped drain) 형태로 형성될 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 저항성 메모리 장치를 3차원으로 적층하여 구성하므로써, 집적 밀도를 개선할 수 있으며, 이에 따라 워드 라인 바운싱 문제를 해결할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100: 반도체 기판 unit : 단위 액티브 영역
120 : 비트 라인 125 : 절연 플러그
145 : 저항 소자층 150 : 공통 소스 라인
G : 게이트 전극 160 : 워드 라인
120 : 비트 라인 125 : 절연 플러그
145 : 저항 소자층 150 : 공통 소스 라인
G : 게이트 전극 160 : 워드 라인
Claims (16)
- 반도체 기판;
상기 반도체 기판 상에 적층 배열되는 복수의 비트 라인;
상기 복수의 비트 라인 상부에 형성되며, 상기 복수의 비트 라인을 향해 연장되는 각각의 배선부를 포함하는 복수의 워드 라인; 및
상기 복수의 비트 라인과 상기 복수의 워드 라인으로부터 연장되는 배선부 사이 각각에 연결되는 메모리 셀을 포함하는 적층형 메모리 장치. - 제 1 항에 있어서,
상기 메모리 셀은,
해당 비트 라인과 해당 워드 라인의 배선부와 연결되는 스위칭 트랜지스터, 및
상기 스위칭 트랜지스터와 연결되는 가변 저항을 포함하는 적층형 메모리 장치. - 제 2 항에 있어서,
상기 가변 저항은 공통 소스 라인에 공통으로 연결되는 적층형 메모리 장치. - 반도체 기판;
상기 반도체 기판상에 상호 절연을 이루며 적층되는 복수의 액티브층들로 구성되는 복수의 액티브 영역;
상기 복수의 액티브층 상부 및 측면부를 감싸도록 각각의 액티브 영역마다 형성되는 게이트 전극;
상기 게이트 전극 양측의 상기 복수의 액티브층 각각에 형성되는 소스 및 드레인;
동일층에 위치하는 상기 드레인들과 공통으로 연결되는 비트 라인;
상기 소스와 연결되는 저항 소자층; 및
상기 저항 소자층들이 공통으로 연결되는 공통 소스 라인을 포함하는 적층형 메모리 장치. - 제 4 항에 있어서,
상기 복수의 액티브 영역은 상기 반도체 기판상에 일정 간격을 두고 평행하게 이격 배치되는 적층형 메모리 장치. - 제 5 항에 있어서,
상기 비트 라인은 상기 액티브층에 대응되는 수만큼 적층, 연장되는 적층형 메모리 장치. - 제 6 항에 있어서,
상기 비트 라인은 상기 드레인 일측에 형성되는 적층형 메모리 장치. - 제 4 항에 있어서,
상기 게이트 전극 상부에 상기 게이트 전극과 전기적으로 연결되는 복수 워드 라인을 더 포함하는 적층형 메모리 장치. - 제 8 항에 있어서,
상기 비트 라인과 수직을 이루는 방향으로 연장되는 적층형 메모리 장치. - 제 4 항에 있어서,
상기 소스 및 드레인은 고농도 n형 불순물 영역인 적층형 메모리 장치. - 제 4 항에 있어서,
상기 소스 및 드레인은 실리사이드를 포함하는 적층형 메모리 장치. - 제 4 항에 있어서,
상기 저항 소자층은 PCMO막, 칼코게나이드막, 자성층, 자화 반전 소자층 및 폴리머층들 중 선택되는 하나인 적층형 메모리 장치. - 제 12 항에 있어서,
상기 저항 소자층은 상기 소스의 일측에 형성되는 적층형 메모리 장치. - 반도체 기판;
상기 반도체 기판상에 상호 절연을 이루며 적층되는 복수의 액티브층들로 구성되는 복수의 액티브 영역;
상기 복수의 액티브층 상부 및 측면부를 감싸도록 각각의 액티브 영역마다 형성되는 게이트 전극;
상기 게이트 전극 양측의 상기 복수의 액티브층 각각에 형성되는 소스 및 드레인;
상기 드레인들 일측에 위치되는 저항 소자층;
동일층에 위치되는 저항 소자층들과 공통으로 연결되는 비트 라인;
상기 소스가 공통으로 연결되는 공통 소스 라인; 및
상기 게이트 전극 각각과 전기적으로 연결되는 워드 라인을 포함하는 적층형 메모리 장치. - 제 14 항에 있어서,
상기 복수의 액티브 영역은 상기 반도체 기판상에 일정 간격을 두고 평행하게 이격 배치되는 적층형 메모리 장치. - 제 15 항에 있어서,
상기 비트 라인은 상기 액티브층에 대응되는 수만큼 적층, 연장되는 적층형 메모리 장치.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |