CN111510122A - 一种多电源***的上电复位装置 - Google Patents

Abstract

本发明公开了一种多电源***的上电复位装置，涉及新一代信息技术。针对现有技术中各数字电路模块对电源供电顺序依赖性强的问题提出本方案。所有次级供电通道中复位控制模块分别接收预复位信号和复位参考信号；仅当输入的预复位信号和复位参考信号满足预设逻辑时，延迟预设时间后，对同一供电通道中对应的数字电路模块输出次级复位信号。优点在于，通过带有数字延迟和控制的发明设计，解决芯片多数字电路模块和多电源***中由于芯片外部电源上电顺序不确定而导致内部数字电路模块复位顺序难以控制的问题，使得不同数字电路模块的复位顺序和时间可控。而且不同数字电路模块的复位最小间隔时间可编程，确保复位***稳定可控。

Description

一种多电源***的上电复位装置

技术领域

本发明涉及新一代信息技术，尤其涉及一种多电源***的上电复位装置。

背景技术

随着集成电路技术的发展，芯片集成度越来越高，功能也越来越多，从而芯片供电的结构也变得越来越复杂。特别是数字芯片和数模混合芯片，为了适应芯片***多功能工作的需要，对于不同功能的电路，都有着不同的上电时序要求，多电源***的时序控制非常困难。

对于一个高集成度的芯片，通常需要两个以上的电源，这些电源所供电的电路并不是独立工作的，而是希望有一定先后的时序控制它们的复位。但是，芯片外部供电的电源通常是可能对芯片的所有电源同时进行供电，也可能电源供电先后顺序不确定，从而芯片内部的多电源复位信号产生方法就显得尤其重要。如果复位***不可靠，那么整个芯片可能就会处于异常工作状态。

传统的多电源复位电路如图1所示，不同数字电路的复位完全依赖于各自的供电电源。如果各个数字电路的复位顺序有先后要求，那么就必须对供电电源的上电时序有着相应的要求，给电源的供电设计带来很多不便。

图2是专利“多电源供电的上电掉电复位电路”对传统多电源***的一种改进，一方面减少了对多个电压基准模块的需求，另一方面使得主复位信号不会落后于其他复位信号的产生。相比图1的传统复位电路，图2的复位电路需要对复位模块进行重新设计，以产生控制信号或者接受控制信号的控制。而且，还存在一个不便是，不能按照需求实现不同复位信号的时序。对于多电源***，如果每个电源都采用相同的复位方式，那么***的复位顺序就完全依赖于外部电源的供电顺序，无法对多电源***的各个数字模块根据***设定的顺序进行复位。

在实际的数字多电源***中，可能存在不同数字电路需要在不同时间进行复位，比如先复位***控制寄存器，再复位时钟产生相关的数字电路，最后复位数字算法相关的数字电路。而外部电源又存在各种不同上电顺序的情况下，无疑对复位***提出巨大的挑战。

发明内容

本发明目的在于提供一种多电源***的上电复位装置，可以不依赖于外部电源上电顺序而实现内部数字电路模块按需复位的功能。

本发明所述的一种多电源***的上电复位装置，包括一电压基准模块、一主级供电通道和若干次级供电通道；所有的供电通道均分别包括一复位模块和对应的数字电路模块；所述的电压基准模块采集主级供电通道的输入电压并对所有复位模块输出电压基准，主级供电通道的复位模块输出主级复位信号至对应的数字电路模块；所有的次级供电通道均分别包括一复位控制模块；复位控制模块的第一输入端接收同一供电通道中复位模块输出的预复位信号，第二输入端接收复位参考信号；仅当输入的预复位信号和复位参考信号满足预设逻辑时，延迟预设时间后，对同一供电通道中对应的数字电路模块输出次级复位信号。

本发明所述的一种多电源***的上电复位装置，其优点在于，通过带有数字延迟和控制的发明设计，解决芯片多数字电路模块和多电源***中由于芯片外部电源上电顺序不确定而导致内部数字电路模块复位顺序难以控制的问题，使得不同数字电路模块的复位顺序和时间可控。而且不同数字电路模块的复位最小间隔时间可编程，确保复位***稳定可控。

所述的复位参考信号为主级复位信号或前一级复位信号。在于提供两种复位参考信号的输入方式。

所述的复位控制模块包括一逻辑电路、一延迟控制寄存器和延时电路；所述的逻辑电路第一引脚为复位控制模块的第一输入端、第二引脚为复位控制模块的第二输入端，逻辑电路的输出端连接延时电路的复位端；所述延迟控制寄存器输入端连接逻辑电路的第二输入端和延时电路的第一输入端，延迟控制寄存器输出端连接延时电路第二输入端；延时电路的输出端为复位控制模块的输出端。在于提供一种复位控制模块的具体结构。

附图说明

图1是现有技术中的一种多电源上电复位装置的电路示意图。

图2是现有技术中的另一种多电源上电复位装置的电路示意图。

图3是本发明所述上电复位装置的实施例一的电路结构示意图；

图4是本发明所述上电复位装置通用的复位控制模块电路结构示意图；

图5是本发明实施例一中主级电源上电早于其他次级电源的时序图；

图6是本发明实施例一中主级电源上电晚于其他次级电源的时序图。

图7是本发明实施例一所述上电复位装置的拓展电路示意图。

图8是本发明所述上电复位装置的实施例二的电路结构示意图；

图9是本发明实施例二所述上电复位装置的拓展电路示意图。

附图标记：

S0-主级电源、S1～Sn-第一次级电源至第n次级电源；

Rst0-主级复位模块、Rst0～Rstn-第一次级复位模块至第n次级复位模块；

U0-主级数字电路模块、U1～Un-第一次级数字电路模块至第n次级数字电路模块；

Rstc1～Rstcn-第一复位控制模块至第n复位控制模块；

Ref-电压基准模块；

DELAY-延时电路。

具体实施方式

实施例一

如图1所示，本发明所述的一种多电源***的上电复位装置以典型的三电源三数字电路模块为例，但具体数量基于本领域技术人员的实验手段可以无需创造性劳动即能实现调整，因此不应当作为本发明保护范围的具体限制。具体包括电压基准模块Ref、主级供电通道、第一次级供电通道和第二次级供电通道。所述的电压基准模块Ref用于输出基准电压。

主级供电通道至少包括主级电源S0、主级复位模块Rst0和主级数字电路模块U0。所述的主级复位模块Rst0接收基准电压和采样主级电源S0的电压以判断主级电源S0是否上电完成，在上电完成时对主级数字电路模块U0输出主级复位信号。主级数字电路模块U0由主级电源S0供电。

第一次级供电通道至少包括第一次级电源S1、第一次级复位模块Rst1、第一复位控制模块Rstc1和第一次级数字电路模块U1。所述的第一次级复位模块Rst1接收基准电压和采样第一次级电源S1的电压以判断第一次级电源S1是否上电完成，在上电完成时对第一复位控制模块Rstc1输出预复位信号。所述的第一复位控制模块Rstc1还输入主级复位模块Rst0的主级复位信号，当预复位信号和主级复位信号满足预设的逻辑关系后，经过设定的延迟时间再对第一次级数字电路模块U1输出对应的第一次级复位信号。

第二次级供电通道至少包括第二次级电源S2、第二次级复位模块Rst2、第二复位控制模块Rstc2和第一次级数字电路模块U2。所述的第二次级复位模块Rst2接收基准电压和采样第二次级电源S2的电压以判断第二次级电源S2是否上电完成，在上电完成时对第二复位控制模块Rstc2输出预复位信号。所述的第二复位控制模块Rstc2还输入第一次级复位信号，当预复位信号和第一次级复位信号满足预设的逻辑关系后，经过设定的延迟时间再对第二次级数字电路模块U2输出对应的第二次级复位信号。

所述的第一复位控制模块Rstc1、第二复位控制模块Rstc2和本发明其他所述的复位控制模块均采用相同结构，如图4所示。包括一逻辑电路、一延迟控制寄存器和延时电路。所述的逻辑电路第一引脚为复位控制模块的第一输入端、第二引脚为复位控制模块的第二输入端，逻辑电路的输出端连接延时电路的复位端。所述延迟控制寄存器输入端连接逻辑电路的第二输入端和延时电路的第一输入端，延迟控制寄存器输出端连接延时电路第二输入端。延时电路的输出端为复位控制模块的输出端。

可以通过设置所述延迟控制寄存器中的参数实现具体的延时长度。假定第一次级数字电路模块U1需要在主级数字电路模块U0复位完成后等待至少t2时间才能完成复位进行入工作状态；同时假设第二次级数字电路模块U2需要在第一次级数字电路模块U1复位完成后等待至少t3时间才能完成复位进入工作状态。则可以将第一复位控制模块Rstc1的延迟时间设定为t2、将第二复位控制模块Rstc2的延迟时间设定为t3。

若三个电源的上电时序中，主级电源S0早于另外两个次级电源，则可以得到如图5所示的三个复位信号时序。可见***上电复位从“0”到“1”顺序依次为主级复位信号、第一次级复位信号和第二次级复位信号。而且第一次级数字电路模块U1复位完成的时间落后于主级数字电路模块U0复位完成时间间隔大于t2，第二次级数字电路模块U2复位完成时间落后于第一次级数字电路模块U1复位完成时间间隔等于t3。

若三个电源的上电时序中，主级电源S0晚于另外两个次级电源，则可以得到如图6所示的三个复位信号时序。可见***上电复位从“0”到“1”顺序仍然依次为主级复位信号、第一次级复位信号和第二次级复位信号。而且复位结果与图5近似：第一次级数字电路模块U1复位完成的时间落后于主级数字电路模块U0复位完成时间间隔等于t2，第二次级数字电路模块U2复位完成时间落后于第一次级数字电路模块U1复位完成时间间隔等于t3。

在实际应用中，主级电源S0的上电情况远重要于其他次级电源上电情况。因此可以证明，不管主级电源S0的时序是否发生变化，基于相同的设定参数，依然能得到技术人员所需的各数字电路模块特定的复位时序。

在本实施例中，所述的预设逻辑可以为主级复位信号或前一级复位信号为“1”且预复位信号也为“1”时，次级复位信号才输出“1”。本领域技术人对于高低电平在逻辑电路中的应用和变换是常规手段。本实施例所述“0”、“1”仅用于直观表达本发明的技术方案，不应当作为保护范围的具体限制。

当电源和对应的数字电路模块数量超过三时，还可以基于本发明相同的构思得到无限拓展，如图7所示。所有的供电通道均分别包括一复位模块和对应的数字电路模块。所述的电压基准模块采集主级供电通道的输入电压并对所有复位模块输出电压基准，主级供电通道的复位模块输出主级复位信号至对应的主级数字电路模块。所有的次级供电通道均分别包括一复位控制模块。复位控制模块的第一输入端接收同一供电通道中复位模块输出的预复位信号，第二输入端接收复位参考信号。仅当输入的预复位信号和复位参考信号满足预设逻辑时，延迟预设时间后，对同一供电通道中对应的数字电路模块输出次级复位信号。工作原理与三电源三数字电路模块的典型结构相似，只要预设每一次级供电通道中的延时时间，即可得到所预期的复位时序。

在本实施例中复位参考信号来源于前一级复位信号。

实施例二

如图8所示，同样提供一种三电源三数字电路模块的典型结构为例，与实施例一所述的三电源三数字电路模块结构差别仅在于第二复位控制模块Rstc2的复位参考信号来源于主级复位模块Rst0的主级复位信号。工作原理与图3基本一致，只是逻辑判断的参考对象发生变化，不会对预设的复位时序产生实质影响。各数字电路模块预设的复位时序依然通过各次级供电通道中的复位控制模块设置延时时间来实现。

当超过三电源三数字电路模块的典型结构时，本实施例同样提供一种可无限拓展的具体电路结构，如图9所示。与实施例一的拓展结构差别仅在于各复位控制模块的复位参考信号均来源于主级复位模块Rst0的主级复位信号。工作原理与图7基本一致，只是逻辑判断的参考对象发生变化，不会对预设的复位时序产生实质影响。各数字电路模块预设的复位时序依然通过各次级供电通道中的复位控制模块设置延时时间来实现。

本发明所述多电源***的上电复位装置，无论多个电源自身上电的先后顺序如何，***中各个数字电路模块的复位完成顺序都是可控的，而且甚至不同数字电路模块之间要求复位完成的最小间隔时间也是可以编程的。极大地便利了多电源***的电路设计，保障了多电源***复位的稳定性和可靠性，也给芯片供电和控制带来极大的便利。无需重新设计现有技术中的复位模块，具有非常广的通用性。

对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及形变，而所有的这些改变以及形变都应该属于本发明权利要求的保护范围之内。

Claims (3)

1.一种多电源***的上电复位装置，包括一电压基准模块、一主级供电通道和若干次级供电通道；所有的供电通道均分别包括一复位模块和对应的数字电路模块；所述的电压基准模块采集主级供电通道的输入电压并对所有复位模块输出电压基准，主级供电通道的复位模块输出主级复位信号至对应的数字电路模块；

其特征在于，所有的次级供电通道均分别包括一复位控制模块；复位控制模块的第一输入端接收同一供电通道中复位模块输出的预复位信号，第二输入端接收复位参考信号；仅当输入的预复位信号和复位参考信号满足预设逻辑时，延迟预设时间后，对同一供电通道中对应的数字电路模块输出次级复位信号。

2.根据权利要求1所述多电源***的上电复位装置，其特征在于，所述的复位参考信号为主级复位信号或前一级复位信号。

3.根据权利要求1所述多电源***的上电复位装置，其特征在于，所述的复位控制模块包括一逻辑电路、一延迟控制寄存器和延时电路；所述的逻辑电路第一引脚为复位控制模块的第一输入端、第二引脚为复位控制模块的第二输入端，逻辑电路的输出端连接延时电路的复位端；

所述延迟控制寄存器输入端连接逻辑电路的第二输入端和延时电路的第一输入端，延迟控制寄存器输出端连接延时电路第二输入端；延时电路的输出端为复位控制模块的输出端。

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