CN101860689B - 固体摄像器件 - Google Patents

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Abstract

本发明提供固体摄像器件，所述固体摄像器件包括像素阵列部和信号处理部。所述像素阵列部被构造成包括多个矩形像素，每个所述矩形像素在垂直方向和水平方向上具有不同的尺寸，并且多个相邻的所述矩形像素被组合起来以形成在垂直方向和水平方向上具有相同尺寸的方形像素。所述信号处理部被构造成进行这样的处理：把从组合起来的多个所述矩形像素读出的多个信号作为单个信号输出。在单个信号的情况下，就不必改变在后续阶段处的针对方形格子的信号处理***的结构。另外，在后续阶段处的信号处理***中能够通过使用该单个信号来进行用于改善摄像特性的处理(例如用于扩大动态范围的处理等)。

Description

固体摄像器件
相关申请的交叉参考
本申请包含与在2008年4月7日和2009年4月7日向日本专利局提交的日本优先权专利申请JP2008-099111和JP2009-092854的公开内容相关的主题，在此将这两个日本专利申请的全部内容以引用的方式并入本文作为参考。
技术领域
本发明涉及固体摄像器件。
背景技术
在诸如电荷耦合器件(ChargeCoupledDevice，CCD)图像传感器和互补金属氧化物半导体(ComplementaryMetal-OxideSemiconductor，CMOS)图像传感器等固体摄像器件中，在很多情况下，单位像素在垂直方向和水平方向上按预定间距以格子状图形的方式排列着(例如见日本专利申请公开公报No.2007-189085)。
目前，由于容易对在垂直方向和水平方向上具有相同间距的像素阵列进行信号处理，因而这种像素阵列已成为主流。在垂直方向和水平方向上以相同间距排列的像素，即，各自在垂直方向和水平方向上具有相同尺寸的那些像素被称作方形像素。此外，在垂直方向和水平方向上以不同间距布置的像素，即，各自在垂直方向和水平方向上具有不同尺寸的那些像素被称作矩形像素。
在旧式摄像机等装置内所使用的固体摄像器件中，在很多情况下使用了垂直尺寸大于水平尺寸的矩形像素。这是因为在电视广播标准中，规定了沿垂直方向布置的扫描线的数量，而沿水平方向布置的扫描线的数量存在着自由度，因此如果想要在电视机上显示图像，当使用方形格子状像素时，优点是很少的。
另外，为了通过使用个人计算机来进行图像处理并通过使用机器视觉(machinevision)来进行图像特性的实时提取和识别，方形像素比矩形像素是更优选的。因此，这种类型的固体摄像器件，即，使用了方形像素的固体摄像器件正越来越多地用于摄像机中。
此外，为了提供具有新功能或更好特性的固体摄像器件，在一些情况下采用了在垂直方向或者水平方向上彼此相邻的像素(以下称作“相邻像素”)之间进行计算的方法。例如，作为用于扩大动态范围的方法，已存在一种对于偶数行像素和奇数行像素使用不同的累积时间的方法(例如见日本专利申请公开公报No.11-150687)。
然而，根据上述用于扩大动态范围的方法，如果动态范围是基于一个图像而被扩大的，则垂直方向上的分辨率会降低一半。在日本专利申请公开公报No.11-150687中，使用了两个图像来补偿垂直方向上的分辨率。然而，代替上述问题的是，由于时间迟延而使得动态分辨率劣化。如果这样在垂直方向或者水平方向上相邻的像素之间进行计算，则上述方向上的分辨率有所改变。因此，所得到的输出变成与来自于矩形像素的输出相同。
最近已经普遍的是，在像素阵列中采用2μm以下的小的像素间距。2μm以下的像素间距小于照相机的透镜(光学***)的分辨率。作为一般观点的延伸思维，认为像素的精细化会使像素灵敏度降低并使能够处理的信号量减少，但会使分辨率提高。然而，如果像素间距变得小于透镜的分辨率，则固体摄像器件的分辨率不会被提高。也就是说，透镜的分辨率限定了固体摄像器件的分辨率的极限。
图27示出了透镜的分辨率的示例。即，如果把光圈开大(F值减小)，则透镜的像差增大，因而分辨率降低。另外，如果把光圈关小(F值增大)，则由于光的波动性而导致衍射，因而在这种情况下分辨率也降低。将由于波动性而产生的极限称作瑞利极限(Rayleighlimit)。
图27示出了大约在F4(F值＝4)处分辨率为最高的透镜的示例。即使在F4处，也难以分辨2μm以下的像素间距。在单镜头反光式照相机透镜中，在大约F8处分辨率为最高，因而在很多情况下F值被设定为大约是F8。在单镜头反光式照相机透镜中，当F值大约为F8或低于F8时，因透镜的像差而产生的极限超过了因波动性而产生的极限。因此，很难分辨5μm以下的像素间距。另外，如果透镜***包括光学低通滤波器，则该光学***的分辨率与透镜的分辨率和光学低通滤波器的分辨率二者之中较低的那个分辨率对应。
在上述示例中，各个像素的尺寸是被光电转换元件的尺寸所限定的。因此，像素间距可以参照光电转换元件的间距。如果在垂直方向和水平方向上以空间上相等的间隔对入射光进行采样，则该像素是方形像素。如果在垂直方向和水平方向上以空间上不同的间隔对入射光进行采样，则该像素是矩形像素。因此，像素的布局形状不一定必须是方形或者矩形，例如也可以是诸如智力拼图片(jigsawpuzzlepieces)的形状等复杂形状。
发明内容
本发明的目的是提供一种固体摄像器件、一种固体摄像器件的信号处理方法和一种电子装置，它们能够进行相邻像素之间的计算以提供更好的特性或者新的功能，从而基本上发挥出方形像素产品的易处理性并使图像处理和***构建更加容易。
本发明的另一目的是提供即使当像素的精细化超出了分辨率的极限时也能够提高摄像特性的固体摄像器件、固体摄像器件的信号处理方法和电子装置。
为了实现上述目的，本发明实施例的固体摄像器件包括：像素阵列部，它被构造为包括多个矩形像素，每个所述矩形像素在垂直方向和水平方向上具有不同的尺寸，并且多个相邻的所述矩形像素被组合起来以形成在垂直方向和水平方向上具有相同尺寸的方形像素；以及信号处理部，它用于进行把从组合起来的多个所述矩形像素读出的多个信号作为单个信号进行输出的处理。
本发明另一实施例的固体摄像器件包括：像素阵列部，它包括按照行和列以二维形式布置的像素；以及信号处理部，它包括判定电路，当所述像素阵列部中的具有不同曝光时间的n(2≤n)个像素形成一组且从所述n个像素中依次读出n个信号时，所述判定电路在所述n个信号中的每一个信号的读出时都判定该信号是否等于或者大于预定值，并且所述信号处理部根据所述判定电路的判定结果来对小于n个的m(1≤m＜n)个信号进行预定信号处理。
本发明另一实施例的固体摄像器件的信号处理方法包括对配置有多个矩形像素的像素阵列部的各个所述矩形像素进行信号处理的步骤，每个所述矩形像素在垂直方向和水平方向上具有不同的尺寸，并且多个相邻的所述矩形像素被组合起来以形成在垂直方向和水平方向上具有相同尺寸的方形像素。在该信号处理方法中，从组合起来的多个所述矩形像素读出多个信号，并且对从多个所述矩形像素读出的多个信号进行处理并作为单个信号输出。
本发明另一实施例的固体摄像器件的信号处理方法包括对来自像素阵列部的信号进行处理的步骤，所述像素阵列部包括多个矩形像素，每个所述矩形像素在垂直方向和水平方向上具有不同的尺寸，并且多个相邻的所述矩形像素被组合起来以形成在垂直方向和水平方向上具有相同尺寸的方形像素。在该信号处理方法中，从组合起来的多个所述矩形像素读出灵敏度不同的多个信号，并且对所述多个信号进行处理从而形成方形格子的信号。
本发明另一实施例的电子装置包括：固体摄像器件，它包括像素阵列部，所述素阵列部包括多个矩形像素，每个所述矩形像素在垂直方向和水平方向上具有不同的尺寸，且多个相邻的所述矩形像素被组合起来以形成在垂直方向和水平方向上具有相同尺寸的方形像素，并且所述固体摄像器件对从组合起来的多个所述矩形像素读出的多个信号进行处理并把处理后的信号作为单个信号输出；以及光学***，它被构造为接收入射到所述固体摄像器件的摄像面上的入射光。
在本发明的各实施例中，将多个矩形像素组合起来形成方形像素，并且从该多个矩形像素读出的多个信号被作为单个信号而输出。因而，能够将上述单个信号作为来自方形格子(方形像素)的信号而进行处理。如果在垂直方向和水平方向上以空间上相等的间隔对入射光进行采样，则能够使多个矩形像素看起来像方形格子。在作为来自方形格子的信号而被处理的单个信号的情况下，就不必改变在后续阶段处的针对方形格子的信号处理***的结构。另外，如果从多个矩形像素的各个信号以适当形式选择或者合成上述单个信号，则在后续阶段处的信号处理***中就能够通过使用该单个信号来进行用于改善摄像特性的处理(例如用于扩大动态范围的处理等)。因此，即使当像素的精细化超出了分辨率的极限时，也能够在实现像素的精细化的同时改善摄像特性。
根据本发明的实施例，在垂直方向或者水平方向上相邻的像素之间进行计算，从而提供更好的特性或者新的功能。因此，能够基本上发挥出方形像素产品的易处理性，并使图像处理和***构建更加容易。即使像素的精细化超出分辨率的极限，且如果像素间距变得小于接收入射光的光学***的分辨率，也能够改善摄像特性。
附图说明
图1是示出了本发明实施例CMOS图像传感器的***结构概要的***结构图。
图2是示出了第一实施例的像素阵列部中的像素阵列的示例的结构图。
图3是示出了对第一实施例的像素阵列部中的像素阵列进行的扫描方法的过程的概念图。
图4是示出了第一实施例的列电路的结构示例的框图。
图5是示出了像素阵列部中的像素阵列的示例的结构图，在该像素阵列中，灵敏度不同的三个像素形成一组。
图6是示出了第一实施例的第一变形例的列电路的结构示例的框图。
图7A和图7B各自是示出了第一实施例或者第一变形例的列电路的操作的时间顺序的时序图。
图8A和图8B各自是示出了第一实施例的第二变形例的列电路的操作的时间顺序时序图。
图9是示出了第二变形例的第一具体示例的列电路的结构示例的框图。
图10是示出了第二变形例的第二具体示例的列电路的结构示例的框图。
图11是示出了第二变形例的第三具体示例的列电路的结构示例的框图。
图12是示出了在第三具体示例的列电路的信号处理中所使用的系数与来自第i行像素的信号之间关系的图。
图13是示出了在第三具体示例的列电路的信号处理中所使用的系数与来自第i+1行像素的信号之间关系的图。
图14A和图14B各自是示出了第二变形例的第三具体示例的列电路的操作的时间顺序的时序图。
图15是示出了第一实施例的像素电路的结构示例的电路图。
图16是示出了背面入射型像素结构的示例的截面图。
图17是示出了第一实施例的变形例的结构图。
图18是示出了第二实施例的像素阵列部中的像素阵列的示例的结构图。
图19是示出了对第二实施例的像素阵列部中的像素阵列进行的扫描方法的过程的概念图。
图20是示出了第二实施例的像素电路的结构示例的电路图。
图21是示出了第二实施例的列电路的结构示例的框图。
图22是示出了第三实施例的像素电路的结构示例的电路图。
图23是示出了对第三实施例的像素阵列部中的像素阵列进行的扫描方法的过程的概念图。
图24是示出了第三实施例的列电路的结构示例的框图。
图25是示出了信号读出***的变形例的结构图。
图26是示出了作为本发明实施例的电子装置示例的摄像装置的结构示例的框图。
图27是示出了透镜的F值与分辨率极限之间关系的图。
具体实施方式
下面参照附图对用于实现本发明的实施方式(以下称作“实施例”)进行详细说明。将按照以下顺序进行说明：
1、本发明实施例的固体摄像器件(CMOS图像传感器示例)
2、本实施例的特征部分
3、变形例
4、电子装置(摄像装置示例)
1、本发明实施例的固体摄像器件
图1是示出了本发明实施例的固体摄像器件(例如，作为一种X-Y地址型固体摄像器件的CMOS图像传感器)的***结构概要的***结构图。这里，所述CMOS图像传感器是指通过应用CMOS工艺或者使用CMOS工艺的一部分而制成的图像传感器。
如图1所示，本实施例的CMOS图像传感器10被构造为包括在半导体基板(以下有时称作“芯片”)11上形成的像素阵列部12以及集成在形成有像素阵列部12的同一芯片11上的周边电路部。在本示例中，例如，周边电路部包括垂直驱动部13、列处理部14、水平驱动部15、输出电路部16和***控制部17。
在像素阵列部12中，单位像素(以下有时简称为“像素”)按照行和列以二维形式布置着，各个单位像素包括通过光电转换产生电荷并累积所产生的电荷(以下简称为“电荷”)的光电转换元件，该光电转换元件中的电荷量与入射光量对应。稍后将会对单位像素的具体结构进行说明。
另外，在像素阵列部12中，各条像素驱动线121对应于具有行和列的像素阵列的各个行而被设置着，且沿水平方向即行方向(像素行中的像素的排列方向)延伸。另外，各条垂直信号线122对应于各个列而被设置着，且沿垂直方向即列方向(像素列中的像素的排列方向)延伸。在图1中，像素驱动线121的数量是每行一条，但不限于此。每条像素驱动线121的一端连接至垂直驱动部13的对应行的输出端子。
例如，垂直驱动部13被构造为包括移位寄存器和地址解码器等，并且用作同时或者以行为单位驱动像素阵列部12的各个像素的像素驱动部。此处虽然没有图示垂直驱动部13的具体结构，但垂直驱动部13通常被构造为包括两个扫描***，即读出(从光电转换元件至输出电路)扫描***(以下简称为“读出扫描***”)和复位扫描***。
读出扫描***以行为单位依次选择并扫描像素阵列部12的单位像素，从这些单位像素读出信号。从这些单位像素读出的信号是模拟信号。复位扫描***对将要受到读出扫描***的读出扫描的读出行进行复位扫描，且复位扫描比读出扫描提前与快门速度对应的时间。
利用复位扫描***的复位扫描，从读出行中的单位像素的光电转换元件中将不必要的电荷清除出去。因此，光电转换元件得到复位。于是，利用复位扫描***对不必要的电荷的复位(清除)，进行所谓的电子快门操作。这里，电子快门操作是指除掉光电转换元件的电荷并重新开始曝光过程(开始累积电荷)的操作。
通过读出扫描***的读出操作而读出的信号对应于在前一次读出操作或者电子快门操作之后入射的光量。从前一次读出操作的读出时刻或者电子快门操作的复位时刻到当前读出操作的读出时刻的期间对应于单位像素中的电荷的累积期间(曝光期间)。
从被垂直驱动部13选择并扫描的像素行中的各个单位像素输出的信号通过各条垂直信号线122被供给到列处理部14。列处理部14以像素阵列部12的像素列为单位对通过垂直信号线122从所选行的各个单位像素输出的信号进行预定信号处理，并暂时保存该经过了信号处理的像素信号。
具体地，例如，在从各个单位像素接收信号时，列处理部14对该信号进行诸如基于相关双采样(CorrelatedDoubleSampling，CDS)的降噪、信号放大和AD(模拟/数字)转换等信号处理。上述降噪过程会除去像素所特有的固定模式噪声，例如复位噪声和放大晶体管之间的阈值偏差等。这里列举出的信号处理仅仅是示例。因此，信号处理不限于上述这些。
水平驱动部15被构造为包括移位寄存器和地址解码器等，并且从列处理部14依次选择与像素列对应的单位电路。由于通过水平驱动部15进行的选择和扫描，因此由列处理部14进行了信号处理的像素信号被依次输出到水平总线18，并通过水平总线18传输到输出电路部16。
输出电路部16处理并输出通过水平总线18传输来的信号。由输出电路部16进行的处理可以仅是缓存处理，或者可以是诸如在缓存之前对黑电平的调节和对各列之间的偏差的校正等各种数字信号处理。
例如，输出电路部16具有差分输出结构，该差分输出结构的输出级输出差分信号。也就是说，输出电路部16的输出级对通过水平总线18传输来的各个信号进行处理，并将所得到的信号作为正相(normal-phase)信号输出。而且，输出电路部16的输出级将该信号的极性取反，并将所得到的信号作为反相(reverse-phase)信号输出。
正相信号通过正相输出端子19A输出到芯片11外部，而反相信号通过反相输出端子19B输出到芯片11外部。当输出电路部16的输出级具有差分输出结构时，设置在芯片11外部的信号处理部(例如信号处理集成电路(IC)等)在该信号处理部的被构造为差分电路的输入级处接收上述正相信号和反相信号。
利用上述输出电路部16的输出级的差分输出结构和信号处理IC的输入级的差分电路结构，就能够通过输出电路部16的输出级与信号处理IC的输入级之间的电流来传输信息。因此，即使输出电路部16的输出级与信号处理IC的输入级之间的传输路径的长度增加，在该传输路径上也不会出现充电和放电。因此，能够实现高速***。
***控制部17接收从芯片11外部供给的例如时钟和操作模式指令数据，并输出诸如CMOS图像传感器10的内部信息等数据。另外，***控制部17包括用于生成各种时序信号的时序发生器。根据由时序发生器生成的各种时序信号，***控制部17对包括垂直驱动部13、列处理部14和水平驱动部15等部分的周边电路部进行驱动控制。
芯片11的周缘部设置有包括电源端子的输入输出端子组20和21的各个端子。输入输出端子组20和21在芯片11的内部与外部之间交换电源电压和信号。例如，通过考虑信号相对于芯片11的进入和输出方向，将输入输出端子组20和21的安装位置确定在方便的位置处。
2、本实施例的特征部分
在上述结构的CMOS图像传感器10中，本实施例的特征部分在于：各个单位像素的纵横比被设定为不是1∶1(方形像素)，即，单位像素的形状被设定为在垂直方向和水平方向上具有不同尺寸的矩形(矩形像素)；多个相邻的上述单位像素被组合起来以形成在垂直方向和水平方向上具有相同尺寸的方形像素；并且从组合起来的多个单位像素输出单个信号。
利用该结构，能够把从由多个像素构成的一个单位输出的单个信号作为来自方形格子(方形像素)的信号进行处理。如果在垂直方向和水平方向上以空间上相等的间隔对入射光进行采样，则可以使像素看起来像方形格子。在将单个信号作为来自方形格子的信号进行处理的情况下，不必改变在后续阶段处通常使用的针对方形格子的信号处理***的结构。
另外，如果从多个像素的各个信号中适当地选择或者合成单个信号，则在后续阶段的信号处理***中可以通过使用该单个信号来进行诸如用于扩大动态范围的处理等能够改善摄像特性的处理。下面对具体实施例进行说明。
第一实施例
图2是示出了第一实施例的像素阵列部12中的像素阵列的示例的结构图。如图2所示，像素阵列部12包括以二维的形式布置成多行多列的单位像素30，每个单位像素30都具有光电转换元件。这里，每个单位像素30都是所谓的横向较长型矩形像素，这种矩形像素的水平尺寸(行方向上)是纵向尺寸(列方向上)的两倍，也就是说，该矩形像素具有1∶2的垂直与水平间距比。
如果本实施例的CMOS图像传感器10能够摄取彩色图像，则在单位像素30的各个光接收面上设置有例如片上滤色器40等滤色器。这里，在垂直方向上相邻的多个例如两个单位像素30形成一组。由上下两个像素构成的组设置有同色的片上滤色器40。
将片上滤色器40布置成使得各个颜色R(红)、G(绿)和B(蓝)例如具有预定的关系。例如，此处将颜色编码设计成使两行由重复的GB组合构成的颜色排列和两行由重复的RG组合构成的颜色排列进行交替。上下两个像素是相同的颜色。因此，一个滤色器能够覆盖上下两个像素。
在像素阵列部12的像素阵列中，各个单位像素30是垂直与水平尺寸比为1∶2的横向较长型矩形像素。因此，如图2所示，用于由上下两个像素构成的组的单个片上滤色器40的形状是正方形。各个正方形的片上滤色器40被设置用于让两行由重复的GB组合构成的颜色排列和两行由重复的RG组合构成的颜色排列进行交替而得到的像素阵列。因此，片上滤色器40的总体颜色排列是所谓的拜尔阵列(Bayerarray)。
在片上滤色器40被构造为具有以两个像素为一个单位的颜色排列的情况下，能够获得以下优点。也就是说，随着CMOS工艺的精细化，像素也变得越来越精细化。然而，滤色器的精细化很难赶上像素的精细化。这是因为，很难在防止滤色器的角部的变圆和脱落且同时保持滤色器的分光特性的情况下使滤色器精细化。
然而，由于上述结构示例的片上滤色器40能够被形成为两个像素的组合尺寸，因而对像素的精细化是有利的。也就是说，如上所述，如果为每个像素都设置一个滤色器，则很难根据像素的精细化而使滤色器精细化。然而，本示例中把一个滤色器配置成对应于多个像素，因而能够适应像素的精细化。
扫描方法
参照图3，下面说明对第一实施例的像素阵列部12的像素阵列进行的扫描方法，该像素阵列即是让两行由重复的GB组合构成的颜色排列和两行由重复的RG组合构成的颜色排列进行交替而得到的像素阵列。在图1的垂直驱动部13的驱动操作下进行上述扫描。参照图3说明的扫描方法是通常使用的扫描方法。
首先，对奇数行进行快门扫描然后对偶数行进行快门扫描。接着，对读出行进行扫描。这里，快门扫描对应于前面所述的被称作电子快门操作的扫描，并且定义了像素累积的开始。在快门扫描中，为奇数行的各个像素和偶数行的各个像素设定了不同的快门时刻。
具体地，如图3所示，奇数行的各个像素的快门时刻被设定为加长累积时间，而偶数行的各个像素的快门时刻被设定为缩短累积时间。也就是说，当相邻两行形成一个单位(一组)时，累积时间被设定为对其中一行(在本示例中为奇数行)的各个像素相对较长，而对另一行(在本示例中为偶数行)的各个像素相对较短。
由于上述快门扫描，来自累积时间较长的奇数行的各个像素的信号是对应于较长累积时间的高灵敏度信号。也就是说，光在较长时间内入射到奇数行的各个像素。因此，来自奇数行的各个像素的信号能够对暗区域也会捕捉到清晰的图像。然而，在奇数行的各个像素中即高灵敏度像素中，光电转换元件很快就会饱和。此外，来自累积时间较短的偶数行的各个像素的信号是对应于较短累积时间的低灵敏度信号。也就是说，入射到偶数行的各个像素的光量较少。因此，来自偶数行的各个像素的信号能够不会饱和地对亮区域的图像进行捕捉。
列处理部
下面对列处理部14进行说明，该列处理部14根据通过上述扫描方法进行的扫描对从第一实施例的像素阵列部12的各个像素30输出的信号进行处理。列处理部14是被设置成与像素阵列部12的各像素列对应的各单位电路的集合。下面把构成列处理部14的各单位电路称作列电路。
图4是第一实施例的列电路14A的结构示例的框图。如图4所示，第一实施例的列电路14A被构成为包括CDS电路141、判定电路142、用于进行诸如AD转换处理等预定信号处理的AD转换电路143以及锁存器144。
在垂直驱动部13的驱动操作下，各像素的信号按照像素的灵敏度的降序从像素阵列部12被依次供给到列电路14A。在本示例中，奇数行像素的灵敏度高于偶数行像素的灵敏度。因此，来自奇数行像素的信号被首先输入到列电路14A，然后来自偶数行像素的信号被输入到列电路14A。
普遍已知的是，列电路14A的CDS电路141进行这样的信号处理：计算出像素信号的ON电平(稍后说明的信号电平)与OFF电平(稍后说明的复位电平)之间的差，并且计算出排除了偏移量的信号量。
在***控制部17的控制下，在从像素阵列部12依次读出来自高灵敏度像素的信号和来自低灵敏度像素的信号时，判定电路142在每一次信号的读出时都进行用于判定该信号是否等于或大于预定值的处理。例如，像素的饱和电平被用来作为代表判定电路142的判定基准的预定值。
判定电路142、AD转换电路143和锁存器144对来自奇数行像素的信号和来自偶数行像素的信号进行如下的不同的处理操作。
[奇数行]
使用像素的饱和电平作为判定基准，判定电路142判定从奇数行像素传输来的信号是否已经饱和。如果该信号不处于饱和电平，则判定电路142将逻辑“0”写入到标记FL中。如果该信号处于饱和电平，则判定电路142将逻辑“1”写入到标记FL中。然后，判定电路142把标记FL与从CDS电路141接收到的信号一起发送到AD转换电路143。
如果标记FL存储着逻辑“0”(即，该信号不处于饱和电平)，则AD转换电路143对这个来自像素的信号(模拟信号)进行AD转换，并将AD转换后的信号传送到锁存器144。如果标记FL存储着逻辑“1”(即，该信号处于饱和电平)，则AD转换电路143处于待机状态，因此不进行AD转换处理。标记FL的值通过AD转换电路143被写入到锁存器144的一部分中。
[偶数行]
判定电路142不对从偶数行像素传输来的信号进行判定处理，而是把该信号与来自奇数行像素的信号的判定结果(即，标记FL的值)一起发送到AD转换电路143。在AD转换电路143从判定电路142接收到来自偶数行像素的信号以及标记FL的值时，仅当标记FL存储着逻辑“1”时，AD转换电路143才进行工作以对来自偶数行像素的信号进行AD转换，并将AD转换后的信号传送到锁存器144。
具体地，如果从判定电路142接收到的标记FL所存储的是逻辑“0”，即，如果来自奇数行像素的信号不处于饱和电平，则AD转换电路143处于待机状态，并且不对来自偶数行像素的信号进行AD转换处理。另外，如果标记FL所存储的是逻辑“1”，即，如果来自奇数行像素的信号处于饱和电平，则AD转换电路143对来自偶数行像素的信号进行AD转换处理。
在上述方式中，按照奇数行、偶数行的顺序利用列电路14A对来自两行中的像素(即，上下两个像素)的信号进行了处理。然后，所得到的像素信号的值和标记FL的值都从锁存器144被读出到图1所示的水平总线18。因此，上下两个像素中的一个像素的信号被进行了AD转换并被输出。在此过程中，另一个像素的信号未受到AD转换处理，且AD转换电路143处于待机状态。上下两个像素共用前面说明的同色的滤色器。
如果来自累积时间较长的高灵敏度像素的信号已经饱和，则使用来自累积时间较短的低灵敏度像素的信号。这里，饱和是指如下状态：在该状态下，信号主要处于这样一个电平，处于该电平的信号对入射光的量基本上没有线性响应。在本示例中，如果从奇数行像素读出的高灵敏度信号还未饱和，则该高灵敏度信号的信号电平和标记FL的值“0”从列电路14A被输出到水平总线18。如果从奇数行像素读出的信号已经饱和，则从偶数行像素读出的低灵敏度信号的信号电平和标记FL的值“1”从列电路14A被读出到水平总线18。
然后，根据上述信号电平和标记FL的值，后续阶段的信号处理部(例如，图26中的数字信号处理器(DigitalSignalProcessor，DSP)103)进行信号处理。因此，能够扩大动态范围。具体地，如果标记FL表明来自高灵敏度像素的信号还未饱和(FL＝0)，则后续阶段的信号处理部通过使用与标记FL一起作为一对而被提供的来自高灵敏度像素的信号来生成视频信号。
如果标记FL表明来自高灵敏度像素的信号已经饱和(FL＝1)，则后续阶段的信号处理部使用与标记FL一起作为一对而被提供的来自低灵敏度像素的信号的信号电平来生成视频信号。通过上述信号处理，能够扩大相对于光输入的动态范围。
如果上下两个像素的间距实际上等于或者小于透镜分辨率，则垂直分辨率不会降低，并且来自上下两个像素的信号就能够被视为如同是从方形像素输出的具有扩大的动态范围的信号。这里，透镜分辨率是指通过接收入射光的光学***的透镜在CMOS图像传感器10的摄像面上形成的图像的分辨率。
严格来说，可能在一些情况下，通过除了透镜之外的诸如光学低通滤波器等元件来确定分辨率。另外，如果考虑不使用所谓的“透镜”而进行摄像，例如使用X射线或者透射光来直接摄像的情况下，则透镜分辨率是指用于在CMOS图像传感器10的摄像面上形成图像的光学***的分辨率。
为了使来自上下两个像素的信号看起来像是从单个像素输出的信号，就期望该上下两个像素的偏移量及灵敏度特性尽可能相似，并且该上下两个像素之间的特性差异小于通常的像素偏差。否则，在这两个像素的信号之间的过渡区域可能会产生间断(gap)。因此，上下两个像素共用构成像素电路的多个电路元件中的一部分电路元件。稍后会说明像素对一部分电路元件的共用。
另外，如前所述，列电路14A被构造为使得：形成一个组的两个像素(在本示例中为高灵敏度像素和低灵敏度像素)中的一个像素的信号受到AD转换，并且另一像素的信号未受到AD转换且AD转换电路143处于待机状态。该配置的优点是，与对两个像素的各个信号都进行AD转换处理的情况相比，由于AD转换电路143处于待机状态因而能够降低电能消耗。
上述信号处理技术的应用不限于CMOS图像传感器10(该CMOS图像传感器10被构造为通过组合多个矩形像素来形成方形像素，并且把从多个矩形像素读出的多个信号作为单个信号输出从而作为方形像素信号的)。也就是说，不管单位像素30的形状如何，上述信号处理技术通常都能够应用于单位像素30按照行和列以二维形式布置而得到的CMOS图像传感器。
另外，在本示例中，已经作为示例说明了包括高灵敏度像素和低灵敏度像素的两个像素形成一组的情况。然而，形成一组的像素的数量不限于两个。另外，对像素的信号进行的信号处理不限于AD转换处理。
也就是说，当像素阵列部12中的n(2≤n)个像素(在本示例中n＝2)形成一组并且从该n个像素依次读出n个信号时，判定电路142在这些信号中的每一个信号的读出时都判定该信号是否等于或者大于预定值。然后，根据判定结果，对m个信号进行预定信号处理，其中，m小于n(1≤m＜n)。因此，由于不对其他(n-m)个信号进行预定信号处理，因而能够降低电能消耗。
n＝3时进行的列处理
下面参照一个示例来说明第一变形例的列处理(列电路14A-1进行的信号处理)，在该示例中，例如，数量n不是两个而例如可以是三个，即灵敏度互不相同的三个像素形成一组。
图5示出了其中让灵敏度不同的三个像素形成一组而得到的像素阵列部12的像素阵列的示例。如图5所示，在本示例中，将颜色编码设计成使三行由重复的GR组合构成的颜色排列和三行由重复的BG组合构成的颜色排列进行交替。另外，在垂直方向上相邻的同色的三个像素形成一组，并且它们例如具有如下的灵敏度高低关系：这三个像素中最上面的像素具有最高灵敏度，且这三个像素中最下面的像素具有最低灵敏度。
然而，灵敏度高低关系不限于上述顺序。在任何一种灵敏度高低关系中，优选的是，在垂直驱动部13的驱动操作下，来自高灵敏度像素的信号被首先读出并输入到第一实施例的第一变形例的列电路14A-1中。
图6示出了第一实施例的第一变形例的列电路14A-1的结构示例。本变形例的列电路14A-1具有与图4所示第一实施例的列电路14A基本相同的结构。列电路14A-1与列电路14A的不同之处在于锁存器144′由两个锁存器1和2形成。
判定电路142、AD转换电路143和锁存器144′对来自第一行、第二行和第三行的各个像素的信号进行以下的不同的处理操作。
[第一行]
使用像素的饱和电平作为判定基准，判定电路142判定从第一行像素传输来的信号是否还未饱和。如果信号不处于饱和电平，则判定电路142将逻辑“0”写入到标记FL中。如果信号处于饱和电平，则判定电路142将逻辑“1”写入到标记FL中。然后，判定电路142把标记FL与从CDS电路141接收到的信号一起发送到AD转换电路143。
如果标记FL存储着逻辑“0”(即，该信号不处于饱和电平)，则AD转换电路143进行工作以对像素的模拟信号进行AD转换，并将AD转换后的信号写入到锁存器144′的锁存器1中。如果标记FL存储着逻辑“1”(即，该信号处于饱和电平)，则AD转换电路143处于待机状态，因此不进行AD转换处理。标记FL的值通过AD转换电路143被写入到锁存器144′的一部分中。
[第二行]
判定电路142不对从第二行像素传输来的信号进行判定处理，而是把该信号与来自第一行像素的信号的判定结果(即，标记FL的值)一起发送到AD转换电路143。在AD转换电路143从判定电路142接收到来自第二行像素的信号和标记FL的值时，不管标记FL的值如何，AD转换电路143都进行工作以对来自第二行像素的信号进行AD转换。在此过程中，如果标记FL存储着逻辑“0”，则AD转换电路143将AD转换结果写入到锁存器144′的锁存器2中。如果标记FL存储着逻辑“1”，则由于锁存器144′的锁存器1是空的，因此AD转换电路143将AD转换结果写入到锁存器1中。
[第三行]
判定电路142不对从第三行像素传输来的信号进行判定处理，而是把该信号与来自第一行像素的信号的判定结果(即，标记FL的值)一起发送的AD转换电路143。在AD转换电路143从判定电路142接收到来自第三行像素的信号和标记FL的值时，仅当标记FL所存储的是逻辑“1”时，AD转换电路143才进行工作以对来自第三行像素的信号进行AD转换。
具体地，如果从判定电路142接收到的标记FL所存储的是逻辑“0”，即，如果来自第一行像素的信号不处于饱和电平，则AD转换电路143处于待机状态，并且不对来自第三行像素的信号进行AD转换处理。另外，如果标记FL所存储的是逻辑“1”，即，如果来自第一行像素的信号处于饱和电平，则AD转换电路143对来自第三行像素的信号进行AD转换处理，并且将AD转换结果写入到锁存器144′的锁存器2中。
通过列电路14A-1以上述方式对来自三个像素的信号进行了处理。然后，锁存器144′的两个锁存器1和2中的标记FL的值和信号的值被读出到图1所示的水平总线18。由于通过列电路14A-1进行的信号处理，这三个像素中的两个像素的信号得到了AD转换并被输出。
更具体地，如果最初读出的高灵敏度像素的信号已经饱和，则该高灵敏度像素的信号不会受到AD转换处理，并且中等灵敏度像素的信号的AD转换结果和低灵敏度像素的信号的AD转换结果被写入到锁存器144′的锁存器1和锁存器2中。此外，如果最初读出的高灵敏度像素的信号还未饱和，则该高灵敏度像素的信号和中等灵敏度像素的信号受到AD转换，并且这两个信号的AD转换结果被写入到锁存器144′的锁存器1和锁存器2中。低灵敏度像素的信号未受到AD转换处理。
写入到锁存器144′的两个锁存器1和2中的标记FL的值和数字信号被输出到水平总线18。然后，后续阶段的信号处理部(例如，图26中的DSP103)根据这些信号的值和标记FL的值进行信号处理。因此，能够扩大动态范围。
在依次读出形成为一组的三个像素的信号的上述处理示例中，根据由判定电路142作出的对信号电平的判定，AD转换电路143仅工作两次，并待机一次。因此，与AD转换电路143对三个像素的各个信号工作三次的情况相比，本示例能够降低电能消耗。
上面说明了通常对三个像素中的两个像素进行AD转换的示例。然而，如果也通过判定电路142判定来自第二行像素的信号的信号电平，且如果与来自第一行像素的信号一样，来自第二行像素的信号也已经饱和，则对于来自第二行像素的信号，AD转换电路143也可以处于待机状态。在这种情况下，会发生微小的变化，例如标记FL变为2位(twobit)等。然而，这样的变化能够被设计者充分预料到。
如上所述，根据设计者的想法可以有各种应用。也就是说，本发明的技术范围不限于在上述实施例中说明的范围。因此，在不偏离本发明要旨的范围内，能够以各种方式对上述实施例进行修改或者改进，并且这些修改或者改进的实施例也包含于本发明的技术范围中。对本领域技术人员显而易见的是，本发明也能够用于处理来自灵敏度不同的四个以上像素的信号。
图7A和图7B各自示出了操作的时间顺序，下面参照图7A和图7B来概括说明当数量n是两个或者三个时所进行的列处理的上述概要。图7A和图7B示出了两个处理示例。
如图7A所示，首先从具有最高灵敏度的第i行像素读出信号。响应于此操作，判定电路142判定从第i行像素读出的信号是否已经饱和。在此过程中，如果判定该信号未饱和，则在第i行的AD转换期间对来自第i行像素的信号进行AD转换处理。
另外，如果判定该信号已饱和，则在第i行的AD转换期间不对该信号进行AD转换处理，且AD转换电路143处于待机状态。在此过程中，针对各个像素列来进行像素的信号是否已经饱和的判定。因此，来自第i行像素的信号可能来自受到了AD转换处理的像素列或者来自未受到AD转换处理的像素列。
然后，从灵敏度比第i行像素的灵敏度低的第i+1行像素读出信号。在第i+1行的AD转换期间，来自第i行中受到了AD转换处理的像素列的信号不受到AD转换处理，且AD转换电路143处于待机状态。此外，来自第i行中未受到AD转换处理的像素列的信号受到AD转换处理。
如上所述，在第一实施例的列处理中，例如，为来自两行像素的信号的读出提供了两个AD转换期间。另外，AD转换电路143在上述两个AD转换期间中的一个AD转换期间内工作。此外，如图7B所示，在如下的处理示例中AD转换电路143也是在两个AD转换期间中的一个AD转换期间内工作，该处理示例是：在针对来自给定行的像素的信号进行的AD转换期间内，并行地进行来自下一行的像素的信号的读出。
AD转换电路143在两个AD转换期间中的一个AD转换期间内进行AD转换处理的操作意味着该AD转换电路143在另一个AD转换期间内处于待机状态。因此，由于AD转换电路143的待机状态，因而能够降低电能消耗。
在上述第一实施例或者第一变形例的列处理(列电路14A或者14A-1进行的信号处理)中，AD转换电路143并不总是保持在工作状态，而是在适当时处于待机状态，因而能够降低电能消耗。作为第二变形例的列处理，下面说明除了能够实现电能消耗的降低之外还能实现信号处理时间的缩短的列处理。
图8A和图8B各自是示出了第二变形例的列电路的操作的时间顺序的时序图。图8A和图8B示出了两个处理示例。假设第二变形例的列电路包括采样/保持(S/H)电路。
如图8A所示，例如，首先从作为奇数行的第i行的像素读出信号。响应于该操作，判定电路142判定从第i行像素读出的信号是否已经饱和。如果判定来自第i行像素的信号未饱和，则通过采样/保持电路对该信号进行保持。在此过程中，未饱和的信号不一定必须通过采样/保持电路来予以保持。
然后，从作为偶数行的第i+1行的像素读出信号。在此过程中，如果前面的来自第i行像素的信号还未饱和，则来自第i+1行像素的信号被阻挡在采样/保持电路之外。反之，如果来自第i行像素的信号已经饱和，则通过采样/保持电路对来自第i+1行像素的信号进行保持。然后，该处理进入AD转换期间，并且AD转换电路143对由采样/保持电路保持的信号进行AD转换处理。
如上所述，当数量n是两个时，例如，在第二变形例的列处理中，将一个AD转换期间设定为对应于来自两行像素的信号的读出。也就是说，由于不需要在来自两行像素的信号的读出时的待机时间，因而能够缩短AD转换期间。因此，与第一实施例或者第一变形例中将两个AD转换期间设定为对应于来自两行像素的信号的读出的列处理相比，本示例的列处理能够提高信号处理速度。
另外，如果使本示例的信号处理速度与第一实施例或者第一变形例的列处理的信号处理速度一样低，则能够提高该低速信号处理时的精度，例如AD转换处理的转换精度。另外，利用为来自两行像素的信号的读出而设定的一个AD转换期间，本示例能够实现比设定有两个AD转换期间的情况下更低的电能消耗。
如图8B所示，例如，在如下的处理示例中也为来自两行像素的信号的读出仅设定了一个AD转换期间，该处理示例是：在针对来自两行像素的信号进行的AD转换期间内，并行地进行来自下一个两行像素的信号的读出。
下面说明用于实现上述第二变形例的列处理的列电路14A的具体示例。
图9示出了第二变形例的第一具体示例的列电路14A-2的结构示例的框图。在该图中，与图4中的元件相同的元件用相同的附图标记表示。
如图9所示，除了包括具有采样/保持电路的CDS电路141′、判定电路142、AD转换电路143和锁存器144之外，第一具体示例的列电路14A-2被构造为还包括多路复用器(MUX)145。下面将CDS电路141′作为CDS及S/H电路141′进行说明。
多路复用器145适当地选择把通过对应的垂直信号线122输入过来的像素信号供给至CDS及S/H电路141′还是通过电容元件C将该信号释放到接地。除了CDS及S/H电路141′包括采样/保持电路之外，该CDS及S/H电路141′基本上与第一实施例的CDS电路141相同。另外，判定电路142、AD转换电路143和锁存器144也是基本上与第一实施例中的那些元件相同。
下面说明通过第一具体示例的上述结构的列电路14A-2进行的信号处理。例如，在来自作为奇数行的第i行的像素的信号的到达时刻，判定电路142控制多路复用器145，从而向CDS及S/H电路141′提供来自第i行像素的信号。因此，来自第i行像素的信号受到CDS及S/H电路141′的CDS处理，并被采样/保持电路保持。
判定电路142判定由CDS及S/H电路141′保持的来自第i行像素的信号是否已经饱和。然后，判定电路142将判定结果写入到标记FL中，并保存用于识别该来自第i行像素的信号的识别信息。在此过程中，如果该信号被判定为未饱和，则判定电路142将多路复用器145切换到电容元件C。此外，如果该信号被判定为已饱和，则判定电路142维持多路复用器145的当前状态(与CDS及S/H电路141′连接)。
然后，从作为偶数行的第i+1行的像素读出信号。如果前面的来自第i行像素的信号还未饱和，则多路复用器145已切换到电容元件C。因此，来自第i+1行像素的信号不会被输入到CDS及S/H电路141′，而是通过电容元件C被释放到接地。另外，CDS及S/H电路141′继续保持前面的来自第i行像素的信号。如果来自第i行像素的信号已经饱和，则把来自第i+1行像素的信号输入到CDS及S/H电路141′，从而通过CDS及S/H电路141′进行CDS处理、采样和保持。
然后，该处理进入AD转换期间。AD转换电路143对从CDS及S/H电路141′供给来的信号进行AD转换，并将AD转换后的信号传送到锁存器144。在此过程中，AD转换电路143从判定电路142接收用于表明该AD转换后的信号来自奇数行还是偶数行的识别信息，并将该识别信息传送到锁存器144。另外，判定电路142将多路复用器145切换至CDS及S/H电路141′。然后，对来自第i+2行像素的信号和来自第i+2行后面各行像素的信号以类似的方式重复进行信号处理。
根据上述一系列信号处理，可以获得能够实现前面说明的用于扩大动态范围的处理的信号。在上述信号处理中，当不需要来自第i+1行像素的信号时，多路复用器145不是执行使垂直信号线122与CDS及S/H电路141′之间的连接简单断开的操作，而是执行切换至电容元件C的操作，从而防止垂直信号线122的电容出现大的变化。
图10示出了第二变形例的第二具体示例的列电路14A-3的结构示例的框图。在该图中，与图4中的元件相同的元件用相同的附图标记表示。
如图10所示，第二具体示例的列电路14A-3被构造为：在CDS电路141与AD转换电路143之间设置有S/H电路146，判定电路142与S/H电路146并行设置着，并且计算电路147被设置为替代锁存器144。CDS电路141、判定电路142和AD转换电路143基本上与第一实施例中的那些相同。稍后对计算电路147的功能进行详细说明。
下面，说明通过第二具体示例的上述结构的列电路14A-3进行的信号处理。例如，把来自作为奇数行的第i行的像素的信号输入至CDS电路141，以通过CDS电路141进行CDS处理。判定电路142判定经过了CDS处理的来自第i行像素的信号是否已经饱和，并将判定结果写入到标记FL中。
在此过程中，判定电路142还控制S/H电路146。具体地，如果来自第i行像素的信号还未饱和，则判定电路142使S/H电路146工作，从而将信号保持在S/H电路146中。如果来自第i行像素的信号已经饱和，则判定电路142可以使S/H电路146工作或不使S/H电路146工作。
随后，从作为偶数行的第i+1行的像素中读出信号，并通过CDS电路141对该信号进行CDS处理。在此过程中，判定电路142参照标记FL。如果前面的来自第i行像素的信号已经饱和，则判定电路142使S/H电路146工作，从而将来自第i+1行像素的信号保持在S/H电路146中。如果来自第i行像素的信号还未饱和，则判定电路142不使S/H电路146工作，并且让S/H电路146继续保持来自第i行像素的信号。
然后，该处理进入AD转换期间。AD转换电路143对从S/H电路146接收到的信号进行AD转换，并将AD转换后的信号传送到计算电路147。计算电路147参照通过AD转换电路143进行的AD转换的结果和从判定电路142接收到的标记FL的值，并进行扩大动态范围的处理。计算电路147已经被输入有第i行和第i+1行各自的累积时间的信息，该信息对全部像素列是通用的。另外，计算电路147直接保存来自奇数行的信号，并且保存被乘上了累积时间比(accumulationtimeratio)的来自偶数行的信号。
因此，作为信号计算电路147的计算结果，可以获得经过了动态范围扩大处理的信号。也就是说，第二具体示例的列电路14A-3也能进行与该列电路14A-3相关的上述动态范围扩大处理。
图11是示出了第二变形例的第三具体示例的列电路14A-4的结构示例的框图。在该图中，与图10中的元件相同的元件用相同的附图标记表示。在第一具体示例的列电路14A-2和第二具体示例的列电路14A-3这两个例子中，处理来自两行(n＝2)灵敏度不同的像素的信号。此外，第三具体示例的列电路14A-4的例子处理来自三行(n＝3)灵敏度不同的像素的信号。
如图11所示，第三具体示例的列电路14A-4被构造为包括对应于每个像素列而设置的两个采样/保持(S/H)电路146(S/H电路1和S/H电路2)。列电路14A-4的其它元件基本上与第二具体示例的列电路14A-3的元件相同。下面将两个S/H电路1和2统称为S/H电路146′进行说明。
从像素阵列部12读出像素的信号，且同色的三个像素的信号按照第i行、第i+1行和第i+2行(i代表3的倍数)的顺序被连续读出。另外，第i行像素具有最高灵敏度，该第i行像素的信号是上述三个像素的信号中被最先读出的信号，第i+2行像素具有最低灵敏度，该第i+2行像素的信号是上述三个像素的信号中被最后读出的信号。
CDS电路141的操作与第一实施例中相同。判定电路142、AD转换电路143和计算电路147对来自第i行、第i+1行和第i+2行像素的信号进行以下的不同的操作。
[第i行]
判定电路142首先判定受到CDS电路141的CDS处理的来自第i行像素的信号是否已经饱和，并将判定结果写入到标记FL中。类似于第二具体示例，判定电路142还控制S/H电路146′(S/H电路1和2)。具体地，如果来自第i行像素的信号还未饱和，则判定电路142使S/H电路1工作，从而把来自第i行像素的信号保持在S/H电路1中。如果来自第i行像素的信号已经饱和，则判定电路142不使S/H电路1和2工作。
[第i+1行]
判定电路142参照标记FL的值。如果来自第i行像素的信号已经饱和，则判定电路142使S/H电路1接收受到CDS电路141的CDS处理的来自第i+1行像素的信号。如果来自第i行像素的信号还未饱和，则判定电路142使S/H电路2接收受到CDS电路141的CDS处理的来自第i+1行像素的信号。
[第i+2行]
判定电路142参照标记FL的值。如果来自第i行像素的信号已经饱和，则判定电路142使S/H电路2接收受到CDS电路141的CDS处理的来自第i+2行像素的信号。如果来自第i行像素的信号还未饱和，则判定电路142不使S/H电路1和2工作。
AD转换及以后
然后，AD转换电路143对由S/H电路1保持的信号进行AD转换处理，并将该AD转换后的信号传送到计算电路147。然后，AD转换电路143对由S/H电路2保持的信号进行AD转换处理，并将该AD转换后的信号传送到计算电路147。
根据通过判定电路142传送的标记FL的值和通过AD转换电路143进行的两次AD转换的结果，计算电路147进行动态范围扩大处理。计算电路147已经被输入有第i行、第i+1行和第i+2行各自的累积时间的信息，该信息对全部像素列是通用的。
另外，如果待计算的信号是来自第i行像素的信号和来自第i+1行像素的信号，则计算电路147进行Si×(1-α1)+Si+1×r1×α1的计算处理，并对该计算结果进行保存。
这里，Si代表第i行的信号，Si+1代表第i+1行的信号，r1代表第i行像素与第i+1行像素之间的灵敏度比，并且α1代表系数。如图12所示，系数α1采取由第i行的信号Si决定的从0至1的范围内的值。在靠近饱和电平的区域中，系数α1被设定为使贡献率增加的值(接近1的值)。具体地，在大约一半饱和电平以下的区域内，系数α1为0，而在高于大约一半饱和电平的区域内，系数α1根据第i行的信号Si从0至1呈线性变化。
如果待计算的信号是来自第i+1行像素的信号和来自第i+2行的信号，则计算电路147进行Si+1×r1×(1-α2)+Si+2×r2×α2的计算处理，并且对该计算结果进行保存。
这里，Si+2代表第i+2行的信号，r2代表第i行像素与第i+2行像素之间的灵敏度比，并且α2代表系数。如图13所示，系数α2采取由第i+1行的信号Si+1决定的从0至1范围内的值。在靠近饱和电平的范围内，系数α2被设定为使贡献率增加的值(接近1的值)。具体地，在大约一半饱和电平以下的区域内，系数α2为0，而在高于大约一半饱和电平的区域内，系数α2根据第i+1行的信号Si+1从0至1呈线性变化。
由此，来自三个像素的信号受到列电路14A-4的处理，并且作为该处理结果的来自计算电路147的输出被读出到图1所示的水平总线18。因此，来自三个像素中的两个像素的信号被合成并读出。
如果最先读出的高灵敏度像素的信号已经饱和，则该高灵敏度像素的信号不会受到AD转换处理。因此，中等灵敏度像素的信号和低灵敏度像素的信号被合成并输出。另外，如果最初读出的高灵敏度像素的信号还未饱和，则该高灵敏度像素的信号和中等灵敏度像素的信号受到AD转换并被合成。低灵敏度像素的信号未受到AD转换处理。因此，AD转换电路143的对于三个信号的工作减少为两次AD转换处理。
图14A和图14B各自是第三具体示例的列电路14A-4的操作的时间顺序的时序图。图14A和图14B示出了两个处理示例。
在图14A的第一处理示例中，从第i行像素至第i+2行像素读出信号，然后进行两次AD转换。图14B的第二处理示例基本上与图14A的第一处理示例相同。然而，在图14B的处理示例中，在来自第i+2行像素的信号的读出之后，紧接着进行来自第i+3行像素的信号的读出，且与来自第i+3行像素的信号的读出处理一起并行地进行AD转换处理。
这里，如前所述，饱和是指信号主要处于如下电平的状态：处于该电平的信号对入射光的量基本上没有线性响应。在第三具体示例的列处理中，信号是按照灵敏度的降序从像素读出的。然而，在按照灵敏度的升序从像素读出信号的情况下，也能够实现列处理。
如上所述，通过将AD转换电路143的对于三个信号的工作减少为两次AD转换处理，能够减少AD转换处理的次数。因此，与对三个信号进行三次AD转换处理的情况相比，本示例能够提高信号处理速度。另外，如果允许本示例的处理速度与对三个信号进行的三次AD转换处理的处理速度是相同的处理速度(低速)，则能够提高该低速信号处理时的精度，例如AD转换处理的转换精度。通过减少AD转换处理的次数，还能够使电能消耗降低。
像素电路
图15示出了第一实施例的像素电路的结构示例的电路图。如图15所示，上下两个像素30U和30L分别包括作为光电转换元件的光电二极管(PD)31U和31L以及传输晶体管32U和32L。另外，上下两个像素30U和30L被构造为共用一些电路元件，例如共用包括复位晶体管33、选择晶体管34和放大晶体管35的三个晶体管。
在本示例中，例如，各个像素晶体管32U、32L和33～35使用N沟道MOS晶体管，但不限于此。另外，为了对传输晶体管32U和32L、复位晶体管33以及选择晶体管34进行驱动控制，为各个行设置有传输控制线1211U和1211L、复位控制线1212以及选择控制线1213以作为前述的像素驱动线121。
传输晶体管32U连接在光电二极管31U的阴极电极与浮动扩散部(FD：FloatingDiffusionCapacitance；浮动扩散电容)36之间，并且传输晶体管32L连接在光电二极管31L的阴极电极与浮动扩散部36之间。高激活传输脉冲(high-activetransmissionpulse)TRGu通过传输控制线1211U被供给到传输晶体管32U的栅极电极，并且高激活传输脉冲TRGI通过传输控制线1211L被供给到传输晶体管32L的栅极电极。因此，传输晶体管32U和32L分别向浮动扩散部36传输由光电二极管31U和31L进行光电转换并累积在光电二极管31U和31L中的电荷(此处为电子)。浮动扩散部36起到将电荷转换为电压信号的电荷电压转换单元的作用。
复位晶体管33的漏极电极和源极电极分别连接至电源电压Vdd的电源线和浮动扩散部36。在从光电二极管31U和31L向浮动扩散部36传输电荷之前，通过复位控制线1212向复位晶体管33的栅极电极供给高激活复位脉冲(high-activeresetpulse)RST。因此，复位晶体管33对浮动扩散部36的电位进行复位。
选择晶体管34的漏极电极和栅极电极分别连接至电源电压Vdd的电源线和选择控制线1213。高激活选择脉冲(high-activeselectionpulse)SEL通过选择控制线1213被供给到选择晶体管34的栅极电极。因此，选择晶体管34使单位像素(30U或者30L)处于被选状态。
放大晶体管35的栅极电极、漏极电极和源极电极分别连接至浮动扩散部36、选择晶体管34的源极电极和垂直信号线122。在利用选择晶体管34使单位像素(30U或者30L)处于被选状态的情况下，放大晶体管35从单位像素(30U或者30L)将信号输出到垂直信号线122。
具体地，放大晶体管35把已被复位晶体管33复位的浮动扩散部36的电位作为复位电平输出。另外，在通过传输晶体管32U或者32L从光电二极管31U或者31L向浮动扩散部36传输电荷之后，放大晶体管35将浮动扩散部36的电位作为信号电平输出。
在此处说明的示例中，各个单位像素30基于包括传输晶体管32U或者32L、复位晶体管33、选择晶体管34以及放大晶体管35的四晶体管结构。然而，本示例仅是一个例子。也就是说，单位像素30的像素结构不限于基于四晶体管结构的像素结构，也可以是例如基于三晶体管结构的像素结构。
另外，在上述结构的像素电路中，选择晶体管34连接在电源电压Vdd的电源线与放大晶体管35之间。然而，选择晶体管34也可以被构造为连接在放大晶体管35与垂直信号线122之间。
根据上述结构的像素电路，在电荷已经从光电二极管31U或者31L传输到浮动扩散部36之后，对所述电荷进行检测。因此，两个像素30U和30L共用作为电荷传输目的地的同一浮动扩散部36。因此，两个像素30U与30L之间的灵敏度特性是均衡的。作为连接至放大晶体管35的栅极电极的节点，浮动扩散部36具有寄生电容。因而，并不是特别需要准备电容元件。
如上所述，在包括作为按照行和列布置而成的横向较长型矩形像素的单位像素30的CMOS图像传感器10中，通过使用来自形成一组的上下两个像素30U和30L的各个信号中的更好一者，能够获得以下的作用效果。通常，如果根据从上下两个像素30U和30L的各个信号选出的信号(或合成的信号)来生成视频信号，则垂直方向(竖直方向)上的分辨率降低。
然而，在上述结构的CMOS图像传感器10中，垂直方向上的分辨率和水平方向上的分辨率相等，并且能够基本上与方形像素类似地对上下两个像素30U和30L进行处理。在图像中，垂直方向上的采样间距仅在信号量发生改变的上下两个像素30U与30L之间的过渡区域中是不相等的。因此，为了处理的完全性，可以对该区域附加地进行轻微处理。
另外，如果垂直方向上的像素间距随着像素的精细化而减小并且变得小于用来接收入射光的光学***的分辨率，则CMOS图像传感器10的分辨率不由垂直方向上的像素间距来决定，而是由该光学***的分辨率来决定。因此，如果垂直方向上的像素间距小于用来接收入射光的光学***的分辨率，则基本上不必对信号量发生改变的、上下两个像素30U与30L之间的过渡区域进行上述轻微处理。
也就是说，如果像素的精细化超出了分辨率的极限并且垂直方向上的像素间距变得小于用来接收入射光的光学***的分辨率，则使用来自上下两个像素30U和30L的各个信号中的更好一者。由此，与如果保持分辨率则会使摄像特性劣化的现有技术相比，可以在保持分辨率的同时提高摄像特性。例如，如果上下两个像素30U和30L中一个像素的信号是高灵敏度信号且另一像素的信号是低灵敏度信号，并且如果该高灵敏度信号已经饱和，则使用低灵敏度信号来生成视频信号。因此，能够扩大相对于光输入的动态范围。
变形例
在很多CMOS图像传感器中，为了提高灵敏度，在个体的片上滤色器40上对应于各个像素都设置有片上透镜。在第一实施例中，各个单位像素30具有横向较长的形状。因而，很难通过使用片上透镜来精确地收集光。这是因为，很难制造非圆形的片上透镜，并且重要的是，很难通过使用非圆形的透镜来收集光。
[第一变形例]
为了解决通过使用片上透镜来收集光时的问题，优选采用具有100％的开口率且不使用片上透镜的像素结构，该像素结构例如是背面入射型像素结构或者光电转换膜层叠型像素结构。背面入射型像素结构从布线层的相对侧接收入射光。光电转换膜层叠型像素结构在层叠于布线层的入射光侧上的光电转换膜处进行光电转换。下面说明背面入射型像素结构的示例。
图16是示出了背面入射型像素结构的示例的截面图。这里，示出了两个像素的截面结构。
在图16中，在硅部41中形成有光电二极管42和像素晶体管43。也就是说，硅部41是元件形成部。这里，光电二极管42对应于图15的光电二极管31U和31L。另外，像素晶体管43对应于图15的晶体管32U和32L及33～35。
在硅部41的一侧，隔着层间膜44形成有滤色器45。利用此结构，从硅部41的上述一侧入射的光通过滤色器45而被引导至光电二极管42的各个光接收面。在硅部41的另一侧，形成有布线部46，在该布线部46中设置有像素晶体管43各自的栅极电极和金属布线。布线部46的与硅部41相背离的表面通过粘合剂47与支撑基板48粘接。
在上述像素结构中，形成有光电二极管42和像素晶体管43的硅部41具有面向布线部46的一侧，该侧称作前面侧，并且硅部41具有背离布线部46的一侧，该侧称为背面侧。根据上述定义，从硅部41的背面侧接收入射光的本像素结构是背面入射型像素结构。
根据该背面入射型像素结构，由于入射光是从布线部46的相对侧接收到的，因而能够将开口率提高到100％。另外，布线部46不位于入射光接收侧。因此，不使用片上透镜就能够将入射光收集到光电二极管42的各个光接收面上。因此，本示例能够解决当各个单位像素30是在垂直方向和水平方向上具有不同尺寸的矩形像素时而产生的需要使用片上透镜来收集光的问题。
[第二变形例]
在上述第一实施例中，分别对奇数行和偶数行进行快门扫描，这会导致累积时间出现差异并因而提供了具有不同灵敏度的上下两个像素。可替代地，可以采用另一种提供不同灵敏度的方法。例如，可以将ND(NeutralDensity，中性密度)滤色器仅粘接在偶数行上，或者如图17所示，可以只在奇数行中的单位像素30上设置片上透镜49，从而提供具有不同灵敏度的上下两个像素。这里，ND滤色器是指如下的光量调节滤色器，该光量调节滤色器使可见光范围的光量基本上均匀减少而不会影响颜色。
第二实施例
图18是示出了第二实施例的像素阵列部12中的像素阵列的示例的结构图。如图18所示，像素阵列部12包括各自具有光电转换元件且布置成多行多列的二维形式的单位像素30。这里，各个单位像素30是所谓的纵向较长型矩形像素，该纵向较长型矩形像素的垂直尺寸(在列方向上)是水平尺寸(在行方向上)的两倍，即，该纵向较长型矩形像素具有2∶1的垂直与水平间距比。
如果CMOS图像传感器10能够摄取彩色图像，则在水平方向上相邻的多个例如两个单位像素30形成一组。由左右两个像素构成的组设置有同色的片上滤色器40。具体地，各个奇数行包括由重复的GGBB组合构成的颜色排列，并且各个偶数行包括由重复的RRGG组合构成的颜色排列。左右两个像素是相同的颜色。因此，一个滤色器能够覆盖该左右两个像素。
在像素阵列部12的像素阵列中，各个单位像素30是垂直与水平尺寸比为2∶1的纵向较长型矩形像素。因此，如图18所示，用于由左右两个像素构成的组的单个片上滤色器40的形状是正方形。这种正方形的片上滤色器40被设置给通过让两列由重复的GR组合构成的颜色排列和两列由重复的BG组合构成的颜色排列进行交替而得到的像素阵列。因此，片上滤色器40的总体颜色排列是拜尔阵列。
在片上滤色器40被构造为具有以两个像素为单位的颜色排列的情况下，能够获得与第一实施例类似的优点。也就是说，随着CMOS工艺的精细化，像素也变得越来越精细化。然而，使滤色器随着像素的精细化而精细化已变得越来越困难。这是因为，很难在防止滤色器的角部变圆和脱落并同时保持滤色器的分光特性的情况下使滤色器精细化。然而，上述结构示例的片上滤色器40能够被形成为两个像素的组合尺寸，因而对像素的精细化是有利的。
扫描方法
参照图19，下面说明对第二实施例的像素阵列部12的像素阵列进行的扫描方法，该像素阵列即由两列重复的GR组合的颜色排列和两列重复的BG组合的颜色排列进行交替而得到的像素阵列。在图1的垂直驱动部13的驱动操作下进行上述扫描。
第二实施例的扫描是对偶数列与奇数列之间不同的电子快门行进行的。因此，偶数列和奇数列具有不同的累积时间，因而也具有不同的灵敏度。对各个行进行两次读出操作，即，首先对奇数列进行读出操作，然后对偶数列进行读出操作。在本示例中，来自奇数列的各个像素的信号是对应于长时间累积的高灵敏度信号，而来自偶数列的各个像素的信号是对应于短时间累积的低灵敏度信号。
像素电路
图20是示出了第二实施例的像素电路的结构示例的电路图。在该图中，与图15中的元件相同的元件用相同的附图标记表示。
如图20所示，第二实施例的像素电路被构造为：同色的左右两个相邻的像素共用电路的一部分，从而使左右两个像素的偏移量及灵敏度特性均衡，并分别对奇数列和偶数列进行快门操作和读出操作。下面分别将左侧的像素30和右侧的像素30称作奇数列像素30o和偶数列像素30e。
具体地，左右两个像素30o和30e分别包括光电二极管(PD)31o和31e以及传输晶体管32o和32e。另外，两个像素30o和30e共用一些电路元件，例如共用包括复位晶体管33、选择晶体管34和放大晶体管35的三个晶体管。
通常，如第一实施例那样，同一行中的像素由同一线驱动。然而，在第二实施例中，奇数列和偶数列分别被分配有用于驱动传输晶体管32(32o和32e)各自的栅极电极的线。具体地，奇数列像素30o的传输晶体管32o的栅极电极被用于奇数列的传输线1211o驱动，并且偶数列像素30e的传输晶体管32e的栅极电极被用于偶数列的传输线1211e驱动。
复位晶体管33、选择晶体管34和放大晶体管35之间的连接关系基本上与第一实施例的像素电路中的连接关系相同。然而，在第二实施例的像素电路中，选择晶体管34连接在放大晶体管35与垂直信号线122之间。此外，在第一实施例的像素电路中，选择晶体管34连接在电源电压Vdd的电源线与放大晶体管35之间。可替代地，第二实施例的像素电路可以被构造为如第一实施例的像素电路那样，选择晶体管34连接在电源电压Vdd的电源线与放大晶体管35之间。
在上述结构的像素电路中，在对奇数列执行快门操作时，向复位晶体管33的栅极电极供给高激活复位脉冲RST，并且向奇数列的传输晶体管32o的栅极电极供给高激活传输脉冲TRGo。因此，除掉浮动扩散部36的电荷，随后开始奇数列的累积。此外，在对偶数列执行快门操作时，向复位晶体管33的栅极电极供给高激活复位脉冲RST，并且向偶数列的传输晶体管32e的栅极电极供给高激活传输脉冲TRGe。因此，除掉浮动扩散部36的电荷，随后开始偶数列的累积。
列处理部
图21是第二实施例的列电路14B的结构示例的框图。在该图中，与图4中的元件相同的元件用相同的附图标记表示。
在第二实施例中，左右两个相邻像素30o和30e形成一组。因此，第二实施例的各个列电路14B对应于每两个相邻列而被设置着。另外，列电路14B被构造为包括CDS电路141、判定电路142、AD转换电路143和锁存器144，并且还包括选择部148，该选择部148对应于列电路14B的输入部而被设置着并例如由用于在奇数列与偶数列之间进行选择的开关形成。
选择部148首先选择来自奇数列的信号，然后选择来自偶数列的信号。由于选择部148的选择，来自奇数列的信号和来自偶数列的信号依次受到CDS电路141、判定电路142、AD转换电路143和锁存器144的处理。CDS电路141、判定电路142、AD转换电路143和锁存器144进行与第一实施例的处理操作类似的处理操作。
如上所述，根据包括作为垂直与水平尺寸比为2∶1且按照行和列布置的单位像素30的CMOS图像传感器10，即使像素的精细化超出了分辨率的极限并且水平方向上的像素间距变得小于用来接收入射光的光学***的分辨率，也能够改善摄像特性。例如，如果左右两个像素30o和30e中的一个像素的信号是高灵敏度信号而另一像素的信号是低灵敏度信号，并且如果该高灵敏度信号已经饱和，则使用低灵敏度信号来生成视频信号。因此，能够扩大相对于光输入的动态范围。
第三实施例
在第二实施例中，像素电路的一部分被左右两个像素30o和30e所共用。此外，第三实施例假设采用了大尺寸的CMOS图像传感器，并且被构造为左右两个像素30o和30e不共用像素电路的一部分。在诸如大尺寸CMOS图像传感器中等提供了额外工艺的结构中，即使左和右两个相邻的像素30o和30e不共用像素电路的一部分，也能使这两个像素30o与30e在偏移量及灵敏度特性方面均衡。本实施例与第二实施例具有相同的像素阵列和颜色编码。
像素电路
图22是示出了第三实施例的像素电路的结构示例的电路图。在该图中，与图20中的元件相同的元件用相同的附图标记表示。
如图22所示，在第三实施例的像素电路中，虽然左右两个像素30o和30e不共用像素电路的一部分，但同一行的奇数列和偶数列分别被配备有用于驱动传输晶体管32o和32e各自的栅极电极的线。具体地，奇数列像素30o的栅极电极通过用于奇数列的传输线1211o而被驱动，并且偶数列像素30e的栅极电极通过用于偶数列的传输线1211e而被驱动。来自左右两个像素30o和30e的各个信号(信号电平和复位电平的信号)分别被读出到分别用于奇数列和偶数列的垂直信号线122o和122e。
扫描方法
利用通过分别用于同一行中奇数列和偶数列的传输线1211o和1211e而进行的传输和驱动操作，可以在快门操作中分别对奇数列和偶数列进行扫描，并且可以在读出操作中同时对奇数列和偶数列进行扫描。图23示出了扫描的顺序。如图23所示，分别对奇数列和偶数列进行快门操作，而对各个行同时进行读出操作。
列处理部
图24是示出了第三实施例的列电路14C的结构示例的框图。在该图中，与图4中的元件相同的元件用相同的附图标记表示。
在第三实施例中，在左右两个像素30o和30e中分别通过各自的垂直信号线122o和122e来供给信号电平和复位电平。因此，第三实施例的列电路14C被构造为包括分别用于奇数列和偶数列的不同的CDS电路141o和141e。
在列电路14C中，CDS电路141o和141e分别对奇数列和偶数列进行降噪处理，并且将奇数列的已降噪的信号和偶数列的已降噪的信号分别供给到判定电路142。判定电路142判定要使用该奇数列的信号还是该偶数列的信号。例如，如果对应于长时间累积的奇数列的信号未达到饱和电平，则使用奇数列的信号。如果奇数列的信号已经达到饱和电平，则使用偶数列的信号。然后，判定电路142选择要被使用的信号，并输出该信号和判定结果。
AD转换电路143对通过判定电路142供给的信号进行AD转换，并将AD转换后的信号写入到锁存器144中。上述判定结果通过AD转换电路143而被写入到锁存器144中作为标记FL。然后，在后续阶段处对该判定结果和信号进行处理，从而获得具有扩大的动态范围的图像。与第二实施例相比，本实施例对各个行仅进行一次读出操作，因而对实现高速处理是有利的。
此外，在第三实施例中，能够获得与第二实施例的作用效果类似的作用效果。例如，如果左右两个像素30o和30e中一个像素的信号是高灵敏度信号且另一像素的信号是低灵敏度信号，并且如果该高灵敏度信号已经饱和，则使用低灵敏度信号来生成视频信号。因此，能够扩大相对于光输入的动态范围。
3、变形例
上述第一～第三实施例被构造为：使用各自具有1∶2(2∶1)的垂直与水平尺寸比的矩形像素作为单位像素30，并且这些单位像素30中的每上下两个单位像素或者每左右两个单位像素形成一组。然而，结构不限于此。例如，可以对上述结构进行变形，即将像素的垂直与水平尺寸比设定为1∶3或者1∶4，并且每三个或者四个垂直或者水平相邻的像素形成一组。利用此结构，能够对来自三个或者四个像素的信号进行处理。
另外，第一～第三实施例被构造为把形成一组的两个像素中的任一个像素的信号输出。可以把该结构变形为根据两个像素的各个信号来合成单个信号。如果由此从形成一组的多个像素的信号中选择出或合成单个信号，则能够获得与来自方形像素的信号类似的信号。
另外，在第一～第三实施例中，例如已经对为了扩大动态范围所进行的信号处理进行了说明。然而，信号处理不限于此示例。例如，在两个像素形成一组的情况下，当光从诸如发光二极管等光源发出并照射至目标来检测物体时，可以将来自其中一个像素的信号用作基于由所述目标反射的光的目标信号。另外，可以将来自另一像素的信号用作基于所述目标的背景光的背景信号。然后，如果对来自两个像素的各个信号进行减法处理，从而根据该减法结果除去了背景光，则能够让所获得的信号看起来像是来自方形像素(方形格子)的信号。
如上所述，除了用于扩大动态范围的应用例之外，其它各种应用也是可行的。在任何情况下，当将来自两个像素的信号作为来自方形像素的信号进行处理时，优选的是，像素阵列的垂直方向上的像素间距和水平方向上的像素间距中较短的一者等于或者小于接收入射光的光学***的分辨率。
另外，第一～第三实施例被构造为将来自R、G和B像素的信号读出到公用的垂直信号线122。该结构可以变形为将来自R、G和B像素的信号读出到不同的垂直信号线。例如，如图25所示，可以将来自G像素的信号及来自B和R像素的信号分别读出到不同的垂直信号线122g和122br。
在这种情况下，例如，在像素阵列部12的下侧设置有用于G像素的列电路14g，并且在像素阵列部12的上侧设置有用于B和R像素的列电路14br。另外，来自G像素的信号通过垂直信号线122g被读出到该图的下侧，而来自B和R像素的信号通过垂直信号线122br被读出到该图的上侧。然后，分别对列电路14g和14br进行诸如降噪等信号处理。
另外，在第一～第三实施例中，已经对本发明应用于能够摄取彩色图像的CMOS图像传感器的示例进行了说明。然而，本发明同样也可以应用于能够摄取黑白图像的CMOS图像传感器。
上面说明了将本发明应用于如下CMOS图像传感器的示例：该CMOS图像传感器包括按照行和列的形式布置着且把与可见光的光量对应的信号电荷作为物理量进行检测的单位像素。然而，本发明的应用不限于CMOS图像传感器。因此，本发明能够应用于诸如CCD图像传感器等一般的固体摄像器件。
固体摄像器件可以被实现为一个芯片，或者被实现为一个模块，该模块具有摄像功能且包括一体封装的摄像部及信号处理部或者光学***。
4、电子装置
通常，本发明实施例的固体摄像器件能够安装并应用于在其图像捕捉单元(光电转换单元)中使用了上述固体摄像器件的电子装置。该电子装置例如是：诸如数码相机和摄像机等摄像装置(照相机***)，具有摄像功能的诸如手机等移动终端装置，以及在其图像读取单元中使用了上述固体摄像器件的复印机，等等。在一些情况下，安装在电子装置中的上述模块化实施例即照相机模块构成了摄像装置。
摄像装置
图26示出了本发明实施例的一种电子装置例如摄像装置的结构示例的框图。如图26所示，本发明实施例的摄像装置100包括具有透镜组101等组件的光学***、摄像器件102、用作照相机信号处理单元的DSP电路103、帧存储器104、显示装置105、记录装置106、操作***107和电源***108等。摄像装置100被构造为使得DSP电路103、帧存储器104、显示装置105、记录装置106、操作***107和电源***108通过总线109相互连接。
透镜组101从目标接收入射光(图像光)，并且在摄像器件102的摄像面上形成图像。摄像器件102以多个像素为单位把通过透镜组101在摄像面上形成图像的入射光的光量转换为电信号，并把转换后的电信号作为像素信号输出。作为摄像器件102，能够使用诸如前述实施例的CMOS图像传感器10等固体摄像器件。
这里，摄像器件102中像素阵列的垂直方向上的像素间距和水平方向上的像素间距中较短的一者等于或者小于包括透镜组101的光学***的分辨率。DSP电路103从摄像器件102接收像素信号，并接收表明该像素信号是对应于长时间累积的高灵敏度信号还是对应于短时间累积的低灵敏度信号的信号(图4、图21和图24中的标记FL)，并且进行用于扩大动态范围的信号处理。
具体地，如果通过摄像器件102供给的标记FL表明高灵敏度信号还未饱和(FL＝0)，则DSP电路103通过使用与标记FL一起作为一对而被提供的高灵敏度信号来生成视频信号。如果标记FL表明高灵敏度信号已经饱和(FL＝1)，则DSP电路103通过使用与标记FL一起作为一对而被提供的低灵敏度信号的信号电平来合成饱和电平，由此生成视频信号。利用上述信号处理，能够扩大相对于光输入的动态范围。
通过DSP电路103进行的处理与对来自方形像素的信号进行处理时的信号处理相同。不必说，可以考虑像素的实际排列来设计上述处理。然而，如果所述处理与对来自方形像素的信号进行的信号处理相同，那就不必考虑像素的实际排列而改变所设计的信号处理。因此，与要考虑像素的实际排列而设计的信号处理相比，能够以更低的成本生成基本上相同的图像。另外，能够在减少多个像素的信号量的同时使多个像素看起来像方形像素。因此，本信号处理能够以较低的电能消耗来实现，并且具有很高的通用性。
显示装置105包括诸如液晶显示装置和有机电致发光(ElectroLuminescence，EL)显示装置等平板显示装置，并且显示装置105显示通过摄像器件102摄取的动态或静态图像。记录装置106将通过摄像器件102摄取的动态或静态图像记录在诸如录像带和数字式通用盘(DigitalVersatileDisk，DVD)等记录介质上。
操作***107发出与摄像装置100的各种功能相关的操作命令。电源***108按照需要向DSP电路103、帧存储器104、显示装置105、记录装置106和操作***107供给各种电源以作为它们的工作电源。
如上所述，如果诸如照相机***和用于例如手机等移动装置的照相机模块等摄像装置100使用了前述实施例的CMOS图像传感器10作为摄像器件102，则能够获得以下的作用效果。也就是说，即使摄像器件102中当像素阵列的垂直方向上的像素间距和水平方向上的像素间距中较短的一者等于或者小于包括透镜组101的光学***的分辨率时，也能够改善摄像特性。
本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合及改变。

Claims (7)

1.一种固体摄像器件，其包括：
像素阵列部，它包括按照行和列以二维形式布置的像素；以及
信号处理部，它包括判定电路和AD转换电路，当所述像素阵列部中的具有不同曝光时间的n个像素形成一组且从所述n个像素中依次读出n个信号时，所述判定电路在所述n个信号中的每一个信号的读出时都判定该信号是否等于或者大于预定值，并且所述AD转换电路根据所述判定电路的判定结果来对小于n个的m个信号进行预定信号处理，
其中，n≥2且1≤m<n，
所述预定信号处理是AD转换处理，及
所述一组的n个像素共用一个所述判定电路和一个所述AD转换电路。
2.如权利要求1所述的固体摄像器件，其中，所述n个像素具有互不相同的灵敏度。
3.如权利要求2所述的固体摄像器件，其中，
所述n个信号按照对应的像素的灵敏度的降序被输入到所述判定电路，并且
所述信号处理部不对所述n个信号中的被所述判定电路判定为等于或者大于所述预定值的任一个信号进行所述预定信号处理。
4.如权利要求1所述的固体摄像器件，其中，所述信号处理部针对所述m个信号中的每个信号都保存有用于识别与该信号对应的是所述n个信号中的哪个信号的信息。
5.如权利要求1所述的固体摄像器件，其中，所述信号处理部是为所述像素阵列部的各个像素列而设置的。
6.如权利要求1所述的固体摄像器件，其中，所述信号处理部保存所述m个信号，并且在读出所述n个信号之后对所述m个信号进行所述预定信号处理。
7.如权利要求6所述的固体摄像器件，其中，所述信号处理部对经过所述预定信号处理的所述m个信号进行用于扩大动态范围的计算处理。
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