CN101834190A - 薄膜半导体装置、电光装置和电子设备 - Google Patents

薄膜半导体装置、电光装置和电子设备 Download PDF

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Abstract

通过在各像素配置N型和P型的2个薄膜晶体管，接触孔的形成数从2个增至4个，薄膜晶体管的平面占有面积变大。本发明提供了薄膜半导体装置、电光装置和电子设备，其中将N型薄膜晶体管NT的漏极区域ND和P型薄膜晶体管PT的漏极区域PD部分相邻地配置，另外，将N型薄膜晶体管NT的源极区域NS和P型薄膜晶体管PT的源极区域PS部分相邻地配置。在漏极区域ND与漏极区域PD的相邻部分形成1个接触孔121，漏极区域ND和漏极区域PD同时与信号线12电气连接。在源极区域NS和源极区域PS的相邻部分形成1个接触孔291，源极区域NS和源极区域PS同时与电容电极29连接。

Description

薄膜半导体装置、电光装置和电子设备
技术领域
本发明涉及薄膜半导体装置、电光装置和电子设备，具体地说，涉及薄膜晶体管的构造。
背景技术
近年，显示高清等的高精细图像的情况越来越多，例如，作为电子设备的投影机中，作为电光装置的液晶面板用作光调制元件(光阀)，显示高精细图像的情况越来越多。
光阀中采用的液晶面板使用石英等作为基板，作为用于逐个像素地对液晶施加规定的电压以驱动液晶分子的像素电路，在基板上形成薄膜晶体管。为了显示高精细图像，增大在液晶面板的显示区域形成的像素数，或增大图像的显示灰度数。从而，在液晶面板形成的薄膜晶体管由于成为对每个像素的电压施加时间短的高速驱动状态，因此必须具有可以短时间对液晶施加与显示的图像灰度相应的电压的高速驱动性能。
作为这样的高速驱动对应的像素电路中采用的薄膜晶体管，例如专利文献1中公开了将N沟道型和P沟道型的两方薄膜晶体管并联连接而构成互补型的电路(也称为CMOS电路)的技术。公开了通过这样的CMOS电路，可以形成与高速驱动对应的像素电路的情况。
专利文献1：日本特开平9-244068号公报。
但是，在各像素配置N沟道型和P沟道型的2个薄膜晶体管，与薄膜晶体管的半导体层连接的接触孔的形成数从2个增至4个，薄膜晶体管的平面占有面积增大。因而，无法使信号线的间隔或扫描线的间隔狭窄，产生难以使由信号线和扫描线区分形成的像素区域小、像素数多而显示高精细图像的问题。
发明内容
本发明为解决上述问题的至少一部分而提出，可实现以下的实施例或适用例。
[适用例1]在基板上具有沟道为N型的薄膜晶体管和沟道为P型的薄膜晶体管的薄膜半导体装置，其特征在于，上述N型的薄膜晶体管的源极区域和上述P型的薄膜晶体管的源极区域在至少部分区域中相邻配置，并且经由在上述部分区域形成的1个接触孔与第1电极连接，上述N型的薄膜晶体管的漏极区域和上述P型的薄膜晶体管的漏极区域在至少部分区域中相邻配置，并且经由在上述部分区域形成的1个接触孔与第2电极连接。
通常，在各个薄膜晶体管形成连接源极区域和源极电极以及连接漏极区域和漏极电极的接触孔。从而，需要4个接触孔。但是，若采用这样的构成，则2个薄膜晶体管中，2个源极区域和源极电极之间的电气连接，或，2个漏极区域和漏极电极之间的电气连接，可以各自通过1个接触孔进行。从而，接触孔的增加被抑制，因此可以减小连接部的面积，可以减小2个薄膜晶体管的占有面积。其结果，可以增加像素数，显示高精细图像。
[适用例2]上述薄膜半导体装置，其特征在于，在上述基板上分别形成多个在规定的方向上延伸的信号线和在与该信号线交差的方向上并行延伸的第1扫描线和第2扫描线，上述第1电极或上述第2电极的一方是在由上述信号线、上述第1扫描线和上述第2扫描线所区分的区域形成的单位电极，或与该单位电极连接的电极，上述第1电极或上述第2电极的另一方是上述信号线。
根据该构成，通过构成N型及P型的互补型电路的薄膜晶体管，可以与显示图像的灰度对应地将向信号线施加的电压短时间地对单位电极施加，因此可以形成与高速驱动对应的像素电路。
[适用例3]上述薄膜半导体装置，其特征在于，上述N型的薄膜晶体管的栅极电极与上述第1扫描线电气连接，上述P型的薄膜晶体管的栅极电极与上述第2扫描线电气连接，上述N型的薄膜晶体管的栅极电极和上述P型的薄膜晶体管的栅极电极，在上述第1扫描线或上述第2扫描线延伸的方向上偏移形成。
根据该构成，栅极电极在第1扫描线或第2扫描线的法线方向上不对向，因此可以减小薄膜晶体管的第1扫描线或第2扫描线的法线方向上的区域长度。从而，可使2个薄膜晶体管的占有区域在第1扫描线或第2扫描线的法线方向上狭窄，因此可以增加该法线方向上的像素数。
[适用例4]每个像素具有被施加电压或电流的像素电极，通过将上述电压或电流的变化变换为光学变化的电光变换来显示图像的电光装置，其特征在于，具有上述薄膜半导体装置，上述薄膜半导体装置中的上述单位电极形成为上述像素电极。
根据该构成，即使是像素数多的电光装置，例如，也可以将向信号线施加的电压短时间对像素电极施加。从而，可以显示高精细图像。
[适用例5]上述电光装置，其特征在于，上述像素是显示色为红色、绿色、蓝色之一并在上述信号线的延伸方向上形成为按规定的顺序排列上述显示色的子像素。
根据该构成，可获得能够显示高精细彩色图像的液晶面板。
[适用例6]上述电光装置，其特征在于，上述像素电极是反射光的反射电极。
根据该构成，可获得能够显示高精细图像的反射型液晶面板。
[适用例7]上述电光装置，其特征在于，以上述薄膜半导体装置作为一方的基板，以与该一方的基板对向配置的对向基板作为另一方的基板，在上述一方的基板和上述另一方的基板之间挟持有液晶层。
根据该构成，可获得能够显示高精细图像的液晶面板。
[适用例8]具备上述电光装置的电子设备。
根据该构成，可提供显示高精细图像的电子设备。
附图说明
图1是作为适用实施本发明的具有薄膜半导体装置的电光装置的一实施例的液晶面板的示图，(a)是平面图，(b)是截面图。
图2是液晶面板中的像素驱动相关电路部分的示意图。
图3是本实施例中的像素电路的动作的说明图，(a)是初始的电压状态图，(b)是中途的电压状态图。
图4(a)是示意表示本实施例的像素电路的形成状态的平面图，(b)是示意表示像素电路的主要截面的截面图。
图5是示意表示包含传统的CMOS电路的像素电路的形成状态的平面图。
图6是薄膜晶体管的制造方法及构成的说明图。
图7是薄膜晶体管的制造方法及构成的说明图。
图8是薄膜晶体管的制造方法及构成的说明图。
图9是搭载液晶面板的背投型投影机的示意图。
图10是示意表示第1变形例中的像素电路的形成状态的平面图。
图11是表示第1变形例中的液晶面板中的像素驱动相关电路部分的示意图。
图12是示意表示第2变形例中的像素电路的形成状态的平面图。
图13是示意表示第3变形例中的像素电路的主要截面的截面图。
【符号的说明】
1…显示区域，10…第2层间绝缘膜，10s…基体材料，11…栅极绝缘膜，12…信号线，15…绝缘膜，19…像素电极，20…硅膜，20Na…低浓度杂质区域，20Nb…高浓度杂质区域，20Nc…沟道区域，20P…硅膜，20Pa…低浓度杂质区域，20Pb…高浓度杂质区域，20Pc…沟道区域，22…信号线驱动电路，23…输入电路，24…定时控制电路，25…扫描线，25N…扫描线，25P…扫描线，26…焊盘区域，27…层间绝缘膜，28…共用电极，29…电容电极，30…液晶面板，31…元件基板，31a…元件基板，32…对向基板，33…对向电极，34…液晶，35…密封材料，110…热氧化膜，111…氧化硅膜，121…接触孔，191…接触孔，230…背投型投影机，231…光源，232…光学***，233…反射镜，234…反射镜，235…屏幕，291…接触孔，NT…N型薄膜晶体管，PT…P型薄膜晶体管。
具体实施方式
以下用实施例说明本发明。另外，以下说明中采用的图面为了便于说明也有采用不同比例表示的情况，不一定表示实际的尺寸。
<第1实施例>
「电光装置」
图1是作为适用实施本发明的具有薄膜半导体装置的电光装置的一实施例的液晶面板。图1(a)是本实施例的液晶面板的平面图，图1(b)是沿图1(a)的A-A线的截面图。
如图所示，本实施例的液晶面板30，在以石英基板等为基体材料的元件基板31上，矩阵状配置像素电极19，形成显示区域1。在显示区域1的周边，形成分别输出处理数据信号及栅极信号的信号线驱动电路22及第1扫描线驱动电路GDn和第2扫描线驱动电路GDp。另外，在元件基板31设置焊盘区域26、输入电路23、定时控制电路24。
定时控制电路24进行控制，使经由焊盘区域26从外部输入的与输入电路23取入的图像数据相应的图像信号向信号线驱动电路22及第1扫描线驱动电路GDn和第2扫描线驱动电路GDp输出。然后，从第1扫描线驱动电路GDn和第2扫描线驱动电路GDp依次分别向扫描线25N和扫描线25P输出栅极信号，从信号线驱动电路22向信号线12以规定时间间隔输出数据信号。
液晶面板30如图1(b)所示，形成有上述像素电极19、信号线驱动电路22等的电路等的元件基板31和设置有透明对向电极33的透明对向基板32以一定间隔配置。在周边由密封材料35密封的间隙内填充VA(VerticalAlignment：垂直取向)型等的液晶34。另外，焊盘区域26为了能够输入外部的图像数据等的信号，配置在密封材料35的外侧。另外，本实施例中，像素电极19是反射光的反射电极。
这样构成的液晶面板30，通过在每个像素电极19形成的薄膜晶体管的开关动作向像素电极19施加对信号线12供给的数据信号即电压。然后在具有共用电位的对向电极33之间产生电场，调制液晶34的透射率并显示图像。从而，在液晶面板30与像素电极19和对向电极33对应地形成多个像素。
这里，用图2说明在每个像素电极19形成的薄膜晶体管。图2是液晶面板30中的像素驱动相关电路(也称为「像素电路」)部分的示意图，图中引出部是用等价电路表示的一个像素的像素电路的电路图。
如图所示，像素配置在由信号线12和扫描线25N、25P包围的区域。另外，各像素分别具有像素电极19、沟道区域为N型的薄膜晶体管(以下，简称「N型薄膜晶体管」)NT及沟道区域为P型的薄膜晶体管(以下，简称「P型薄膜晶体管」)PT。如前述，在信号线12施加从信号线驱动电路22输出的数据信号，在扫描线25N施加从第1扫描线驱动电路GDn输出的栅极信号，在扫描线25P施加从第2扫描线驱动电路GDp输出的栅极信号。此时，对扫描线25N施加的栅极信号的电位(电压)和对扫描线25P施加的栅极信号的电位(电压)是相反的关系，例如扫描线25N若是「5V」，则扫描线25P是「0V」，扫描线25N若是「0V」，则扫描线25P是「5V」。
另外，如引出部所示，在1个像素，形成以N型薄膜晶体管NT和P型薄膜晶体管PT并联连接组合的CMOS电路作为开关元件的像素电路。扫描线25N与N型薄膜晶体管NT的栅极电极25n连接，扫描线25P与P型薄膜晶体管PT的栅极电极25p连接。另一方面，信号线12与N型薄膜晶体管NT的漏极区域ND及P型薄膜晶体管PT的漏极区域PD连接。另外，N型薄膜晶体管NT的源极区域NS及P型薄膜晶体管PT的源极区域PS连接到与像素对应形成的像素电容Cs的一方的电极和像素电极19。另外，像素电容Cs的另一方的电极与元件基板31中共用电位LCCOM连接。另外，对像素电极19施加的电压在具有共用电位LCCOM的对向电极33之间发生规定的电场，施加到液晶34。从而，本实施例的元件基板31成为具有沟道区域为P型的薄膜晶体管PT和沟道区域为N型的薄膜晶体管NT的权利要求所述的薄膜半导体装置。
这里，本实施例中，如上所述，在N型薄膜晶体管NT及P型薄膜晶体管PT中，限定源极区域和漏极区域。这是为了便于说明，众所周知，在N型薄膜晶体管NT及P型薄膜晶体管PT中，源极区域和漏极区域当然也可以由这些区域具有的电位限定。
本实施例中，液晶面板30是像素电极19为反射电极的反射型面板，因此成为像素电极19覆盖像素电路的构成。从而，通过利用像素电极19的形成区域的全体面积，可形成采用CMOS电路的2T1C(2晶体管1电容)的像素电路，而不是传统的1T1C(1晶体管1电容)的像素电路。其结果，利用N型薄膜晶体管NT和P型薄膜晶体管PT的导通状态可对像素电容Cs进行数据信号的写入，因此，即使使用在半导体层采用迁移率、导通电流比较低的多结晶硅的薄膜晶体管，也可以充分与高速驱动对应。
具体地，用图3说明与高速驱动对应的本实施例的像素电路的动作。这里，例如，假定在像素电容Cs及液晶34的电位为「0V」的状态下从信号线12写入数据信号「5V」的情况。另外，令这里使用的N型薄膜晶体管NT的阈值为「1V」，P型薄膜晶体管PT的阈值为「-1V」。
首先，如图3(a)所示，通过令扫描线25N为「5V」，扫描线25P为「0V」，N型薄膜晶体管NT的栅极电极25n的电位相对于源极区域NS(＝0V)，成为扫描线25N的电位「5V」。其是阈值以上的高电位，因此成为导通状态。从而从信号线12对像素电容Cs进行信号写入，像素电容Cs的电位从「0V」向「5V」上升。
这样，随着该像素电容Cs的电位上升，源极区域NS和栅极电极25n之间的电位差变小，例如，如图3(b)所示，像素电容Cs的电位上升到「3V」的场合，源极区域NS的电位「3V」与栅极电极25n的电位「5V」的电位差成为「2V」。其是接近阈值电位「1V」的电压，因此伴随着流入N型薄膜晶体管NT的电流减少。即，N型薄膜晶体管NT中，随着像素电容Cs的电位上升，对像素电容Cs的数据信号的写入速度显著降低。
另一方面，并联连接的P型薄膜晶体管PT中，源极区域PS的电位与像素电容Cs的电位相同，如前述，若像素电容Cs的电位上升到「3V」，则以源极区域PS的电位「3V」为基准时的栅极电极25p的电位成为「-3V」。即通过像素电容Cs的电位的上升，P型薄膜晶体管PT的栅极电极25p的电位成为阈值以上，P型薄膜晶体管PT取代N型薄膜晶体管NT成为导通状态，可从信号线12即漏极区域PD对像素电容Cs进行数据信号的写入。
最单纯的像素电路构成即「1T1C」中，由于元件数少，面积小的像素电路成为可能，但是必须利用从1个薄膜晶体管的导通状态到截止状态来对像素电容Cs进行数据信号的写入，如不是非常高性能的薄膜晶体管，则无法与高速驱动对应。相对地，如本实施例，在将N型薄膜晶体管NT和P型薄膜晶体管PT并联连接的「2T1C」的像素电路中，使用各薄膜晶体管的导通状态，因此，即使采用多结晶硅膜等的包含结晶缺陷的特性比较低的薄膜晶体管，也可以高速驱动。
本实施例中，尽力使N型的薄膜晶体管NT和P型的薄膜晶体管PT并联连接的CMOS电路的占有面积不增大。这样，例如，由于液晶面板30显示高精细图像，即使像素电极19的面积减少，也可以在像素电极19的形成区域内形成CMOS电路。
本实施例中形成的CMOS电路的形成状态用图4说明。图4(a)是示意表示包含本实施例的CMOS电路的像素电路的形成状态的平面图。图4(b)是沿图4(a)中的E-E线的截面图，是示意表示包含CMOS电路的构成部分的像素电路的主要截面图。
本实施例中，如图4(a)所示，N型薄膜晶体管NT和P型薄膜晶体管PT对向配置。详细地说，N型薄膜晶体管NT的漏极区域ND和P型薄膜晶体管PT的漏极区域PD部分地相邻(或邻接)配置，N型薄膜晶体管NT的源极区域NS和P型薄膜晶体管PT的源极区域PS部分地相邻(或邻接)配置。
然后，在漏极区域ND和漏极区域PD的相邻部分形成1个接触孔121，漏极区域ND和漏极区域PD同时与信号线12电气连接。另外，在源极区域NS和源极区域PS的相邻部分形成1个接触孔291，源极区域NS和源极区域PS同时与构成像素电容Cs的一方的电容电极29电气连接。另外，电容电极29经由接触孔191与像素电极19电气连接。
如图4(b)截面所示，N型薄膜晶体管NT和P型薄膜晶体管PT形成于元件基板31中在基体材料10s上形成的绝缘膜15上，由栅极绝缘膜11覆盖。栅极绝缘膜11上分别形成栅极电极25n、25p，栅极电极25n、25p上形成覆盖这些的层间绝缘膜27。然后，经由贯通栅极绝缘膜11和层间绝缘膜27的接触孔291，在层间绝缘膜27上设置的电容电极29与源极区域NS及源极区域PS电气地连接。从而，本实施例中，像素电极19与权利要求所述的第1电极或第2电极的一方相当。
电容电极29与夹持其上形成的绝缘层而形成的具有共用电位(LCCOM)的共用电极28之间，形成像素电容Cs。在共用电极28上形成第2层间绝缘膜10，而且在该第2层间绝缘膜10上形成信号线12。信号线12经由贯通栅极绝缘膜11、层间绝缘膜27和第2层间绝缘膜10的接触孔121，与漏极区域ND及漏极区域PD同时电气连接。从而，本实施例中，信号线12与权利要求所述的第1电极或第2电极的另一方相当。
在信号线12及第2层间绝缘膜10上形成第3层间绝缘膜13，在第3层间绝缘膜13上形成像素电极19。像素电极19处于不与共用电极28平面重叠的位置，经由贯通绝缘层和第2层间绝缘膜10及第3层间绝缘膜13的接触孔191，与层间绝缘膜27上设置的电容电极29电气连接。
通过这样的构成，在并排配置2个薄膜晶体管NT、PT的CMOS电路构成中，漏极区域ND及漏极区域PD与信号线12之间的电气连接，以及源极区域NS及源极区域PS与像素电极19之间的电气连接，可分别通过1个接触孔进行。
这里，作为比较例，对于具有2个薄膜晶体管NT、PT的场合，用图5说明传统的构成。图5示意表示包含成为比较例的传统CMOS电路的像素电路的形成状态的平面图。如图所示，2个薄膜晶体管NT、PT并排配置，2个薄膜晶体管NT、PT的源极区域及漏极区域各自形成接触孔进行连接。即，分别形成连接漏极区域ND和信号线12的接触孔121n、连接漏极区域PD和信号线12的接触孔121p、连接源极区域NS和电容电极29的接触孔291n、连接源极区域PS和电容电极29的接触孔291p。从而，传统需要形成共计4个接触孔。因而，用于形成接触孔的占有区域大，无法减小各电极间的连接部的占有面积。其结果，无法减小具有CMOS电路的像素电路的占有面积，扫描线25N与扫描线25P的间隔SP宽，因此像素难以高精细化。
相对地，如上所述，本实施例的2个漏极区域ND、PD及2个源极区域NS、PS中，可分别通过1个接触孔进行信号线12及电容电极29(像素电极19)的连接。即，2个薄膜晶体管NT、PT需要的接触孔为2个，因此可减小用于形成接触孔的占有区域。从而，由于可以减小具有CMOS电路的像素电路的占有面积，例如，可使扫描线25N与扫描线25P的间隔SP狭窄地形成，从而可实现像素的高精细化。
「元件基板(薄膜半导体装置)」
接着，用图6～图8说明在起薄膜半导体装置功能的本实施例的元件基板31上形成的薄膜晶体管的制造方法及其构成。
首先如图6(a)所示，准备基体材料10s(例如，厚1.1mm左右的石英基板)，在其上用等离子体CVD(气相化学沉积)法堆积形成成为基底的绝缘膜(例如氧化硅膜)15。
然后，如图6(b)所示，在绝缘膜15上的整个面，堆积形成作为半导体层的硅膜20。具体地说，堆积方法是减压气相化学沉积法(LPCVD法)、等离子体CVD法，膜厚为50nm～70nm左右。
然后，使硅膜20晶化，对晶化硅膜20进行氧等离子体照射，进行除去由氧等离子体的照射形成的氧化硅膜等的规定前处理。通过该前处理，可以稳定执行构图时硅膜20的蚀刻，并且在后述的栅极绝缘膜形成时，可以在硅膜20之间形成良好界面。然后，如图6(c)所示，用光刻法构图规定形状(参照图4(a))的硅膜20P。与原来相比，规定形状成为N型薄膜晶体管NT与P型薄膜晶体管PT连接的(连续)形状。
然后，如图6(d)所示，在构图的硅膜20P上，作为栅极绝缘膜，形成热氧化膜110。形成方法通过在从800℃到1000℃的温度内使硅膜20P的表面氧化而形成热氧化膜来进行。通过该方法，使前述前处理中的氧化硅膜除去后的硅膜20P的表面部分氧化，可以形成良好的硅膜和栅极绝缘膜的界面。
而且，本实施例中，除了热氧化膜110的形成外，如图6(e)所示，进而通过等离子体CVD法等，堆积氧化硅膜111而形成栅极绝缘膜11。使多结晶硅膜长时间热氧化时，有在硅膜表面形成大量凸部，栅极绝缘膜的耐压降低的情况。因而，最好在比较短时间的热氧化工序形成良好界面，然后堆积氧化硅膜，形成希望厚度的栅极绝缘膜11。这里，通过930℃、10分钟左右的热氧化形成膜厚约10nm的热氧化膜110后，通过CVD法堆积膜厚15nm的氧化硅膜111来形成膜厚25nm的栅极绝缘膜11。
然后，如图7(a)所示，通过在栅极绝缘膜11上堆积导电性膜并构图来形成栅极电极25n、25p。导电性膜的材料例如可以采用掺杂了杂质的多结晶硅、钽(Ta)等的金属，这些材料可以通过例如CVD法、溅射法成膜。另外，在栅极电极25n、25p的构图时，连接该栅极电极25n和栅极电极25p的扫描线25N和扫描线25P也可以同时构图。
然后，如图7(b)及图7(c)所示，以光致抗蚀剂PR及栅极电极25n、25p为掩模，在N型薄膜晶体管NT和P型薄膜晶体管PT的各自栅极电极25n、25p的两侧的硅膜20P中注入杂质，形成N型薄膜晶体管NT的低浓度杂质区域20Na及P型薄膜晶体管PT的低浓度杂质区域20Pa。顺便说一句，这里，以1×10^12～1×10^13/cm2左右的浓度在N型薄膜晶体管NT中注入磷(P)等的杂质，在P型薄膜晶体管PT注入硼(B)等的杂质。
然后，如图7(d)所示，例如，以在栅极电极25n、25p的侧壁形成的侧壁膜(未图示)为掩模，以1×10^15/cm2左右的浓度在N型薄膜晶体管NT中注入磷(P)等的杂质，在P型薄膜晶体管PT中注入硼(B)等的杂质，形成N型薄膜晶体管NT的高浓度杂质区域(源极、漏极区域)20Nb及P型薄膜晶体管PT的高浓度杂质区域(源极、漏极区域)20Pb。另外，上述杂质也可以以期望形状的光致抗蚀剂膜等为掩模进行注入。另外，采用以栅极电极25n、25p为掩模的斜离子注入法等，也可以形成高浓度杂质区域20Nb、20Pb及低浓度杂质区域20Na、20Pa。
通过以上的工序，形成具有LDD(Lightly Doped Drain：轻掺杂漏极)构造的N型及P型的薄膜晶体管NT、PT。然后，形成的N型及P型的薄膜晶体管NT、PT的各自的高浓度杂质区域20Nb、20Pb在部分区域中相邻形成。即，N型及P型的薄膜晶体管NT、PT的源极区域和漏极区域在部分区域中相互相邻形成。另外，低浓度杂质区域20Na间及低浓度杂质区域20Pa间的区域分别成为N型薄膜晶体管NT的沟道区域20Nc及P型薄膜晶体管PT的沟道区域20Pc。
然后，如图8(a)所示，在栅极电极25n、25p上堆积形成层间绝缘膜27。作为层间绝缘膜27，例如，将氧化硅膜用PECVD(Plasma EnhancedCVD：等离子体增强化学气相沉积)法堆积300nm左右。然后，例如，执行850°左右的热处理，使杂质区域(20Na、20Pa、20Nb、20Pb)中的杂质激活。
然后，如图8(b)所示，在层间绝缘膜27上，形成了形成像素电容Cs的电容电极29和共用电极28。具体地说，首先蚀刻层间绝缘膜27和栅极绝缘膜11，以跨越相邻的高浓度杂质区域20Nb、20Pb的方式形成共用的接触孔291。此时，在相邻的高浓度杂质区域20Nb和高浓度杂质区域20Pb之间，有杂质重复注入或形成杂质不注入的区域的情况。考虑这样的情况，接触孔291以可靠地跨越高浓度杂质区域20Nb和高浓度杂质区域20Pb的方式形成。即，接触孔291在图4(a)中虽然图示为近似正方形，但是在沿信号线12的方向上最好细长地形成。
然后，在包含接触孔291内的层间绝缘膜27上堆积导电性膜，通过构图形成电容电极29。其结果，与电容电极29电气连接的高浓度杂质区域20Nb成为N型薄膜晶体管NT的源极区域NS，与电容电极29电气连接的高浓度杂质区域20Pb成为P型薄膜晶体管PT的源极区域PS。另外，作为导电性膜，例如，可以采用铝(AL)、钨(W)等的金属用溅射法等成膜。然后，为了进一步形成像素电容Cs，在电容电极29上的一部分通过CVD法形成氧化硅膜、氮化硅膜等的绝缘膜，而且在其上，将铝(AL)、钨(W)等的金属用溅射法等成膜为共用电极28。
然后，如图8(c)所示，形成信号线12。具体地，首先在共用电极28及层间绝缘膜27上堆积形成第2层间绝缘膜10，例如用PECVD法堆积形成500nm左右氧化硅膜。然后，蚀刻第2层间绝缘膜10、层间绝缘膜27及栅极绝缘膜11，以跨越相邻的高浓度杂质区域20Nb、20Pb的方式形成共用接触孔121。此时，在相邻的高浓度杂质区域20Nb和高浓度杂质区域20Pb之间，有杂质重复注入或形成不注入杂质区域的情况。考虑这样的情况，接触孔121以可靠地跨越高浓度杂质区域20Nb和高浓度杂质区域20Pb的方式形成。即，接触孔121在图4(a)中虽然以近似正方形图示，但是在沿信号线12的方向上最好细长地形成。
然后，在包含接触孔121内的第2层间绝缘膜10上堆积导电性膜，通过构图，形成信号线12。其结果，与信号线12电气连接的高浓度杂质区域20Nb成为N型薄膜晶体管NT的漏极区域ND，与信号线12电气连接的高浓度杂质区域20Pb成为P型薄膜晶体管PT的漏极区域PD。从而，写入像素电容Cs的数据信号(电压)从该信号线12施加到各薄膜晶体管。
然后，如图8(d)所示，形成像素电极19。具体地，在信号线12及第2层间绝缘膜10上堆积形成第3层间绝缘膜13，例如用PECVD法堆积形成600nm左右的氧化硅膜。然后，蚀刻第3层间绝缘膜13、层间绝缘膜27及绝缘膜，形成接触孔191。然后，在包含接触孔191内的第3层间绝缘膜13上堆积导电性膜，通过构图形成像素电极19。
像素电极19例如像本实施例那样，液晶面板30为反射型面板时，可以使用铝(AL)等具有高反射率的金属用溅射法等成膜。另外，在该像素电极19上形成包括聚酰亚胺、无机材料的配向膜(未图示)，但是为了防止像素电极19的腐蚀，也有在像素电极19上形成氧化硅膜、氮化硅膜等(未图示)的情况。与原来相比，该像素电极19的电位和对向电极33(参照图1)的共用电位之间的电位差向液晶34施加，并显示图像。
如上所述，作为本实施例的半导体装置的元件基板31在构成CMOS电路的2个薄膜晶体管NT、PT中，以跨越在一部分对向相邻的位置配置的漏极区域和源极区域的方式形成共用接触孔121、291，从而，形成的接触孔为2个。其结果，可以抑制2个薄膜晶体管NT、PT占有的区域面积。
「电子设备」
接着，用图9说明具有作为本实施例电光装置的液晶面板30的电子设备的一实施例。图9是搭载了液晶面板30的背投型投影机的示意图。
本实施例的背投型投影机230采用液晶面板30作为反射型的光阀(LV)。具体地说，根据反射时向像素电极19施加的电位来调制由光源231供给的光，提供图像信息。然后，由液晶面板30反射的光由光学***232控制其光束，通过反射镜233和反射镜234反射后，在屏幕235上成像，显示图像。
背投型投影机230中，为了与电视等同样显示动画，要求高速响应性。另外，为了显示高精细图像，必须减小1个像素的占有面积。从而，通过采用虽然为CMOS电路构成但是占有面积抑制为小的本实施例的液晶面板30，可以提供可维持优良的高速响应性并进行高精细图像显示的背投型投影机230。
<第2实施例>
以上，说明了第1实施例，根据与第1实施例相同的图，从其他观点说明包含CMOS电路的像素电路的形成状态。
本实施例也如图4(a)所示，构成N型薄膜晶体管NT和P型薄膜晶体管PT的半导体层一体形成为环状。详细地说，将N型薄膜晶体管NT和P型薄膜晶体管PT中一方的边界侧作为漏极区域(漏极区域ND和漏极区域PD)，另一方的边界侧作为源极区域(源极区域NS和源极区域PS)。
然后，在漏极区域ND和漏极区域PD的边界部分形成1个接触孔121，漏极区域ND和漏极区域PD同时与信号线12电气连接。另外，在源极区域NS和源极区域PS的边界部分，形成1个接触孔291，源极区域NS和源极区域PS同时与构成像素电容Cs的一方的电容电极29电气连接。另外，电容电极29经由接触孔191与像素电极19电气连接。
其他构成与第1实施例相同，说明省略。
以上，通过实施例说明了本发明的实施方式，但是本发明不限于这样的实施例，在不脱离本发明的精神的范围内可以以各种各样的方式实施。以下说明变形例。
(第1变形例)
上述实施例中，元件基板31中形成的2个薄膜晶体管NT、PT的配置位置如图4(a)所示，是与栅极电极25n和栅极电极25p对向的位置。因而，考虑制造上的偏差，为了使栅极电极25n和栅极电极25p不接触，必须确保栅极电极间的间隔。而且，由于考虑栅极电极25n、25p与硅膜20P的错位，与硅膜20P中的2个薄膜晶体管NT、PT相当的区域间的距离K成为大值。其结果，难以使扫描线25N和扫描线25P的间隔狭窄。
因而，作为第1变形例，也可以通过以使栅极电极25n和栅极电极25p不对向方式进行配置，使扫描线25N和扫描线25P的间隔狭窄。本变形例用图10说明。图10是与上述实施例中的图4(a)对应的图，是示意表示包含CMOS电路的像素电路的形成状态的平面图。从而，相同构成要素附上相同符号。
如图所示，本变形例中，通过使栅极电极25n和栅极电极25p在扫描线25延伸方向上偏移，形成相互不对向的错位位置。这样，栅极电极的形成位置，不必考虑在制造上的偏差范围内与对向的栅极电极的接触，可以接近配置到在与硅膜20P的制造上的偏差范围内不接触的位置为止出来。其结果，如图所示，可以使2个薄膜晶体管的形成区域间的间隙K狭窄，因此，可以减小扫描线间的像素电路的占有面积即像素电极19的扫描线间的距离SP。
根据基于这样的配置的本变形例，可形成图11所示的像素构成。这里，图11是与上述实施例中的图2对应的图，是液晶面板30中的像素驱动相关电路部分的示意图。从而，相同构成要素附上相同符号。
如图所示，本变形例中，沿信号线12方向排列的3个像素分别作为红色(R)、绿色(G)、蓝色(B)的子像素，通过该3个子像素，构成1个像素。具体地说，本变形例中，在对向基板32(参照图1)上与像素电极19平面重叠的位置，形成在信号线12的延伸方向上红色(R)、绿色(G)、蓝色(B)按规定的顺序重复排列的滤色镜。从而，根据本变形例的配置，可以使扫描线25N和扫描线25P的间隔狭窄，因此，可以将由沿信号线12排列的3个子像素构成的1像素的形状设为便于图像显示的正方形，同时抑制沿该信号线12的间隔扩大。其结果，可以制造小型且可进行高精细彩色图像的显示的液晶面板30。
(第2变形例)
上述实施例中，液晶面板30是反射型的面板，但是不限于此，也可以是像素区域透射光的透射型或具有像素区域反射光的反射区域和透射的透射区域双方的半透射反射型的面板。作为本变形例的一例，用图12说明液晶面板30是透射型的面板的情况。图12是与上述实施例中的图4(a)对应的图，是示意表示包含CMOS电路的像素电路的形成状态的平面图。从而，相同构成要素附上相同符号。
如图所示，扫描线25N和扫描线25P相邻并行形成，在形成了包含CMOS电路的像素电路的区域中，与上述实施例同样，以夹持像素电路的方式布线。本变形例中，经由接触孔191与电容电极29电气连接的像素电极19是透明电极(例如氧化铟锡(ITO))。与原来相比，本变形例中，元件基板31的基体材料10s由透明基板形成，在像素电极19的区域，形成作为透射光的透射区域的像素区域。然后，在该像素区域以外的区域，成为由通常的黑色矩阵等的遮光膜覆盖的遮光区域。
本变形例中，可以抑制像素电路中的CMOS电路的占有区域，因此，可以减小像素区域以外的遮光区域。其结果，可以减小遮光区域对透射区域的面积比例，提高像素的开口率，因此可以提供可进行高精细、明亮显示的液晶面板。
(第3变形例)
上述实施例中，说明了2个薄膜晶体管NT、PT的构造采用栅极电极25n、25p相对于硅膜20P位于基体材料10s的相反侧的所谓顶栅极型的薄膜晶体管的情况，但是不限于此。例如，也可以采用栅极电极25n、25p相对于硅膜20P位于基体材料10s侧的所谓底栅极型的薄膜晶体管。本变形例如图13所示。图13是与上述实施例中的图4(b)对应的图，是示意表示包含CMOS电路的构成部分的像素电路的主要截面的截面图。从而，相同构成要素附上相同符号。
如图所示，本变形例的元件基板31a，在基体材料10s上形成栅极电极25n、25p。然后，在栅极电极25n、25p及基体材料10s上形成栅极绝缘膜11，其上形成硅膜20P。以下，2个薄膜晶体管NT、PT的形成处理与上述实施例同样。通过这样形成，与上述实施例同样，作为连接部仅具有2个接触孔291、121的CMOS电路，其占有面积减小，因此，可以实现可高速动作并进行高精细图像显示的透射型的液晶面板。另外，本变形例中，由于无法以栅极电极25n、25p为掩模向半导体膜注入杂质，因此，只要准备替换栅极电极25n、25p的掩模来进行注入即可。
(其他变形例)
上述实施例中，说明了在作为电子设备的背投型的投影机230搭载作为电光装置的液晶面板30的情况，但是不限于此。例如，电子设备也可以采用前投型投影机。或，也可以在便携电话、摄像机、附显示功能的传真装置、数码相机的取景器、便携型TV、DSP装置、PDA、电子记事本、电光公告板、宣传广告用显示器、IC卡等的电子设备中适用。当然，这些电子设备中也可以如上述变形例那样采用透射型的液晶面板。
另外，上述实施例中，作为薄膜半导体装置，例示说明了元件基板31，但是从上述说明可明白，薄膜半导体装置只要是形成了构成CMOS电路的2个(或2个以上)的薄膜晶体管的基板，就是其所包含的。例如，薄膜半导体装置也可以采用有机EL显示装置的元件基板。另外，特别是有机EL显示装置的场合，存在进行对像素电极流入与显示图像相应的电流的电流驱动的情况，但是该情况下也可以适用上述实施例的薄膜半导体装置。

Claims (9)

1.一种薄膜半导体装置，其特征在于，
在基板上具有沟道为N型的薄膜晶体管和沟道为P型的薄膜晶体管，
上述N型的薄膜晶体管的源极区域和上述P型的薄膜晶体管的源极区域在至少部分区域中相邻配置，并且经由在上述部分区域形成的1个接触孔与第1电极连接，
上述N型的薄膜晶体管的漏极区域和上述P型的薄膜晶体管的漏极区域在至少部分区域中相邻配置，并且经由在上述部分区域形成的1个接触孔与第2电极连接。
2.权利要求1所述的薄膜半导体装置，其特征在于，
在上述基板上分别形成多个在规定的方向上延伸的信号线和在与该信号线交差的方向上并行延伸的第1扫描线和第2扫描线，
上述第1电极或上述第2电极的一方是在由上述信号线、上述第1扫描线和上述第2扫描线所区分的区域形成的单位电极，或与该单位电极连接的电极，
上述第1电极或上述第2电极的另一方是上述信号线。
3.权利要求2所述的薄膜半导体装置，其特征在于，
上述N型的薄膜晶体管的栅极电极与上述第1扫描线电气连接，上述P型的薄膜晶体管的栅极电极与上述第2扫描线电气连接，
上述N型的薄膜晶体管的栅极电极和上述P型的薄膜晶体管的栅极电极，在上述第1扫描线或上述第2扫描线延伸的方向上偏移形成。
4.一种电光装置，其特征在于，
每个像素具有被施加电压或电流的像素电极，通过将上述电压或电流的变化变换为光学变化的电光变换来显示图像，
具有权利要求2或3所述的薄膜半导体装置，
上述薄膜半导体装置中的上述单位电极形成为上述像素电极。
5.权利要求4所述的电光装置，其特征在于，
上述像素是显示色为红色、绿色、蓝色之一并在上述信号线的延伸方向上形成为按规定的顺序排列上述显示色的子像素。
6.权利要求4或5所述的电光装置，其特征在于，
上述像素电极是反射光的反射电极。
7.权利要求4至6的任一项所述的电光装置，其特征在于，
以上述薄膜半导体装置作为一方的基板，以与该一方的基板对向配置的对向基板作为另一方的基板，在上述一方的基板和上述另一方的基板之间挟持有液晶层。
8.一种电子设备，其特征在于，具有权利要求4至7的任一项所述的电光装置。
9.一种薄膜半导体装置，其特征在于，
在基板上具有沟道为N型的薄膜晶体管和沟道为P型的薄膜晶体管，
上述N型的薄膜晶体管的源极区域和上述P型的薄膜晶体管的源极区域在至少部分区域中相邻配置，并且经由在上述部分区域形成的1个接触孔与第1电极连接，
上述N型的薄膜晶体管的漏极区域和上述P型的薄膜晶体管的漏极区域在至少部分区域中相邻配置，并且经由在上述部分区域形成的1个接触孔与第2电极连接，
构成上述N型的薄膜晶体管和上述P型的薄膜晶体管的半导体层一体形成为环状。
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