CN101751886B - 液晶显示器及其驱动方法 - Google Patents

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Abstract

公开了一种液晶显示器及其驱动方法。所述液晶显示器包括：时序控制器；N个源极驱动集成电路(IC)，其中N是等于或者大于2的整数；N个数据总线对，每个数据总线对都以点对点的方式将所述时序控制器与所述N个源极驱动IC的每一个连接；锁定检查线，将所述N个源极驱动IC中的第一源极驱动IC与所述时序控制器连接，并将所述N个源极驱动IC彼此级联连接；以及反馈锁定检查线，将所述N个源极驱动IC中的最末源极驱动IC与所述时序控制器连接。

Description

液晶显示器及其驱动方法
本申请要求2008年12月15日提交的韩国专利申请10-2008-0127458的优先权，为了所有目的在此援引该专利申请的全部内容作为参考，就像在这里全部列出一样。
技术领域
本发明的实施例涉及液晶显示器及其驱动方法。
背景技术
有源矩阵型液晶显示器使用薄膜晶体管(TFT)作为开关元件来显示运动图像。由于有源矩阵型液晶显示器的较薄外形，有源矩阵型液晶显示器已经应用在电视以及诸如办公设备和计算机这样的便携式设备中的显示设备。因此，有源矩阵型液晶显示器正快速取代阴极射线管(CRT)。
液晶显示器包括给液晶显示面板的数据线供给数据电压的多个源极驱动集成电路(IC)、给液晶显示面板的栅极线顺序地供给栅极脉冲(即扫描脉冲)的多个栅极驱动IC以及控制源极驱动IC和栅极驱动IC的时序控制器。在液晶显示器中，数字视频数据通过接口输入到时序控制器。时序控制器通过诸如迷你低压差分信号(LVDS)接口这样的接口给源极驱动IC供给数字视频数据、用于采样数字视频数据的时钟、用于控制源极驱动IC的操作的控制信号等。源极驱动IC将从时序控制器串行输入的数字视频数据解串行化，以便输出并行数据，然后使用伽马补偿电压将并行数据转换为模拟数据电压，以便给数据线供给模拟数据电压。
时序控制器采用给源极驱动IC共同施加时钟和数字视频数据的多点方式给源极驱动IC供给必要的信号。因为源极驱动IC彼此级联连接，所以源极驱动IC顺序地采样数字视频数据，然后同时输出对应于1条线的数据电压。在这种数据传输方法中，在时序控制器与源极驱动IC之间，诸如R，G和B数据传输线以及时钟传输线的多条线是必需的。因为迷你LVDS接口是以相位彼此不同的一对差分信号的形式传输每个数字视频数据和时钟的方式，所以在时序控制器与源极驱动IC之间的至少14条数据传输线是必需的，以便同时传输奇数数据和偶数数据。于是，因为在位于时序控制器与源极驱动IC之间的印刷电路板(PCB)上必须形成多条数据传输线，所以很难减小数据传输线的数量。
发明内容
本发明的实施例提供了一种能减小时序控制器与源极驱动集成电路(IC)之间的数据传输线数量的液晶显示器及其驱动方法。
一个方面，提供了液晶显示器，包括：时序控制器；N个源极驱动集成电路(IC)，其中N是等于或者大于2的整数；N个数据总线对，每个数据总线对都以点对点的方式将所述时序控制器与所述N个源极驱动IC中的每一个连接；锁定检查线，将所述N个源极驱动IC中的第一源极驱动IC与所述时序控制器连接，并将所述N个源极驱动IC彼此级联连接；以及反馈锁定检查线，将所述N个源极驱动IC中的最末源极驱动IC与所述时序控制器连接。
其中所述时序控制器通过所述N个数据总线对的每一对给所述N个源极驱动IC中的每一个串行传输前导信号，在该前导信号中，具有高逻辑电平的多个比特相继排列，然后具有低逻辑电平的多个比特相继排列，所述时序控制器通过所述锁定检查线给所述第一源极驱动IC传输锁定信号，该锁定信号表示从所述N个源极驱动IC的每一个输出的内部时钟脉冲的相位被锁定，并且所述时序控制器通过所述反馈锁定检查线从所述最末源极驱动IC接收所述锁定信号的反馈信号。
在时序控制器接收锁定信号的反馈信号之后，时序控制器通过N个数据总线对的每一对给N个源极驱动IC中的每一个串行传输包括RGB数据比特、时钟比特和内部数据使能时钟比特的每个RGB数据包。
N个源极驱动IC中的每一个都从前导信号恢复基准时钟，以便输出基准时钟和相位被锁定的内部时钟脉冲。N个源极驱动IC中的每一个都将RGB数据包的时钟比特恢复为用于数据采样的基准时钟，以便采样RGB数据比特。
N个源极驱动IC中的每一个都将采样的数据解串行化，以便输出并行数据，然后将并行数据转换为模拟数据电压，以便给液晶显示面板的数据线供给模拟数据电压。
N个源极驱动IC中的每一个都包括根据基准时钟锁定内部时钟脉冲的相位并输出相位被锁定的内部时钟脉冲的相位锁定电路。
相位锁定电路比较基准时钟的相位与内部时钟脉冲的相位，以便根据基准时钟的相位锁定内部时钟脉冲的相位，并且根据时钟比特和内部数据使能时钟比特转变基准时钟。
时序控制器在传输RGB数据包之前通过N个数据总线对给N个源极驱动IC串行传输用于锁定内部时钟脉冲的相位的多个锁定数据包。N个源极驱动IC中的每一个都将锁定数据包恢复为基准时钟，以便锁定内部时钟脉冲的相位。
时序控制器在1个水平周期的消隐周期期间通过N个数据总线对的每一对给N个源极驱动IC的每一个串行传输多个锁定数据包的每一个之后，时序控制器在该1个水平周期的数据使能周期期间通过N个数据总线对的每一对给N个源极驱动IC的每一个串行传输每个RGB数据包。
液晶显示器进一步包括将时序控制器并联到N个源极驱动IC的控制线对。
时序控制器通过控制线对给N个源极驱动IC传输从外部接收的控制信号。该控制信号包括用于识别N个源极驱动IC的每一个的芯片识别代码和用于控制N个源极驱动IC的每一个的功能的控制数据。
相位锁定电路包括锁相环(PLL)和延迟锁定环(DLL)之一。
另一个方面，提供了驱动液晶显示器的方法，所述液晶显示器包括时序控制器和N个源极驱动集成电路(IC)，其中N是大于或等于2的整数，所述方法包括：从所述时序控制器产生前导信号，在该前导信号中，具有高逻辑电平的多个比特相继排列，然后具有低逻辑电平的多个比特相继排列；以点对点的方式，通过将所述时序控制器连接到所述N个源极驱动IC的N个数据总线对的每一对，给所述N个源极驱动IC的每一个串行传输所述前导信号；从所述时序控制器产生锁定信号，该锁定信号表示从所述N个源极驱动IC的每一个输出的内部时钟脉冲的相位被锁定；通过锁定检查线，给所述N个源极驱动IC的所述第一源极驱动IC传输所述锁定信号，其中该锁定检查线将第一源极驱动IC与所述时序控制器连接，并将所述N个源极驱动IC彼此级联连接；从所述N个源极驱动IC中的最末源极驱动IC产生所述锁定信号的反馈信号；以及通过将所述最末源极驱动IC连接到所述时序控制器的反馈锁定检查线，给所述时序控制器传输所述锁定信号的所述反馈信号。
从后面给出的详细描述将明了本发明进一步的应用范围。然而，应当理解，在说明本发明优选实施例时，仅通过示例给出了详细描述和具体例子，因为通过该详细描述，在本发明精神和范围内的各种变化和修改对于本领域技术人员来说是显而易见的。
附图说明
给本发明提供进一步理解并引入组成说明书一部分的附图说明了本发明的实施例，并与说明书一起用于解释本发明的原理。在附图中：
图1是说明根据本发明的实施例的液晶显示器的方块图；
图2说明在时序控制器与源极驱动集成电路(IC)之间的线；
图3是说明源极驱动IC的构造的方块图；
图4是说明栅极驱动IC的构造的方块图；
图5和6是以阶段形式说明在时序控制器与源极驱动IC之间的信号传输过程的流程图；
图7是说明时钟分离和数据采样单元的方块图；
图8说明了能使源极驱动IC进行调试操作的串行通讯控制通路和芯片识别代码的例子；
图9是说明锁相环(PLL)的方块图；
图10是说明由时序控制器产生的Phase 1信号的波形图；
图11到13是说明由时序控制器产生的Phase 2信号的波形图；
图14是说明时钟分离和数据采样单元的输出的波形图；
图15A到15D是说明当RGB数据包的比特率变化时，RGB数据包的长度的截面图。
具体实施方式
现在将参考附图中说明的本发明例子的详细实施例。
如图1中所示，根据本发明的实施例的液晶显示器包括：液晶显示面板10、时序控制器TCON、多个源极驱动集成电路(IC)SDIC#1到SDIC#8和多个栅极驱动IC GDIC#1到GDIC#4。
液晶显示面板10包括上玻璃基板、下玻璃基板和在上下玻璃基板之间的液晶层。液晶显示面板10包括以矩阵形式布置在m条数据线DL和n条栅极线GL的每个交点处的m×n个液晶单元Clc。
在液晶显示面板10的下玻璃基板上形成包括数据线DL、栅极线GL、薄膜晶体管(TFT)、存储电容器Cst等的像素阵列。每个液晶单元Clc由在通过TFT接收数据电压的像素电极1与接收公共电压Vcom的公共电极2之间的电场驱动。在每个TFT中，栅极电极与栅极线GL连接，源极电极与数据线DL连接，漏极电极与液晶单元Clc的像素电极1连接。当通过栅极线GL供给栅极脉冲时，TFT导通，因而通过数据线DL给液晶单元Clc的像素电极1供给接收的正模拟视频数据电压或负模拟视频数据电压。
在液晶显示面板10的上玻璃基板上形成黑矩阵、滤色器、公共电极2等。
以诸如扭曲向列(TN)模式和垂直取向(VA)模式的垂直电场驱动方式，在上玻璃基板上形成公共电极2。以诸如共平面开关(IPS)模式和边缘场开关(FFS)模式的水平电场驱动方式，在下玻璃基板上形成公共电极2和像素电极1。
将偏振板分别粘附到液晶显示面板10的上下玻璃基板。在上下玻璃基板上分别形成用于设置预倾角的取向层。在上下玻璃基板之间形成衬垫料，以便保持液晶单元Clc的单元间隙恒定。
根据本发明的实施例的液晶显示器可以以任何液晶模式以及TN、VA、IPS和FFS模式实施。此外，根据本发明的实施例的液晶显示器可以实现为任何类型的液晶显示器，包括背光液晶显示器、透反型液晶显示器和反射型液晶显示器。
时序控制器TCON以点对点的方式与源极驱动IC SDIC#1到SDIC#8连接。时序控制器TCON通过多对数据总线的每一对给每个源极驱动ICSDIC#1到SDIC#8传输用于初始化源极驱动IC SDIC#1到SDIC#8的前导信号、时钟、RGB数字视频数据等。
时序控制器TCON通过接口，如低压差分信号(LVDS)接口和最小化传输差分信号(TMDS)接口，接收外部时序信号，如垂直和水平sync信号Vsync和Hsync、外部数据使能信号DE以及点时钟CLK，以便产生用于控制源极驱动IC SDIC#1到SDIC#8的操作时序和栅极驱动IC GDIC#1到GDIC#4的操作时序的时序控制信号。
栅极时序控制信号包括栅极起始脉冲GSP、栅极移位时钟GSC、栅极输出使能信号GOE等。栅极起始脉冲GSP施加到第一栅极驱动IC GDIC#1，由此表示扫描操作的扫描起始时间，从而第一栅极驱动IC GDIC#1产生第一栅极脉冲。栅极移位时钟GSC是用于移动栅极起始脉冲GSP的时钟。每个栅极驱动IC GDIC#1到GDIC#4的移位寄存器在栅极移位时钟GSC的上升沿处移动栅极起始脉冲GSP。第二到第四栅极驱动IC GDIC#2到GDIC#4接收第一栅极驱动IC GDIC#1的进位信号作为栅极起始脉冲，以便开始操作。栅极输出使能信号GOE控制栅极驱动IC GDIC#1到GDIC#4的输出时序。栅极驱动IC GDIC#1到GDIC#4在栅极输出使能信号GOE的低逻辑电平状态中，即在从紧随当前脉冲的下降沿之后到恰好在下一脉冲的上升沿之间的时间周期期间，输出栅极脉冲。栅极输出使能信号GOE的1个循环大约为1个水平周期。
数据时序控制信号包括极性控制信号POL、源极输出使能信号SOE等。极性控制信号POL控制从源极驱动IC SDIC#1到SDIC#8输出的正/负模拟视频数据电压的极性。源极输出使能信号SOE控制来自源极驱动IC SDIC#1到SDIC#8的正/负模拟视频数据电压的输出时序。
每个栅极驱动IC GDIC#1到GDIC#4响应于栅极时序控制信号顺序地给栅极线GL供给栅极脉冲。
每个源极驱动IC SDIC#1到SDIC#8响应于通过数据总线对由时序控制器TCON传输的前导信号，锁定从嵌在每个源极驱动IC SDIC#1到SDIC#8内的时钟分离和数据采样单元输出的内部时钟脉冲的频率和相位。然后，每个源极驱动IC SDIC#1到SDIC#8从通过数据总线对供给的RGB数据包分离时钟，以便产生用于数据采样的串行时钟，并响应于该串行时钟采样串行输入的RGB数字视频数据。随后，每个源极驱动IC SDIC#1到SDIC#8将顺序采样的RGB数字视频数据解串行化，以便输出并行数据，然后将该并行数据转换为正/负模拟视频数据电压，以便给数据线DL供给正/负模拟视频数据电压。
图2说明了在时序控制器TCON与源极驱动IC SDIC#1到SDIC#8之间的线。
如图2中所示，在时序控制器TCON与源极驱动IC SDIC#1到SDIC#8之间形成多个数据总线对DATA&CLK、第一和第二控制线对SCL/SDA1和SCL/SDA2、锁定检查线LCS1和LCS2等。在时序控制器TCON与源极驱动IC SDIC#1到SDIC#8之间形成用于传输极性控制信号POL和源极输出使能信号SOE的线(没有示出)。
时序控制器TCON通过每个数据总线对DATA&CLK给每个源极驱动ICSDIC#1到SDIC#8传输包括前导信号、时钟和RGB数据的比特流。每个数据总线对DATA&CLK都将时序控制器TCON串联到每个源极驱动ICSDIC#1到SDIC#8。就是说，时序控制器TCON以点对点的方式与源极驱动IC SDIC#1到SDIC#8连接。每个源极驱动IC SDIC#1到SDIC#8都恢复通过数据总线对DATA&CLK输入的时钟。因此，在相邻的源极驱动IC SDIC#1到SDIC#8之间不需要用于传输时钟进位信号(clock carry)和RGB视频数据的线。
时序控制器TCON通过控制线对SCL/SDA1和SCL/SDA2给每个源极驱动IC SDIC#1到SDIC#8传输每个源极驱动IC SDIC#1到SDIC#8的芯片识别代码CID和用于控制每个源极驱动IC SDIC#1到SDIC#8的功能的控制数据。控制线对SCL/SDA1和SCL/SDA2在时序控制器TCON与源极驱动IC SDIC#1到SDIC#8之间公共连接。更具体地说，如图8中所示，如果将源极驱动IC SDIC#1到SDIC#8分为两组，且这两组分别与印刷电路板(PCB)PCB1和PCB2连接，则左侧的第一控制线对SCL/SDA1将时序控制器TCON与第一到第四源极驱动IC SDIC#1到SDIC#4并联，右侧的第二控制线对SCL/SDA2将时序控制器TCON并联到第五到第八源极驱动IC SDIC#5到SDIC#8。
时序控制器TCON通过锁定检查线LCS1给第一源极驱动IC SDIC#1供给锁定信号LOCK，该锁定信号LOCK确认是否稳定地锁定了从每个源极驱动IC SDIC#1到SDIC#8的时钟分离和数据采样单元输出的内部时钟脉冲的相位和频率。源极驱动IC SDIC#1到SDIC#8通过锁定检查线LCS1彼此级联连接。如果锁定了从第一源极驱动IC SDIC#1输出的内部时钟脉冲的频率和相位，则第一源极驱动IC SDIC#1给第二源极驱动IC SDIC#2传输高逻辑电平的锁定信号LOCK。接着，在锁定了从第二源极驱动IC SDIC#2输出的内部时钟脉冲的频率和相位之后，第二源极驱动IC SDIC#2给第三源极驱动IC SDIC#3传输高逻辑电平的锁定信号LOCK。顺序地进行上述锁定操作，最后在锁定了从最末源极驱动IC SDIC#8输出的内部时钟脉冲的频率和相位之后，最末源极驱动IC SDIC#8通过反馈锁定检查线LCS2给时序控制器TCON反馈输入高逻辑电平的锁定信号LOCK。只有在时序控制器TCON接收到锁定信号LOCK的反馈信号之后，时序控制器TCON才给源极驱动ICSDIC#1到SDIC#8传输RGB数据包。
图3是说明源极驱动IC SDIC#1到SDIC#8的构造的方块图。
如图3中所示，每个源极驱动IC SDIC#1到SDIC#8都给k条数据线D1到Dk(其中k是小于m的正整数)供给正/负模拟视频数据电压。每个源极驱动IC SDIC#1到SDIC#8都包括时钟分离和数据采样单元21、数字-模拟转换器(DAC)22、输出电路23等。
在Phase 1中，时钟分离和数据采样单元21将通过数据总线对DATA&CLK以具有低频率的脉冲行的形式输入的前导信号恢复为基准时钟，将该基准时钟的相位与从时钟分离和数据采样单元21输出的内部时钟脉冲的相位进行比较，并锁定基准时钟的相位和频率以及内部时钟脉冲的相位和频率。随后，在Phase 2中，时钟分离和数据采样单元21从通过数据总线对DATA&CLK输入的RGB数据包恢复所述基准时钟，并响应于该基准时钟输出用于采样RGB数字视频数据的每个比特的内部串行时钟脉冲信号。为此，时钟分离和数据采样单元21包括能输出具有稳定相位和稳定频率的时钟的相位锁定电路。相位锁定电路的例子包括锁相环(PLL)和延迟锁定环(DLL)。在该实施例中，后面将描述使用PLL作为相位锁定电路的例子。在该实施例中，时钟分离和数据采样单元21可包括DLL以及PLL。
图7到9说明了使用PLL实现时钟分离和数据采样单元21的例子。然而，可使用DLL实现时钟分离和数据采样单元21。
时钟分离和数据采样单元21根据内部串行时钟脉冲信号采样并锁定通过数据总线对DATA&CLK串行输入的每个RGB数据比特。然后，时钟分离和数据采样单元21同时输出锁定的数据，以便将串行数据转换为并行数据。
DAC 22响应于极性控制信号POL，将来自时钟分离和数据采样单元21的RGB数字视频数据转换为正伽马补偿电压GH或负伽马补偿电压GL，然后将所述正伽马补偿电压GH或负伽马补偿电压GL转换为正模拟视频数据电压或负模拟视频数据电压。
在源极输出使能信号SOE的高逻辑电平周期期间，输出电路23通过输出缓冲器给数据线D1到Dk供给充电共享电压或公共电压Vcom。在源极输出使能信号SOE的低逻辑电平周期期间，输出电路23通过输出缓冲器给数据线D1到Dk供给正/负模拟视频数据电压。当接收正模拟视频数据电压的数据线和接收负模拟视频数据电压的数据线短路时，产生充电共享电压。该充电共享电压具有正模拟视频数据电压和负模拟视频数据电压之间的平均电压电平。
图4是说明栅极驱动IC GDIC#1到GDIC#4的构造的方块图。
如图4中所示，每个栅极驱动IC GDIC#1到GDIC#4都包括移位寄存器40、电平转换器42、连接在移位寄存器40与电平转换器42之间的多个与门41以及用于反转栅极输出使能信号GOE的反相器43。
移位寄存器40包括多个级联连接的D触发器，并响应于使用级联连接的D触发器的栅极移位时钟GSC顺序地移动栅极起始脉冲GSP。每个与门41对移位寄存器40的输出信号和栅极输出使能信号GOE的反转信号进行与操作，以便获得输出。反相器43将栅极输出使能信号GOE反转，并将栅极输出使能信号GOE的反转信号供给到与门41。于是，当栅极输出使能信号GOE处于低逻辑电平状态中时，每个栅极驱动IC GDIC#1到GDIC#4输出栅极脉冲。
电平转换器42将与门41的输出电压的摆动宽度转换为适于驱动液晶显示面板10的像素阵列中的TFT的摆动宽度。电平转换器42的输出信号顺序地供给到栅极线G1到Gk。
移位寄存器40与像素阵列的TFT一起可直接形成在液晶显示面板10的玻璃基板上。在该情形中，电平转换器42可以不形成在液晶显示面板10的玻璃基板上，而是与时序控制器TCON、伽马电压产生电路等一起形成在控制板或源极PCB上。
图5和6是以阶段形式说明在时序控制器TCON与源极驱动IC SDIC#1到SDIC#8之间的信号传输过程的流程图。
如图5和6中所示，如果给液晶显示器供电，在步骤S1和S2中，时序控制器TCON通过每个数据总线对DATA&CLK给每个源极驱动IC SDIC#1到SDIC#8供给Phase 1信号。Phase 1信号包括前导信号和供给到第一源极驱动IC SDIC#1的锁定信号，该前导信号以低频率时钟的形式产生，并以点对点的方式供给到源极驱动IC SDIC#1到SDIC#8，。
在步骤S3到S5中，第一源极驱动IC SDIC#1的时钟分离和数据采样单元21将前导信号恢复为PLL基准时钟，且当锁定PLL基准时钟的相位和从PLL输出的内部时钟脉冲的相位时，给第二源极驱动IC SDIC#2传输高逻辑电平的锁定信号。随后，当顺序地稳定地锁定从第二到第八源极驱动ICSDIC#2到SDIC#8的时钟分离和数据采样单元21输出的内部时钟脉冲时，在步骤S6和S7中，第八源极驱动IC SDIC#8给时序控制器TCON反馈输入高逻辑电平的锁定信号。
如果时序控制器TCON从第八源极驱动IC SDIC#8接收高逻辑电平的锁定信号，则时序控制器TCON就判定稳定锁定了从所有源极驱动IC SDIC#1到SDIC#8的每一个的时钟分离和数据采样单元21输出的内部时钟脉冲的相位和频率。因而，在步骤S8和S9中，时序控制器TCON通过数据总线对，以点对点的方式给源极驱动IC SDIC#1到SDIC#8供给Phase 2信号。Phase 2信号包括由以规则分离的间隔***的时钟比特组成的RGB数据比特流。
图7是说明每个源极驱动IC SDIC#1到SDIC#8的时钟分离和数据采样单元21的方块图。
如图7中所示，时钟分离和数据采样单元21包括片上终端(ODT)61、模拟延迟复制电路(analog delay replica)(ADR)62、时钟分离器63、PLL 64、PLL锁定检测器65、可调模拟延迟器66、解串器67、数字滤波器68、相位检测器69、锁定检测器70、I2C控制器71、电源接通复位电路(POR)72和与门73。
ODT 61包括嵌在ODT 61内部的终端电阻器，以便通过移除混合在通过数据总线对DATA&CLK接收的包括前导信号、RGB数据和时钟的比特流中的噪声来提高信号完整性。此外，ODT 61包括嵌在ODT61内部的接收缓冲器和均衡器，以便放大输入差分信号，并将放大的差分信号转换为数字数据。ADR 62将从ODT 61接收的RGB数据和时钟延迟了可调模拟延迟器66的延迟值，以便使时钟路径的延迟值等于数据路径的延迟值。
时钟分离器63从由ODT 61恢复的RGB数据包分离出时钟比特，以便将时钟比特恢复为PLL 64的基准时钟。由ODT 61恢复的RGB数据包包括时钟比特和RGB数字数据，时钟比特包括时钟比特、虚拟时钟比特、内部数据使能比特等。PLL 64产生用于采样RGB数字视频数据的时钟。如果RGB数据包包括10比特RGB数据，且在10比特RGB数据之间分配4比特时钟，则PLL 64在每1个RGB数据包都产生34个内部时钟脉冲。PLL锁定检测器65按照预定的数据速率检查从PLL 64输出的每个内部时钟脉冲的相位和频率，以便检测是否锁定了内部时钟脉冲。
可调模拟延迟器66是用于补偿在从ODT 61接收的RGB数据与经由相位检测器69和数字滤波器68的反馈输入恢复时钟之间的微小相位差的电路，从而在时钟的中心采样数据。解串器67包括嵌在解串器67内部的多个触发器，以便根据从PLL 64串行输出的内部时钟脉冲采样串行输入的RGB数字视频数据比特，并将采样的数据转换为并行数据。
数字滤波器68和相位检测器69接收采样的RGB数字视频数据并确定可调模拟延迟器66的延迟值。锁定检测器70比较由解串器67恢复的RGB并行数据与PLL锁定检测器65的输出PLL_LOCK，以便检查RGB并行数据的数据使能时钟的误差量。如果该误差量等于或者大于预定值，则物理接口(PHY)电路通过解锁从PLL 64输出的内部时钟脉冲整个再操作一次。当从PLL 64输出的内部时钟脉冲未锁定时，锁定检测器70产生低逻辑电平的输出。另一方面，当从PLL 64输出的内部时钟脉冲锁定时，锁定检测器70产生高逻辑电平的输出。与门73对从时序控制器TCON接收的锁定信号“Lock In”或由前一级中的源极驱动IC SDIC#1到SDIC#7传输的锁定信号“Lock In”与锁定检测器70的输出进行与操作。然后，当锁定信号“Lock In”和锁定检测器70的输出处于高逻辑电平状态中时，与门73输出高逻辑电平的锁定信号“Lock Out”。高逻辑电平的锁定信号“Lock Out”传输到下一级中的源极驱动IC SDIC#2到SDIC#8，最末源极驱动器SDIC#8给时序控制器TCON输入锁定信号“Lock Out”。
POR 72根据之前设置的功率序列产生用于将时钟分离和数据采样单元21初始化的复位信号RESETB，并产生大约50MHz的时钟，以便将该时钟供给到包括上述电路的数字电路。
I2C控制器71使用通过控制线对SCL/SDA作为串行数据输入的芯片识别代码CID和控制比特来控制每个上述电路块的操作。如图8中所示，将每个都具有不同逻辑电平的芯片识别代码CID分别提供给源极驱动IC SDIC#1到SDIC#8，从而能分别地控制源极驱动IC SDIC#1到SDIC#8。根据从时序控制器TCON通过控制线对SCL/SDA的串行数据总线SDA输入的芯片单独控制数据，I2C控制器71可进行PLL功率下降(power down)、ODT 61的缓冲器功率下降、ODT 61的EQ开/关操作、PLL 64的充电泵电流的控制、PLL 64的VCO量程手动选择的控制、通过I2C通讯的PLL锁定信号推进、模拟延迟控制值的调整、锁定检测器70的去能、数字滤波器68的系数变化、数字滤波器68的系数的变化函数(change function)、通过I2C的物理接口(PHY)_RESETB信号推进、用当前源极驱动IC SDIC#1到SDIC#8的复位信号替换前一源极驱动IC SDIC#1到SDIC#7的锁定信号的操作、输入图像的垂直分辨率的设定、用于分析物理接口(PHY)_RESETB信号的产生原因的关于数据使能时钟转变的历史的存储等。
图9是说明PLL 64的方块图。
如图9中所示，PLL 64包括相位比较器92、充电泵93、环路滤波器94、脉冲-电压转换器95、电压控制振荡器(VCO)96和数字控制器97。
相位比较器92比较从时钟分离器63接收的基准时钟REF_clk的相位与从时钟分离器复制电路(CSR)91接收的反馈边沿(feedback edge)时钟FB_clk的相位。相位比较器92将与基准时钟REF_clk与反馈边沿时钟FB_clk之间的相位差相对应的脉冲宽度作为比较的结果。当基准时钟REF_clk的相位早于反馈边沿时钟FB_clk的相位时，相位比较器92输出正脉冲。另一方面，当基准时钟REF_clk的相位晚于反馈边沿时钟FB_clk的相位时，相位比较器92输出负脉冲。
充电泵93根据相位比较器92的输出脉冲的宽度和极性控制电荷量，以便区别地给环路滤波器94供给电荷。环路滤波器94根据由充电泵93控制的电荷量积聚或释放电荷，并移除包括输入到脉冲-电压转换器95的时钟中的谐波成分的高频噪声。
脉冲-电压转换器95将从环路滤波器94接收的脉冲转换为VCO 96的控制电压，并根据从环路滤波器94接收的脉冲的宽度和极性控制VCO 96的控制电压的电平。当1个RGB数据包的比特流包括10比特RGB数据和4个时钟比特时，VCO 96在每1个RGB数据包产生34个边沿时钟和34个中心时钟。此外，VCO 96根据来自脉冲-电压转换器95的控制电压以及根据来自数字控制器97的控制数据，控制时钟的相位延迟量。
从VCO 96输出的第一边沿时钟EG[0]是反馈边沿时钟，并输入给时钟分离器复制电路91。反馈边沿时钟EG[0]具有与VCO 96的输出频率的1/34对应的频率。数字控制器97从时钟分离器63接收基准时钟REF_clk，从时钟分离器复制电路91接收反馈边沿时钟FB_clk，并比较基准时钟REF_clk的相位与反馈边沿时钟FB_clk的相位。此外，数字控制器97将作为比较结果而获得的相位差与来自POR 72的50MHz时钟信号clk_osc的相位进行比较。数字控制器97根据相位差的比较结果控制VCO 96的输出延迟量，以便选择VCO 96的振荡区域。
图10是说明在Phase 1中由时序控制器TCON产生的信号的波形图。
如图10中所示，在Phase 1中，时序控制器TCON产生锁定信号和低频率的前导信号。在低频率的前导信号中，具有高逻辑电平的多个比特相继排列，然后具有低逻辑电平的多个比特相继排列。当1个RGB数据包的比特流包括10比特RGB数据和4个时钟比特时，前导信号的频率对应于从时钟分离和数据采样单元21的PLL 64输出的内部时钟脉冲的频率的1/34。时钟分离和数据采样单元21的时钟分离器63与具有高逻辑电平的前导信号的比特同步将基准时钟REF_clk转换为高逻辑电平，并与具有低逻辑电平的前导信号的比特同步将基准时钟REF_clk转换为低逻辑电平。
每个源极驱动IC SDIC#1到SDIC#8的时钟分离和数据采样单元21反复进行比较根据前导信号产生的基准时钟REF_clk的相位与反馈边沿时钟FB_clk的相位并锁定输出的操作。如果所述输出稳定地锁定，则锁定信号传输到源极驱动IC SDIC#1到SDIC#8。
在液晶显示器的最初电源导通阶段中，时序控制器TCON从最末源极驱动IC SDIC#8接收锁定信号，以便确认时钟分离和数据采样单元21的输出的锁定。然后，时序控制器TCON在垂直sync信号Vsync的消隐周期期间输出Phase 2信号。如果在液晶显示器上显示视频数据期间，时钟分离和数据采样单元21的输出未被锁定，则时序控制器TCON从最末源极驱动ICSDIC#8接收锁定信号，以便确认时钟分离和数据采样单元21输出的锁定。然后，时序控制器TCON在垂直sync信号Vsync和水平sync信号Hsync的第一个消隐周期期间输出Phase 2信号。
图11到13是说明在Phase 2中由时序控制器产生的信号的波形图。
如图11到13中所示，在Phase 2中，时序控制器TCON通过数据总线对DATA&CLK给每个源极驱动IC SDIC#1到SDIC#8传输多个PLL锁定数据包和多个RGB数据包。在水平sync信号Hsync的1个循环的消隐周期期间，分配PLL锁定数据包，并且在水平sync信号Hsync的1个循环的数据使能周期过程中，分配要在液晶显示器的1条线上显示的RGB数据包。时钟分离和数据采样单元21将PLL锁定数据包的时钟恢复为基准时钟，并比较基准时钟与输出边沿时钟，以便在RGB数据包的输入之前锁定RGB数据包的输出。然后，时钟分离和数据采样单元21从RGB数据包分离出基准时钟，以便产生用于采样RGB数据的比特流的每个比特的高频率采样时钟。如果1个RGB数据包的比特流包括10比特RGB数据和4个时钟比特，则低逻辑电平的虚拟时钟DUM的比特、高逻辑电平的时钟CLK的比特、比特R1到R10、比特G1到G5、低逻辑电平的虚拟使能时钟DE DUM的比特、高逻辑电平的内部数据使能时钟DE的比特、比特G6到G10和比特B1到B10按指定次序顺序地分配给1个RGB数据包。如果产生高逻辑电平的内部数据使能时钟DE，则时钟分离和数据采样单元21会认为在内部数据使能时钟DE之后输入RGB数据包的比特流，因而依照采样时钟采样RGB数据比特。因为在Phase 1中的前导信号的产生周期中，产生低逻辑电平的内部数据使能时钟DE，所以表明在内部数据使能时钟DE之后没有RGB数据的比特流。
时钟分离和数据采样单元21的时钟分离器63产生上升沿与时钟CLK和内部数据使能时钟DE同步的基准时钟REF_clk。因为基准时钟REF_clk在内部数据使能时钟DE中再次转变，所以在Phase 2中基准时钟REF_clk的频率比Phase 1中恢复的基准时钟REF的频率大两倍。如果时钟分离和数据采样单元21的基准时钟REF_clk的频率增加，则由于可以减少PLL 64的VCO内部的级数，因此能进一步稳定PLL 64的输出。更具体地说，如果PLL64的基准时钟REF_clk在内部数据使能时钟DE中的RGB数据包的中部转变，以便将PLL 64的基准时钟REF_clk的频率增加两倍，则PLL 64的VCO内部的级数减少到1/2。如果内部数据使能时钟DE不使用基准时钟REF_clk作为转变时钟，则必须要34个VCO级。另一方面，如果内部数据使能时钟DE使用基准时钟REF_clk作为转变时钟，则必须要17个VCO级。如果PLL64中的VCO级数增加，则过程、电压、温度PVT中每个的变化效果由VCO级数内增加的宽度的乘积表示。由于这种外部变化，可以释放PLL 64的锁定。因此，本发明的实施例使用除时钟CLK外的内部数据使能时钟DE作为转变时钟，因而增加了PLL的基准时钟REF_clk的频率。因此，能提高PLL的锁定可靠性。
图14是说明时钟CLK和响应于由时钟分离和数据采样单元21恢复的时钟CLK而采样的RGB数据的输出的波形图。
根据本发明的实施例的液晶显示器及其驱动方法并不限于图11到13中所说明的RGB数据包，可以根据如图15A到15D中所说明的输入图像的比特率转换RGB数据包的长度。
图15A中所示，当R数据、G数据和B数据中的每一个都是10比特数据时，时序控制器TCON产生1个RGB数据作为比特流，该比特流包括DUM、CLK、R1到R10、G1到G5、DE DUM、DE、G6到G10以及B1到B10，时间为T个小时。在Phase 2中，每个源极驱动IC SDIC#1到SDIC#8的时钟分离和数据采样单元21从时序控制器TCON接收的1个RGB数据包产生34个边沿时钟和34个中心时钟并依照中心时钟采样RGB数据比特。然后，时钟分离和数据采样单元21将RGB数据解串行化，以便输出并行RGB数据。
如图15B中所示，当R数据、G数据和B数据中的每一个都是8比特数据时，时序控制器TCON产生1个RGB数据包作为比特流，该比特流包括DUM、CLK、R1到R8、G1到G4、DE DUM、DE、G5到G8以及B1到B8，时间为T×(28/34)小时。在Phase 2中，每个源极驱动IC SDIC#1到SDIC#8的时钟分离和数据采样单元21从时序控制器TCON接收的1个RGB数据包产生28个边沿时钟和28个中心时钟并依照中心时钟采样RGB数据比特。然后，时钟分离和数据采样单元21将RGB数据解串行化，以便输出并行RGB数据。
如图15C中所示，当R数据、G数据和B数据中的每一个都是6比特数据时，时序控制器TCON产生1个RGB数据包作为比特流，该比特流包括DUM、CLK、R1到R6、G1到G3、DE DUM、DE、G4到G6以及B1到B6，时间为T×(22/34)小时。在Phase 2中，每个源极驱动IC SDIC#1到SDIC#8的时钟分离和数据采样单元21从时序控制器TCON接收的1个RGB数据包产生22个边沿时钟和22个中心时钟并依照中心时钟采样RGB数据比特。然后，时钟分离和数据采样单元21将RGB数据解串行化，以便输出并行RGB数据。
如图15D中所示，当R数据、G数据和B数据中的每一个都是12比特数据时，时序控制器TCON产生1个RGB数据包作为比特流，该比特流包括DUM、CLK、R1到R12、G1到G6、DE DUM、DE、G7到G12以及B1到B12，时间为T×(40/34)小时。在Phase 2中，每个源极驱动IC SDIC#1到SDIC#8的时钟分离和数据采样单元21从时序控制器TCON接收的1个RGB数据包产生40个边沿时钟和40个中心时钟并依照中心时钟采样RGB数据比特。然后，时钟分离和数据采样单元21将RGB数据解串行化，以便输出并行RGB数据。
如图15A到15D中所示，在Phase 2中时序控制器TCON决定输入数据的比特率，并可以自动转换1个RGB数据包的长度。
如上所述，在根据本发明的实施例的液晶显示器及其驱动方法中，因为在每个源极驱动IC内部嵌有用于数据采样的时钟产生电路，所以可减小在时序控制器与源极驱动IC之间所需的数据传输线的数量。此外，在根据本发明的实施例的液晶显示器及其驱动方法中，在时序控制器与源极驱动IC之间连接控制线，且时序控制器通过该控制线给源极驱动IC传输芯片识别代码和控制数据。因此，能单独控制源极驱动IC，因而能单独调试。
本说明书中针对“一个实施例”、“实施例”、“示例性实施例”等的任何参考都是指结合实施例描述的特定特征、结构或特性包含在本发明的至少一个实施例中。在说明书各个地方出现这种术语不必全都是指同一个实施例。此外，当结合任意实施例描述特定特征、结构或特性时，认为是在本领域技术人员的范围内可结合其他实施例实现这种特征、结构或特性。
尽管参照多个说明性的实施例描述本发明，但应当理解，本领域技术人员能设计出多个其他修改例和实施例，这将落在本发明的原理的范围内。更具体地说，在说明书、附图和所附权利要求的范围内，在组成部件和/或主题组合构造的配置中可进行各种变化和修改。除了组成部件和/或配置中的变化和修改之外，可选择的使用对于本领域技术人员来说也将是显而易见的。

Claims (18)

1.一种液晶显示器，包括：
时序控制器；
N个源极驱动集成电路(IC)，其中N是等于或者大于2的整数；
N个数据总线对，每个所述数据总线对都以点对点的方式将所述时序控制器与所述N个源极驱动IC中的每一个连接；
锁定检查线，将所述N个源极驱动IC中的第一源极驱动IC与所述时序控制器连接，并将所述N个源极驱动IC彼此级联连接；以及
反馈锁定检查线，将所述N个源极驱动IC中的最末源极驱动IC与所述时序控制器连接，
其中所述时序控制器通过所述N个数据总线对的每一对给所述N个源极驱动IC中的每一个串行传输前导信号，在该前导信号中，具有高逻辑电平的多个比特相继排列，然后具有低逻辑电平的多个比特相继排列，所述时序控制器还通过所述锁定检查线给所述第一源极驱动IC传输锁定信号，该锁定信号表示从所述N个源极驱动IC的每一个输出的内部时钟脉冲的相位被锁定，并且所述时序控制器通过所述反馈锁定检查线从所述最末源极驱动IC接收所述锁定信号的反馈信号；
其中在所述时序控制器接收所述锁定信号的所述反馈信号之后，所述时序控制器通过所述N个数据总线对的每一对给所述N个源极驱动IC中的每一个串行传输包括RGB数据比特、时钟比特和内部数据使能时钟比特的每个RGB数据包。
2.根据权利要求1所述的液晶显示器，其中所述N个源极驱动IC中的每一个都从所述前导信号恢复基准时钟，以便输出该基准时钟和相位被锁定的内部时钟脉冲，
其中所述N个源极驱动IC中的每一个都将所述RGB数据包的所述时钟比特恢复为用于数据采样的所述基准时钟，以便采样所述RGB数据比特。
3.根据权利要求2所述的液晶显示器，其中所述N个源极驱动IC中的每一个都将采样的数据解串行化，以便输出并行数据，然后将该并行数据转换为模拟数据电压，以便给液晶显示面板的数据线供给该模拟数据电压。
4.根据权利要求3所述的液晶显示器，其中所述N个源极驱动IC中的每一个都包括相位锁定电路，该相位锁定电路根据所述基准时钟锁定所述内部时钟脉冲的相位，并输出相位被锁定的所述内部时钟脉冲。
5.根据权利要求4所述的液晶显示器，其中所述相位锁定电路比较所述基准时钟的相位与所述内部时钟脉冲的相位，以便根据所述基准时钟的相位锁定所述内部时钟脉冲的相位，并且根据所述时钟比特和所述内部数据使能时钟比特转变所述基准时钟。
6.根据权利要求5所述的液晶显示器，其中在传输所述RGB数据包之前，所述时序控制器通过所述N个数据总线对给所述N个源极驱动IC串行传输用于锁定所述内部时钟脉冲的相位的多个锁定数据包，
其中所述N个源极驱动IC中的每一个都将所述锁定数据包恢复为所述基准时钟，以便锁定所述内部时钟脉冲的相位。
7.根据权利要求6所述的液晶显示器，其中所述时序控制器在1个水平周期的消隐周期期间通过所述N个数据总线对的每一对给所述N个源极驱动IC的每一个串行传输所述多个锁定数据包的每一个之后，所述时序控制器在所述1个水平周期的数据使能周期期间通过所述N个数据总线对的每一对给所述N个源极驱动IC的每一个串行传输每个RGB数据包。
8.根据权利要求1所述的液晶显示器，进一步包括将所述时序控制器并联到所述N个源极驱动IC的控制线对。
9.根据权利要求8所述的液晶显示器，其中所述时序控制器通过所述控制线对给所述N个源极驱动IC传输从外部接收的控制信号，
其中所述控制信号包括用于识别所述N个源极驱动IC的每一个的芯片识别代码和用于控制所述N个源极驱动IC的每一个的功能的控制数据。
10.根据权利要求5所述的液晶显示器，其中所述相位锁定电路包括锁相环(PLL)和延迟锁定环(DLL)之一。
11.一种驱动液晶显示器的方法，所述液晶显示器包括时序控制器和N个源极驱动集成电路(IC)，其中N是等于或者大于2的整数，所述方法包括：
从所述时序控制器产生前导信号，在该前导信号中，具有高逻辑电平的多个比特相继排列，然后具有低逻辑电平的多个比特相继排列；
以点对点的方式，通过将所述时序控制器连接到所述N个源极驱动IC的N个数据总线对的每一对，给所述N个源极驱动IC的每一个串行传输所述前导信号；
从所述时序控制器产生锁定信号，该锁定信号表示从所述N个源极驱动IC的每一个输出的内部时钟脉冲的相位被锁定；
通过锁定检查线，给所述N个源极驱动IC的第一源极驱动IC传输所述锁定信号，其中该锁定检查线将所述第一源极驱动IC与所述时序控制器连接，并将所述N个源极驱动IC彼此级联连接；
从所述N个源极驱动IC中的最末源极驱动IC产生所述锁定信号的反馈信号；以及
通过将所述最末源极驱动IC与所述时序控制器连接的反馈锁定检查线，给所述时序控制器传输所述锁定信号的所述反馈信号，
在给所述时序控制器传输所述锁定信号的所述反馈信号之后，从所述时序控制器产生每个都包括RGB数据比特、时钟比特和内部数据使能时钟比特的RGB数据包；以及
通过N个数据总线对的每一对，给所述N个源极驱动IC的每一个串行传输每一个所述RGB数据包。
12.根据权利要求11所述的方法，进一步包括：
在所述N个源极驱动IC的每一个内，从所述前导信号恢复基准时钟，以便产生该基准时钟和相位被锁定的内部时钟脉冲；以及
在所述N个源极驱动IC的每一个内，将所述RGB数据包的所述时钟比特恢复为用于数据采样的所述基准时钟，以便采样所述RGB数据比特。
13.根据权利要求12所述的方法，进一步包括：
在所述N个源极驱动IC的每一个内，将采样的数据解串行化，以便输出并行数据；
在所述N个源极驱动IC的每一个内，将所述并行数据转换为模拟数据电压；以及
给液晶显示面板的数据线供给所述模拟数据电压。
14.根据权利要求12所述的方法，进一步包括：
通过在所述N个源极驱动IC的每一个内包含的相位锁定电路，比较所述基准时钟的相位与所述内部时钟脉冲的相位，以便根据所述基准时钟的相位锁定所述内部时钟脉冲的相位，并且根据所述时钟比特和所述内部数据使能时钟比特转变所述基准时钟。
15.根据权利要求12所述的方法，进一步包括：
在产生所述RGB数据包之前，从所述时序控制器产生用于锁定所述内部时钟脉冲的相位的多个锁定数据包；
通过所述N个数据总线对的每一对，给所述N个源极驱动IC中的每一个串行传输所述多个锁定数据包；以及
在所述N个源极驱动IC的每一个内，将所述锁定数据包恢复为所述基准时钟，以便锁定所述内部时钟脉冲的相位。
16.根据权利要求15所述的方法，其中在1个水平周期的消隐周期期间，通过所述N个数据总线对的每一对，给所述N个源极驱动IC的每一个串行传输所述多个锁定数据包的每一个，
其中通过所述N个数据总线对的每一对，给所述N个源极驱动IC的每一个串行传输每个所述RGB数据包。
17.根据权利要求11所述的方法，进一步包括：
通过将所述时序控制器并联到所述N个源极驱动IC的控制线对，给所述N个源极驱动IC传输从外部接收的控制信号，其中该控制信号包括用于识别所述N个源极驱动IC的每一个的芯片识别代码和用于控制所述N个源极驱动IC的每一个的功能的控制数据。
18.根据权利要求14所述的方法，其中所述相位锁定电路包括锁相环(PLL)和延迟锁定环(DLL)之一。
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