CN101740524A - 薄膜晶体管阵列基板的制造方法 - Google Patents

薄膜晶体管阵列基板的制造方法 Download PDF

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Abstract

本发明公开了一种薄膜晶体管阵列基板的制造方法，其包括：形成一半导体层于一基板上；形成一具有第一厚度以及一第二厚度的图案化光致抗蚀剂层于半导体层上；以图案化光致抗蚀剂层为掩模，图案化半导体层以形成一图案化半导体层；移除第二厚度的图案化光致抗蚀剂层；以第一厚度的图案化光致抗蚀剂层为掩模，进行一第一离子注入工艺于图案化半导体层上；移除第一厚度的图案化光致抗蚀剂层；形成一介电层与一栅极于该图案化半导体层上；以及以栅极作为掩模，进行一第二离子注入工艺于图案化半导体层上。

Description

薄膜晶体管阵列基板的制造方法
技术领域
本发明关于一种薄膜晶体管元件的制造方法，尤指一种关于低温多晶硅(low temperature poly-silicon，简称LTPS)薄膜晶体管阵列基板的制造方法。
背景技术
LTPS TFT-LCD(Low Temperature Poly-Si Thin Film Transistor LiquidCrystal Display)，近来为各界研发的重点，然而其工艺上较传统a-Si TFT-LCD来得复杂，使用光掩模数也较多。但其晶体管因电子移动率增大而面积减小，可使开口率增大，得到更高解析度的画质，目前以高阶的中、小尺寸产品为应用范围。
以下利用图1A～1G，来说明已知的低温多晶硅薄膜晶体管元件的制造方法。
请参阅图1A，首先在基板100上以激光退火形成一多晶硅薄膜，并以第一道光掩模将多晶硅薄膜图案化以定义出元件有源区102。元件有源区102包括有一第一晶体管区(NMOS)104以及一第二晶体管区(PMOS)106。接着如图1B，通过第二道光掩模实行离子掺杂，以形成第一晶体管区沟道108，并于元件有源区102上方形成栅极绝缘层110。接下来，如图1C，通过第三道光掩模实行离子掺杂，以形成第一晶体管(NMOS)的N+掺杂区112。接着，溅镀栅极金属层，并以第四道光掩模定义出栅极电极114，如图1D所示。形成栅极电极114之后，通过第五道光掩模实行离子掺杂，以形成第二晶体管(PMOS)的P+掺杂区116，如图1E所示。接着，如图1F，沉积二氧化硅薄膜118，并通过第六道光掩模分别于第一晶体管(NMOS)以及第二晶体管(PMOS)两区域内形成接触孔120。接着，通过第七道光掩模定义出源极/漏极122，如图2G所示。最后，以第八道光掩模定义出保护层的接触孔，并以第九道光掩模定义出像素电极(图中未绘示)。如此则完成了一已知的低温多晶硅薄膜晶体管元件。
然而，于上述已知的低温多晶硅薄膜晶体管元件制造方法中，所需要的光掩模数目繁多，不仅光掩模本身成本高，且每一道工艺之间的容易造成对位不良(alignment shift)的问题。因此，如何降低光掩模的使用数目，有效的改善对位不良的发生率，则成为本技术领域中的重要的课题。
发明内容
本发明的主要目的在于提供一种薄膜晶体管的制作方法，俾能减少光掩模的使用数量，降低生产成本，且改善光掩模间对位不良所产生的问题。
为达成上述目的，本发明提供一种薄膜晶体管的制造方法，其步骤包括：提供一基板，并于基板上形成一半导体层；形成一图案化光致抗蚀剂层于半导体层上，其中该图案化光致抗蚀剂层具有一第一厚度以及一第二厚度，且第一厚度大于第二厚度；以图案化光致抗蚀剂层为掩模，图案化半导体层以形成一图案化半导体层；移除第二厚度的图案化光致抗蚀剂层；以第一厚度的图案化光致抗蚀剂层为掩模，进行一第一离子注入工艺于图案化半导体层上；移除第一厚度的图案化光致抗蚀剂层；以及形成一介电层与一栅极层于该图案化半导体层上。
本发明的另一目的在提供一种薄膜晶体管阵列基板的制造方法，其步骤包括：提供一基板，于基板上形成一半导体层；形成一图案化光致抗蚀剂层于半导体层上上，其中该图案化光致抗蚀剂层具有一第一厚度以及一第二厚度，且第一厚度大于第二厚度；以图案化光致抗蚀剂层为掩模，图案化半导体层以形成一包括有一第一图案化半导体层及一第二图案化半导体层的图案化半导体层；移除第二厚度的图案化光致抗蚀剂层；以第一厚度的图案化光致抗蚀剂层为掩模，进行一第一离子注入工艺于图案化半导体层上，以形成第二图案化半导体层中的源极/漏极区；移除第一厚度的该图案化光致抗蚀剂层；以及形成一第一介电层与一栅极层于图案化半导体层上。
附图说明
图1A-1G为已知的低温多晶硅薄膜晶体管元件的制造流程图。
图2A-2J为本发明实施例的薄膜晶体管元件的制造流程图。
附图标记说明
100基板        102元件有源区
104第一晶体管区              106第二晶体管区
108第一晶体管区沟道          110二氧化硅薄膜
112N+掺杂区                  114栅极电极
116P+掺杂区                  118二氧化硅薄膜
120接触孔                    122源极/漏极
210第一晶体管区              211第一掺杂区
212第一栅极区                220第二晶体管区
221第二掺杂区                222第二栅极区
230像素区                    300基板
310图案化半导体层
310a半导体层                 311第一图案化半导体层
311a第二源极区/漏极区        312第二图案化半导体层
312a第一源极区/漏极区        313第三图案化半导体层
320图案化光致抗蚀剂层        320a光致抗蚀剂层
330介电层                    340栅极
360保护层                    360a接触孔
371第二源极区/漏极区导线     372第一源极区/漏极区导线
380平坦层                    380a通孔
390透明电极层                400半色调光掩模
d1第一厚度                   d2第二厚度
具体实施方式
以下，将伴随着实施例，更详细地描述本发明的技术内容。
图2A至2J绘示本实施例的薄膜晶体管的制作方法。于本实施例中，由于半导体层的图案化以及第二晶体管区的第一离子注入工艺两步骤的光致抗蚀剂层可通过一道光掩模一次曝光完成，因此可避免光掩模间对位不良的问题，大幅降低缺陷产生比例。
本实施例的图示为包含薄膜晶体管的阵列基板的制作方法示意图。
请参阅图2A，提供一基板300，基板300具有一第一晶体管区210、一第二晶体管区220与一像素区230。本实施例采用的基板300为一玻璃基板，可视实际需要，亦可使用石英基板。以下，将对本实施例的工艺步骤详细说明。
半导体层的图案化
首先，请同时参阅图2A及图2B。首先，于基板300上形成一非晶硅(amorphous silicon)层(图中未绘)，再以退火的方式，如激光退火(Laserannealing)使非晶硅层形成一半导体层310a，其中此半导体层310a例如为多晶硅层。其后，于半导体层310a上形成一光致抗蚀剂层320a，随的对光致抗蚀剂层320a利用一道半色调光掩模(half-tone mask)400进行曝光显影，以使光致抗蚀剂层320a形成具有第一厚度d1及第二厚度d2的图案化光致抗蚀剂层320(如图2B)，其中第一厚度d1大于第二厚度d2。接着，以图案化光致抗蚀剂层320为掩模，于半导体层310a上进行图案化以使其形成一包括有一第一图案化半导体层311及一第二图案化半导体层312的图案化半导体层310。也就是说，当图案化光致抗蚀剂层320形成于半导体层310a时，会裸露出局部的半导体层310a，由此可将裸露的半导体层310a去除，以形成图案化半导体层310。于本实例中，优选地亦可于像素区230上同时形成一图案化光致抗蚀剂层320，且同样以图案化光致抗蚀剂层320为掩模，形成一第三图案化半导体层313。
第一离子注入工艺(P型离子掺杂)
接下来，请参阅图2C及图2D。如图2C，本实施例的图案化光致抗蚀剂层320具有第一厚度d1及第二厚度d2，其中位于第一图案化半导体层311的图案化光致抗蚀剂层320为第一厚度d1，位于第二图案化半导体层312的图案化光致抗蚀剂层320具有第一厚度d1及第二厚度d2，且位于第三图案化半导体层313的图案化光致抗蚀剂层320为第二厚度d2。接着，请参照图2D，本实施例利用如灰化(Ash)工艺来减少图案化光致抗蚀剂层320的厚度，以去除第二厚度d2的图案化光致抗蚀剂层320，以暴露出第三图案化半导体层313以及部分第二图案化半导体层312。在此实施例中，虽以灰化(Ash)工艺为例，但不局限于此，亦可使一般相关产业中已知的薄化工艺步骤即可。
接着，请参阅图2E，以剩余的图案化光致抗蚀剂层320为掩模，进行第一离子注入工艺，其中于此工艺中注入的第一离子为P型离子。由此，于第二图案化半导体层312中可形成第一源极区/漏极区312a。
同时，于像素区230的第三图案化半导体层313亦可通过此第一离子注入工艺形成半导体电容的电极。
沟道掺杂
接着，请参照图2F，移除剩余的图案化光致抗蚀剂层320，然后亦可选择性地进行沟道掺杂的工艺于图案化半导体层310上，由此可于后续工艺中使第一晶体管区210形成沟道区，其中沟道掺杂工艺的离子掺杂浓度(P型离子掺杂浓度)小于第一离子注入工艺的第一离子掺杂浓度。由于此步骤为选择性的工艺，故可依实际操作情况选择性地进行。接着，形成一层氮化硅(SiNx)或氧化硅(SiOx)或两者的组合覆盖于第一图案化半导体层311、第二图案化半导体层312与第三图案化半导体层313上作为介电层330，如图2F。
栅极的形成
接着，请参照图2G，分别于第一晶体管区210与第二晶体管区220以及部分像素区230上形成一栅极340，由此作为第一晶体管区210的栅极与第二晶体管区220的栅极，其中像素区230上的栅极340并未绘示于图2G中。于本实施例中，栅极340的材料无特别限制，优选选自铝、钨、铬、钼及其组合的组。
第二离子注入工艺(N型离子掺杂)
随后，如图2H，以栅极340为掩模，进行第二离子注入工艺于图案化半导体层310上。由此，可于第一图案化半导体层311中形成第二源极区/漏极区311a。这里需特别提醒的是，由于第一源极区/漏极区312a为裸露的，所以特别注意控制第二离子注入工艺的第二离子掺杂浓度(N型离子掺杂)必需小于第一离子注入工艺的第一离子掺杂浓度(P型离子掺杂)，以避免第二离子注入工艺影响第一源极区/漏极区312a的导电特性。另外，在第二离子注入工艺前若有进行沟道掺杂工艺，第二离子注入工艺的第二离子掺杂浓度(N型离子掺杂)需大于沟道掺杂工艺(第一晶体管区的离子注入工艺)的掺杂浓度，以形成第二源极区/漏极区311a。
接触孔(contact hole)的形成
其次，请参阅图2I，于基板300上形成一保护层360。然后，形成接触孔360a于保护层360与介电层330上，以暴露出部分第二源极区/漏极区311a、部分第一源极区/漏极区312a以及部分第三图案化半导体层313。
源极/漏极导线的形成
接着，沉积金属于该保护层360上与通孔360a中，定义出第二源极区/漏极区导线371以及第一源极区/漏极区导线372。在本实施例中，第二源极区/漏极区导线371以及第一源极区/漏极区导线372填满通孔360a且覆盖于保护层360的部分表面。
通孔(via opening)及透明电极层(ITO)的形成
然后，如图2J所示，于保护层360上形成一平坦层380，再于平坦层380上形成通孔380a。
接着，再形成一图案化的透明电极层390，进而形成一液晶显示装置的薄膜晶体管阵列基板。
由本实施例可见，通过一道半色调光掩模，可形成具有不同厚度的图案化光致抗蚀剂层，由此可使半导体层图案化及第二晶体管的第一离子注入工艺于同一图案化光致抗蚀剂层完成，而不需要多余的光掩模，有效减少工艺的光掩模数。因此，可简化光刻蚀刻的工艺步骤以降低工艺困难度，以达到提高产能与降低制造成本的双重效果。此外，由于半导体层的图案化以及第二晶体管区的第一离子注入工艺两步骤仅使用一道光掩模一次曝光完成，更可避免光掩模间对位不良(alignment shift)的问题，大幅降低缺陷产生比例，也由此达到了降低了生产成本并大幅提升产品良率的目标。
上述实施例仅为了方便说明而举例而已，本发明所主张的权利范围自应以权利要求所述为准，而非仅限于上述实施例。

Claims (10)

1.一种薄膜晶体管阵列基板的制造方法，包括：
提供一基板，于该基板上形成一半导体层；
形成一图案化光致抗蚀剂层于该半导体层上，其中该图案化光致抗蚀剂层具有一第一厚度以及一第二厚度，且该第一厚度大于该第二厚度；
以该图案化光致抗蚀剂层为掩模，图案化该半导体层以形成一包括有一第一图案化半导体层及一第二图案化半导体层；
移除该第二厚度的该图案化光致抗蚀剂层；
以该第一厚度的该图案化光致抗蚀剂层为掩模，进行一第一离子注入工艺于该图案化半导体层上，以形成该第二图案化半导体层中的源极/漏极区；
移除该第一厚度的该图案化光致抗蚀剂层；以及
形成一第一介电层与一栅极于该图案化半导体层上。
2.如权利要求1所述的制造方法，其中移除该第二厚度的该图案化光致抗蚀剂层后，暴露出该第二图案化半导体层的部分区域。
3.如权利要求1所述的制造方法，还包括：
以该栅极作为掩模，进行一第二离子注入工艺于该图案化半导体层上，以形成该第一半导体层的源极/漏极区；其中该第二离子注入工艺的该第二离子掺杂浓度小于该第一离子注入工艺的该第一离子掺杂浓度。
4.如权利要求3所述的制造方法，于该第一离子注入工艺及该第二离子注入工艺间的步骤，该制造方法还包括：
进行一沟道掺杂工艺于该图案化半导体层上，由此形成该第二图案化半导体层的一沟道区；其中该沟道掺杂工艺的一离子掺杂浓度小于该第一离子注入工艺的该第一离子掺杂浓度。
5.如权利要求1所述的制造方法，于该图案化光致抗蚀剂层形成的步骤包括：
同时形成该图案化光致抗蚀剂层位于该基板的一像素区的该半导体层上。
6.如权利要求5所述的制造方法，其中位于该像素区的该图案化光致抗蚀剂层为该第二厚度。
7.如权利要求5所述的制造方法，其中于形成该图案化半导体层的步骤包括：
同时以该图案化光致抗蚀剂层作为掩模形成一第三图案化半导体层。
8.如权利要求7所述的制造方法，其中于该第一离子注入工艺的步骤包括：
同时进行该第一离子注入工艺于该第三图案化半导体层上，以使掺杂后的该第三图案化半导体层作为像素区的一半导体电容的电极。
9.如权利要求1所述的制造方法，其中于形成该图案化光致抗蚀剂层于该基板的步骤包括：
形成一光致抗蚀剂层于该半导体层上；以及
以半色调光掩模作为掩模，图案化该光致抗蚀剂层，以形成具有该第一厚度以及该第二厚度的该图案化光致抗蚀剂层。
10.如权利要求1所述的制造方法，其中位于该第一图案化半导体层的该图案化光致抗蚀剂层为该第一厚度，且位于该第二图案化半导体层的该图案化光致抗蚀剂层具有该第一厚度及该第二厚度。
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