CN101548375A - 半导体装置以及其制造方法 - Google Patents

半导体装置以及其制造方法 Download PDF

Info

Publication number
CN101548375A
CN101548375A CN200780045004.XA CN200780045004A CN101548375A CN 101548375 A CN101548375 A CN 101548375A CN 200780045004 A CN200780045004 A CN 200780045004A CN 101548375 A CN101548375 A CN 101548375A
Authority
CN
China
Prior art keywords
film
mentioned
semiconductor device
gas
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200780045004.XA
Other languages
English (en)
Inventor
石川拓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN101548375A publication Critical patent/CN101548375A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供半导体装置以及其制造方法。该半导体装置的特征在于，包括基板、布线层、铜扩散阻挡膜和低介电常数绝缘膜；上述布线层形成在基板上，由铜或铜合金构成；上述铜扩散阻挡膜形成在上述布线层上，由利用CVD成膜而成的无定形碳膜构成，该CVD采用了包含碳氢化合物气体在内的处理气体；上述低介电常数绝缘膜形成在上述铜扩散阻挡膜上。

Description

半导体装置以及其制造方法
技术领域
本发明涉及在基板上具有无定形碳膜的半导体装置、以及该半导体装置的制造方法。
背景技术
近年，在半导体器件的制造工序中，日益要求设计规则的微细化。随之，从高速化的观点出发，一直采用低介电常数的有机膜、即所谓的Low-k膜为层间绝缘膜，并且一直采用电阻更低的Cu代替以往的Al为布线层。
在夹设层间绝缘膜而将Cu布线层形成为多层那样的情况下，例如在形成有规定的层的半导体晶圆(以下只叫做“晶圆”)上形成例如由聚合物构成的Low-k膜作为层间绝缘膜，将抗蚀剂层等作为掩模进行通孔蚀刻，去除了抗蚀剂以及聚合物之后形成牺牲层，将抗蚀剂层作为掩模进行沟槽蚀刻，再次去除抗蚀剂以及聚合物而进行干燥灰化以及清洗，蚀刻去除牺牲层以及止挡层，形成Cu布线层以及插塞(plug)。
之后，利用CMP(Chemical Mechanical Polishing，机械化学抛光)对Cu布线层进行研磨。接下来，利用等离子处理或湿式处理去除表面的Cu氧化膜，之后，再在该Cu布线层上成膜Low-k膜作为层间绝缘膜。
在该情况下，由于Cu易于扩散，因此受到成膜Low-k膜时的升温的影响，Cu扩散到Low-k膜中。此动作对装置产生不良影响。因此，提出了一种在进行了CMP之后、利用等离子体CVD(Chemical Vapor Deposition，化学气相沉淀)在整个晶圆表面上成膜SiN、SiO2、SiC、SiCO、SiCN中的任意一个为Cu扩散防止膜、从而防止Cu扩散的这一技术(例如、参照T.Saitoetal.in proceeding of IITC，2001 PP15-17)。
但是，上述材料由于介电常数较高(例如在SiN中相对介电常数是7左右)，因此即使采用相对介电常数为2～3左右的Low-k膜为层间绝缘膜，该防止Cu扩散的效果也会被减弱。
发明内容
本发明是鉴于上述情况而做成的，目的在于提供能够防止Cu的扩散、且能够抑制层间的介电常数变高的那样的半导体装置以及其制造方法。
另外，本发明的目的还在于提供一种存储有用于执行上述方法的程序的存储介质。
在本发明的第1技术方案中，提供一种半导体装置，其特征在于，包括：基板、布线层、铜扩散阻挡膜和低介电常数绝缘膜；上述布线层形成在基板上，由铜或铜合金构成；上述铜扩散阻挡膜形成在上述布线层上，由利用CVD成膜而成的无定形碳膜构成，该CVD采用了包含碳氢化合物气体在内的处理气体；上述低介电常数绝缘膜形成在上述铜扩散阻挡膜上。
采用该特征，利用CVD在由铜或铜合金构成的布线层上成膜无定形碳膜为铜扩散阻挡膜，该CVD采用了包含碳氢化合物气体在内的处理气体，在该铜扩散阻挡膜上成膜低介电常数绝缘膜。这样成膜而成的无定形碳膜作为防止铜自布线层向低介电常数绝缘膜扩散的阻挡构件发挥功能，且相对介电常数为2.6、比以往的阻挡膜材料即SiC等更低，因此可以抑制布线层间的介电常数变高。另外，上述无定形碳膜相比以往的SiC膜等还可以提高与布线层的贴紧性。
在本发明的第2技术方案中，提供一种半导体装置，其特征在于，包括：基板、布线层、金属膜、铜扩散阻挡膜和低介电常数绝缘膜；上述布线层形成在基板上，由铜或铜合金构成；上述金属膜形成在上述布线层上；上述铜扩散阻挡膜形成在上述金属膜上，由采用包含碳氢化合物气体在内的处理气体成膜而成的无定形碳膜构成；上述低介电常数绝缘膜形成在上述铜扩散阻挡膜上。
在布线层上成膜了无定形碳膜之后，在以400℃以上的温度处理晶圆的情况下，布线层与无定形碳膜发生催化反应而使无定形碳膜变薄。关于这点，根据上述特征，由于在布线层与无定形碳膜之间成膜有金属膜，因此可以抑制无定形碳膜变薄。
在本发明的第2观点中，上述金属膜的厚度可以是1～5nm另外，例如上述金属膜与基底的布线层合金化。另外，例如上述金属膜含有Co、Ni、W、Al、In、Sn、Mn、Zn、Zr中的至少一种。
在本发明的第3技术方案中，提供一种半导体装置，其特征在于，包括：基板、布线层、硅化物膜、铜扩散阻挡膜和低介电常数绝缘膜；上述布线层形成在基板上，由铜或铜合金构成；上述硅化物膜形成在上述布线层上；上述铜扩散阻挡膜形成在上述硅化物膜上，由采用包含碳氢化合物气体在内的处理气体成膜而成的无定形碳膜构成；上述低介电常数绝缘膜形成在上述铜扩散阻挡膜上。
采用该特征，即、即使形成硅化物膜来代替金属膜，也可以抑制无定形碳膜变薄。另外，硅化物相比金属膜具有膜形成的选择性高、可以对布线层选择性地成膜这一优点。另外，可以采用在低温的环境中向布线层供给含Si气体的这一简单方法来成膜硅化物膜。因此，还具有可以保持真空状态不变地在原位上形成硅化物膜和无定形碳膜的这一优点。
在本发明的第3技术方案中，通过向上述布线层供给含Si气体而使上述布线层中的铜与Si进行反应，从而可以形成上述硅化物膜。另外，优选上述硅化物膜的厚度在100nm以下。
在上述第1～第3技术方案中，上述铜扩散阻挡膜的厚度可以在5nm以下。另外，例如上述铜扩散阻挡膜是由如下成膜的无定形碳膜构成的，该无定形碳膜通过采用包含乙炔气体和氢气在内的处理气体成膜而成。或者，例如上述铜扩散阻挡膜是由如下成膜的无定形碳膜构成的，该无定形碳膜通过采用包含化学式表示成C4H6的气体在内的处理气体成膜而成。在该情况下，例如化学式表示成C4H6的上述气体是2-丁炔、或丁二烯中的至少一种。
在本发明的第4技术方案中，提供一种半导体装置的制造方法，其特征在于，包括下述工序：在基板上形成由铜或铜合金构成的布线层；在上述布线层上利用CVD成膜无定形碳膜为铜扩散阻挡膜，该CVD采用了包含碳氢化合物气体在内的处理气体；在上述铜扩散阻挡膜上成膜低介电常数绝缘膜。
采用该特征，利用CVD在由铜或铜合金构成的布线层上成膜无定形碳膜为铜扩散阻挡膜，该CVD采用了包含碳氢化合物气体在内的处理气体，在该铜扩散阻挡膜上成膜低介电常数绝缘膜。这样成膜而成的无定形碳膜作为防止铜自布线层向低介电常数绝缘膜扩散的阻挡构件发挥功能，且相对介电常数为2.6、比以往的阻挡膜材料即SiC等更低，因此可以抑制布线层间的介电常数变高。另外，上述无定形碳膜相比以往的SiC膜等、还可以提高与布线层的贴紧性。
另外，在本发明的第5技术方案中，提供一种半导体装置的制造方法，其特征在于，包括下述工序：在基板上形成由铜或铜合金构成的布线层；在上述布线层上形成金属膜；在上述金属膜上利用CVD成膜无定形碳膜为铜扩散阻挡膜，该CVD采用了包含碳氢化合物气体在内的处理气体；在上述铜扩散阻挡膜上成膜低介电常数绝缘膜。
采用该特征，由于在布线层与无定形碳膜之间成膜有金属膜，因此可以抑制无定形碳膜变薄。
在本发明的第5技术方案中，可以将上述金属膜的厚度成膜为1～5nm。另外，例如上述金属膜与基底的布线层合金化。另外，例如上述金属膜含有Co、Ni、W、Al、In、Sn、Mn、Zn、Zr中的至少一种。另外，上述金属膜可以利用电镀处理或CVD处理而形成。在利用电镀处理形成上述金属膜的情况下，例如上述金属膜含有W、Co、Ni中的至少一种。在利用CVD处理形成上述金属膜的情况下，例如上述金属膜含有W、Al中的至少一种。
另外，在本发明的第6技术方案中，提供一种半导体装置的制造方法，其特征在于，包括下述工序：在基板上形成由铜或铜合金构成的布线层；在上述布线层上供给含硅气体而使上述布线层中的铜与硅进行反应，从而形成硅化物膜；在上述硅化物膜上利用CVD成膜无定形碳膜为铜扩散阻挡膜，该CVD采用了包含碳氢化合物气体在内的处理气体；在上述铜扩散阻挡膜上成膜低介电常数绝缘膜。
采用该特征，即、即使形成硅化物膜来代替金属膜，也可以抑制无定形碳膜变薄。另外，硅化物相比金属膜具有膜形成的选择性高、可以对布线层选择性地成膜这一优点。另外，可以采用在低温的环境中向布线层供给含Si气体的这一简单方法来成膜硅化物膜。因此，还具有可以保持真空状态不变地在原位上形成硅化物膜和无定形碳膜的这一优点。
在本发明的第6技术方案中，优选将上述硅化物膜的厚度成膜在100nm以下。另外，优选上述含硅气体是从由SiH4气体、Si2H6气体、Si(CH3)4气体、SiH(CH3)3气体、SiH2(CH3)2气体、SiH3(CH3)气体、(SiH3)3N气体构成的组中选择出的气体。另外，优选分别利用真空处理来进行用于形成上述硅化物膜的工序和用于成膜上述无定形碳膜的工序，并且两工序之间也保持真空状态。在该情况下，可以在同一个腔内进行用于形成上述硅化物膜的工序和用于成膜上述无定形碳膜的工序。
在上述第4～第6技术方案中，优选还包括去除上述布线层表面的氧化膜的工序。
采用该特征，即、通过在形成布线层之后去除该布线层表面的自然氧化膜而使该表面洁净化，可以使半导体装置的特性更好。
在本发明的第7技术方案中，提供一种半导体装置的制造方法，其特征在于，包括下述工序：在基板上形成由铜或铜合金构成的布线层；去除上述布线层表面的氧化膜；在上述布线层上供给含硅气体而使上述布线层中的铜与硅进行反应，从而形成硅化物膜；在上述硅化物膜上利用CVD成膜无定形碳膜为铜扩散阻挡膜，该CVD采用了包含碳氢化合物气体在内的处理气体；上述工序均通过真空处理来进行，且上述工序之间也保持真空状态。
采用该特征，可以不受氧、以及水分的影响地非常有效地制造半导体装置。
在本发明的第7技术方案中，可以在同一个腔内进行用于去除上述布线层表面的氧化膜的工序、用于形成上述硅化物膜的工序和用于成膜上述无定形碳膜的工序。
在上述第4～第7技术方案中，可以使铜扩散阻挡膜的厚度在5nm以下地成膜上述无定形碳膜。另外，上述处理气体例如包含乙炔气体和氢气。或者上述处理气体例如包含化学式表示为C4H6的气体。在该情况下，化学式表示为C4H6的上述气体例如是2-丁炔、或丁二烯中的至少一种。
在本发明的第8技术方案中，提供一种存储介质，其存储有在计算机上进行动作而控制半导体装置的制造***的程序，其特征在于，在执行上述程序时，使计算机控制上述半导体装置的制造***以进行技术方案13～32中任意一项所述的半导体装置的制造方法。
附图说明
图1的A～图1的F是用于说明本发明的第1实施方式的半导体装置的制造方法的工序图。
图2是表示本发明的第1实施方式的半导体装置的制造方法所用的半导体装置制造***的概略结构的图。
图3是表示图2的半导体装置制造***所用的无定形碳膜的成膜装置的一例的剖视图。
图4是表示用于进行在Cu布线层上直接成膜无定形碳膜时所发生的无定形碳膜变薄所涉及的实验的实验用晶圆的构造的剖视图。
图5是表示在对图4的实验用晶圆进行退火处理前的深度方向的SIMS轮廓的图。
图6是表示在对图4的实验用晶圆以350℃的温度进行了退火处理后的SIMS轮廓的图。
图7是表示在对图4的实验用晶圆以400℃的温度进行了退火处理后的SIMS轮廓的图。
图8的A～图8的G是用于说明本发明的第2实施方式的半导体装置的制造方法的工序图。
图9是表示本发明的第2实施方式的半导体装置的制造方法所用的半导体装置制造***的概略结构的图。
图10的A～图10的G是用于说明本发明的第3实施方式的半导体装置的制造方法的工序图。
图11是表示本发明的第3实施方式的半导体装置的制造方法所用的半导体装置制造***的概略结构的图。
图12是表示本发明的第3实施方式的半导体装置的制造方法所用的半导体装置制造***的另一例的概略结构的图。
图13的A～图13的C是表示去除自然氧化膜、形成硅化物膜、成膜无定形膜的较佳的例子的工序图。
图14是表示可以在同一个腔内去除自然氧化膜、形成硅化物膜、成膜无定形碳膜的装置的概略图。
具体实施方式
下面，参照添加的附图说明本发明的实施方式。
图1的A～图1的F是用于说明本发明的第1实施方式的半导体装置的制造方法的工序图。
在本实施方式中，首先，如图1的A所示，在下层布线1上成膜例如由聚合物构成的低介电常数绝缘膜(Low-k膜)2为层间绝缘膜。此时的成膜既可以通过旋转涂敷进行，也可以通过CVD(Chemical Vapor Deposition，化学气相沉淀)进行。
接下来，如图1的B所示，将抗蚀剂层(未图示)等作为掩模进行通孔蚀刻。然后，在去除了抗蚀剂以及聚合物之后，形成牺牲层(未图示)。接下来，将抗蚀剂层作为掩模进行沟槽蚀刻。然后，再次去除抗蚀剂以及聚合物，进行干燥灰化以及清洗，进一步蚀刻去除牺牲层以及止挡层(未图示)。从而，形成导通孔3、槽4。
之后，如图1的C所示，在导通孔3以及槽4的内侧成膜阻挡金属膜5。
接下来，如图1的D所示，通过电镀Cu等来填埋导通孔3以及槽4，形成Cu布线层6。利用CMP对所形成的Cu布线层6进行研磨。在此，从提高所获得的半导体装置的特性的这一观点出发，优选去除Cu布线层6表面的自然氧化膜。去除自然氧化膜可以通过等离子处理、或采用了稀氢氟酸的湿式清洗处理来进行，但特别优选采用H2气体等还原气体来进行。除了H2气体之外、可以采用NH3(氨)等为还原气体。
接下来，如图1的E所示，利用采用了包含碳氢化合物气体在内的处理气体的CVD来成膜无定形碳膜7。关于成膜该无定形碳膜，详见后述。
之后，如图1的F所示，利用旋转涂敷或CVD在无定形碳膜7上成膜Low-k膜8。然后，按照通常的方法(工序)实施下一工序。由此，获得期望的半导体装置。
上述那样构造的半导体装置中的无定形碳膜7作为自Cu布线层6向Low-k膜8的Cu的扩散阻挡构件而发挥功能，该无定形碳膜7是利用采用了包含碳氢化合物气体在内的处理气体的CVD进行成膜而成的。
在以往的构造中，采用SiN、SiC、SiCN等为Cu扩散阻挡构件。但是，上述材料的介电常数较高(例如SiN是7左右、SiC是3.6左右、SiCN是3.0左右)。因而，即使采用介电常数为2～3左右的Low-k膜为层间绝缘膜，也存在阻挡效果被减弱的这一问题。
对此，利用采用了包含碳氢化合物气体在内的处理气体的CVD而成膜得到的无定形碳膜7具有充分的阻挡功能，并且介电常数是2.6左右，要明显低于以往的阻挡膜材料即SiC等。从该点考虑，起到抑制布线层间的介电常数增高的这一效果。
另外，利用采用了包含碳氢化合物气体在内的处理气体的CVD而成膜得到的无定形碳膜7是致密的整体(bulk)膜，因此相比以往的多孔的SiC膜等，还可以提高与布线层的贴紧性。
接下来，说明用于实现第1实施方式的方法的***的例子。图2是表示本发明的第1实施方式的半导体装置的制造方法所用的半导体装置制造***的概略结构的图。
该半导体装置制造***具有处理部100，该处理部100包括无定形碳膜成膜装置101、Cu膜成膜装置102和Low-k膜成膜装置103。而且，该半导体装置制造***具有主控制部110，该主控制部110包括过程控制器111、用户接口112和存储部113。另外，作为在处理部100的各装置间搬运晶圆W的方法，采用由操作员进行的搬运方法、以及由未图示的搬运装置进行的搬运方法等。
处理部100的各装置形成为与具有CPU的过程控制器111相连接而被该过程控制器111控制的结构。由键盘、显示器等构成的用户接口112与过程控制器111相连接。例如键盘是工序管理者为了管理处理部100的各装置而进行指令的输入操作等用的。例如显示器是使处理部100的各装置的运转状况可视化地显示用的。另外，存储部113与过程控制器111相连接。在存储部113中收容有制程程序(recipe)，该制程程序记录有用于通过过程控制器111的控制而实现处理部100所执行的各种处理的控制程序、处理条件数据等。
根据需要、基于来自用户接口112的指示等自存储部113调出任意的制程程序，利用过程控制器111执行。由此，在过程控制器11的控制下在处理部100中进行期望的各种处理。另外，上述制程程序也可以存储在存储部113中的存储介质中。存储介质可以是硬盘、半导体存储器，也可以在收容于CD-ROM、DVD等可搬性存储介质中的状态下安置在存储部113的规定位置上。另外，也可以随时自外部的装置经由例如专用电线传递作为对象的制程程序而在线利用。
另外，既可以利用主控制部110进行所有控制，也可以利用主控制部110进行整体性的控制，在每个装置或每个规定装置群上设置下级的控制部而利用该控制部进行下级的控制。
另外，无定形碳膜成膜装置101如后面详细说明的那样，是利用采用了包含碳氢化合物气体在内的处理气体的CVD法在晶圆W上形成无定形碳膜的装置。
另外，Cu膜成膜装置102是用于在布线槽等中埋入Cu的装置，例如是电镀装置。或者也可以是利用PVD(Physical VaporDeposition，物理汽相沉淀)埋入布线槽的装置。在该情况下，可以采用Cu合金为布线材料。
另外，Low-k膜成膜装置103是用于在成膜了作为铜扩散阻挡膜的无定形碳膜之后成膜Low-k膜的装置。可以采用SOD装置或CVD装置为Low-k膜成膜装置103，该SOD装置采用SOD(Spin On Dielectric)的方法利用旋转涂敷成膜Low-k膜。
接下来，详细说明在本实施方式中起到重要作用的无定形碳膜成膜装置101。图3是表示半导体装置制造***所用的无定形碳膜的成膜装置的一例的剖视图。该无定形碳膜成膜装置101具有大致圆筒状的腔21。
在腔21的内部配置有基座(susceptor)22，该基座22用于水平支承作为被处理体的晶圆W，被设在基座的中央下部的圆筒状的支承构件23支承。在基座22的外缘部设有用于引导晶圆W的导向环24。另外，在基座22中埋入有加热器25。通过自加热器电源26向该加热器25供电，将作为被处理基板的晶圆W加热到规定温度。另外，在基座22中埋设有热电偶27。基于热电偶27的检测信号，对自加热器电源26向加热器25的输出进行控制。在基座22的表面附近埋设有电极28，该电极28是接地的。而且，在基座22中可相对于基座22的表面突出没入地设有用于支承晶圆W而进行升降的3根晶圆支承销(未图示)。
在腔21的顶壁21a上隔着绝缘构件29设有喷头30。该喷头30形成为内部具有气体扩散空间39的圆筒状。而且，该喷头30在上表面具有导入处理气体的气体导入口31，在下表面具有许多气体排出口32。供给用于形成无定形碳膜的处理气体的气体供给机构34借助气体配管33与喷头30的气体导入口31相连接。
另外，高频电源36借助匹配器35与喷头30相连接。由此，自高频电源36向喷头供给高频电力。这样通过自高频电源36供给高频电力，可以将借助喷头30供给到腔21内的气体等离子化。
排气管37与腔21的底壁21b相连接。包括真空泵的排气装置38与该排气管37相连接。通过使该排气装置38动作，可以对腔21内进行减压直到规定的真空度。另外，在腔21的侧壁上设有用于搬入搬出晶圆W的搬入搬出口40、和开闭该搬入搬出口40的闸阀41。
无定形碳膜成膜装置101的各构成部、例如加热器电源26、气体供给机构34、高频电源36和排气装置38等与装置控制器42相连接。装置控制器42与上述过程控制器111相连接。利用该结构，基于过程控制器111的指令，装置控制器42对无定形碳膜成膜装置101的各构成部进行控制。
接下来，说明采用了上述那样构成的无定形碳膜成膜装置101的无定形碳膜的成膜动作。
将具有图1的D所示的构造的晶圆W搬入腔21内，载置在基座22上。然后，自气体供给机构34经由气体配管33以及喷头30流动有例如Ar气为等离子体生成气体。与此同时，利用排气装置38对腔21内进行排气，将腔21内保持成规定的减压状态。另外，利用加热器25将基座22加热到100～200℃的规定温度。然后，由高频电源36对喷头30施加高频电力，在喷头30与电极28之间产生高频电场，从而将等离子体生成气体等离子化。
在该状态下，将包含用于成膜无定形碳膜的碳氢化合物气体在内的处理气体自气体供给机构34经由气体配管33以及喷头30导入腔21内。
由此，该处理气体被形成在腔21内的等离子体激励，在晶圆W上被加热而分解。从而，如图1的E所示，成膜有规定厚度的较薄的无定形碳膜7。在该情况下，优选无定形碳膜7的膜厚在5nm以下，特别优选为1～5nm。
作为含有碳氢化合物气体的处理气体，具体而言，可以采用混合乙炔和氢气而成的气体。或者除此之外，可以采用化学式表示为C4H6的气体。在该情况下，作为具体的化合物，可以采用2-丁炔、或丁二烯。另外，处理气体中也可以包括Ar气等惰性气体。
另外，优选成膜无定形碳膜时的腔内的压力在2.7Pa(20mTorr)以下。
另外，优选成膜无定形碳膜时的晶圆温度(成膜温度)在200℃以下，更优选为100～200℃。
根据必要的反应性，可以适当设定对喷头30施加的高频电力的频率以及功率。通过施加上述高频电力，在腔21内形成高频电场，从而可以将处理气体等离子化。由此，可以实现利用等离子体CVD成膜无定形碳膜。由于被等离子化了的气体的反应性高，因此可以进一步降低成膜温度。另外，作为等离子体源，并不限定于上述那样的高频电力的电容耦合型的等离子体源，也可以是电感耦合型的等离子体源，还可以是借助波导管以及天线将微波导入腔21内而形成等离子体这一类型的等离子体源。另外，等离子体生成并不是必须的，在反应性充分的情况下，也可以利用热CVD进行成膜。
上述那样成膜的无定形碳膜是由碳和氢构成的CHx膜(0.8<x<1.2)，与现有的Low-k层间绝缘膜以及Cu等金属的贴紧性较高。另外，以往所用的SiN、SiC、SiCN膜等可以通过增加膜中所含有的多个孔的比例而降低介电常数，但在该情况下，相对于Cu扩散的阻挡性下降。针对该问题，在本实施方式中成膜的无定形碳膜在膜中不含有多个孔、而是致密的整体膜，因此介电常数较低且阻挡性高，即使膜厚在5nm以下也能够发挥阻挡功能。
接下来，说明本发明的第2实施方式。
在半导体装置的制造工序中，以防止各层(膜)发生变质、尺寸发生改变等为目的、或出于工序上的要求，多在形成了膜之后进行退火处理等加热处理。
但是，判明如下：在Cu布线层的表面上直接成膜无定形碳膜的情况下，若在规定温度以上进行退火处理等加热处理，会使无定形碳膜变薄。
说明用于确认上述问题而进行的实验。
图4表示无定形碳膜的加热试验所用的实验用晶圆的构造。如图4所示，在基底上采用Si基板51，在该Si基板上依次成膜P-SiN膜52、Cu膜53、无定形碳膜54，从而制作出实验用晶圆TW。利用SIMS(2次离子质量分析)对在进行退火处理之前、以350℃进行了退火处理之后、以400℃进行了退火处理之后的该实验用晶圆TW进行了测量。图5表示进行退火处理之前的测量结果，图6表示以350℃进行了退火处理之后的测量结果，图7表示以400℃进行了退火处理之后的测量结果。
比较图5和图6，比较以350℃进行了退火处理之后的结果和进行退火处理之前的结果，Cu以及碳的厚度方向的轮廓几乎没变。从该点考虑，可以认为在350℃的退火处理下、Cu膜53以及无定形碳膜54的膜厚几乎没变。
与此相对，比较图5和图7，比较以400℃进行了退火处理之后的结果和进行退火处理之前的结果，Cu的厚度方向的轮廓虽然没变，但是碳的厚度方向的轮廓发生了变化。具体而言，相当于无定形碳膜的部分的2次离子强度明显减少。从该点考虑，可以认为无定形碳膜54的厚度变薄了。即、可以确认在以400度进行退火处理的情况下，虽然可以利用无定形碳膜防止Cu的扩散，但是无定形碳膜变薄。
在本发明的第2实施方式中，考虑了防止上述膜变薄的方法。
图8的A～图8的G是用于说明本发明的第2实施方式的半导体装置的制造方法的工序图。在本实施方式中，如图8的A～图8的G所示，在与图1的A～图1的D完全相同地形成了Cu布线层6之后，如图8的E所示，在Cu布线层6的表面上选择性地成膜金属膜9。之后，与第1实施方式的情况同样地成膜无定形碳膜7(图8的F)，还成膜Low-k膜8，从而形成图8的G所示的构造。
在像本实施方式那样地在Cu布线层6与无定形碳膜7之间夹设有金属膜9时，即使在进行400℃以上的加热处理的情况下，也可以防止无定形碳膜7变薄。
金属膜9可以利用选择性电镀或选择CVD通过较薄地成膜具有选择性的金属而形成。或者也可以采用这样的方法形成金属膜9：在包含Cu布线层6的晶圆W的表面利用PVD遍及整个表面地溅射金属，之后通过热处理将该金属与Cu布线层合金化，利用湿式蚀刻等方法去除未合金化的部分。另外，优选金属膜9的厚度为1～5nm，更优选为2～5nm。
作为在形成金属膜9时所用的具有选择性的金属，可以采用Co、Ni、W、Al、In、Sn、Mn、Zn、Zr中的至少一种。在利用选择性电镀的方法成膜金属膜9的情况下，在上述金属中，可以采用Co、Ni、W。在电镀处理是化学镀的情况下，有时在上述金属中含有作为还原剂成分的B、P等。另一方面，在利用选择CVD的方法形成金属膜9的情况下，可以采用Al或W。
关于合金化，具体而言，在采用Al为金属的情况下可以例示CuAl2为合金例，在采用In为金属的情况下可以例示CuIn2为合金例，在采用Sn为金属的情况下可以例示Cu3Sn为合金例，在采用Mn为金属的情况下可以例示CuMn2为合金例，在采用Zn为金属的情况下可以例示CuZn为合金例，在采用Zr为金属的情况下可以例示CuZr2为合金例。
接下来，说明用于实现第2实施方式的方法的***的例子。图9是表示本发明的第2实施方式的半导体装置的制造方法所用的半导体装置制造***的概略结构的图。在该半导体装置制造***中，处理部100除了包括无定形碳膜成膜装置101、Cu膜成膜装置102、Low-k膜成膜装置103之外，还包括金属膜成膜装置104。图9的处理***只有这点与图2的处理***不同，其它结构均与图2的处理***相同。
金属膜成膜装置104是用于在Cu布线层上选择性地形成金属膜的装置。作为该金属膜成膜装置104，可以采用利用电镀成膜金属膜的电镀装置、或利用CVD成膜金属膜的CVD装置。在将金属膜和Cu布线层合金化的情况下，采用附加有用于成膜金属膜的PVD装置、施加用于进行合金化的热的加热处理装置、以及去除未合金化的部分的湿式蚀刻装置等去除装置而成的装置。
接下来，说明本发明的第3实施方式。
在本实施方式中，出于防止膜变薄的目的，形成硅化物膜10来代替上述第2实施方式的金属膜9。图10的A～图10的G是用于说明本发明的第3实施方式的半导体装置的制造方法的工序图。在本实施方式中，图10的A～图10的D与第2实施方式中的图8的A～图8的D完全相同，形成Cu布线层6。之后，如图10的E所示，在Cu布线层6的表面上选择性地形成有硅化物膜(Cu5Si)10。
在形成硅化物膜10时，通过向Cu布线层6的表面供给含Si气体，使Si在Cu布线层6的表面上扩散。由此，Cu与Si进行反应，从而形成由Cu5Si构成的硅化物膜。作为含Si气体，适合使用从下述气体中选出的气体：SiH4(硅烷)气体、Si2H6(二硅烷)气体、Si(CH3)4(四甲基硅烷)气体、SiH(CH3)3(三甲基硅烷)气体、SiH2(CH3)2(二甲基硅烷)气体、SiH3(CH3)(单甲基硅烷)气体、(SiH3)3N(三甲基硅烷基胺)气体。特别是，(SiH3)3N气体具有良好的反应性，因此优选。
上述的硅化物膜10的形成工序可以将基板温度设在例如150～200℃的范围内而进行。优选硅化物膜10的膜厚在100nm以下，只要能发挥期望的效果，越薄越好。更优选硅化物膜的膜厚为5～20nm，更优选为5～10nm。
上述那样的硅化物膜10相比金属膜9、相对于Cu布线层6的选择性较高。即、在Cu布线层6之外的Low-k膜2的部分上几乎没有进行成膜。因而，可以省略去除不需要的硅化物膜的这一工序(劳力和时间)。另外，如上所述，相比金属膜9的成膜工序还具有可以在更低温的150～200℃这一温度下进行处理的优点。而且，硅化物膜10与微量存在于Cu布线层6中的氧化物(CuO)中的氧进行反应从而产生氧化物，结果可以作为阻止氧自Cu布线层6向外部扩散的功能而进行有利地评价。
因而，相比采用第2实施方式的金属膜9，像本实施方式那样地在Cu布线层6上形成硅化物膜10是更加有利的。
接下来，说明用于实现第3实施方式的方法的***的例子。图11是表示本发明的第3实施方式的半导体装置的制造方法所用的半导体装置制造***的概略结构的图。该半导体装置制造***的处理部100除了包括无定形碳膜成膜装置101、Cu膜成膜装置102、Low-k膜成膜装置103之外，还包括硅化物形成装置105。图11的处理***只有该点与图2的处理***不同，其它结构均与图2的处理***相同。
硅化物形成装置105如上所述，是一边将晶圆加热到优选150～200℃左右一边向Cu布线层6的表面供给含Si气体的装置。硅烷(SiH4)气体等的含Si气体的反应性高，因此在如上所述地加热到150～200℃时，即使没有等离子体等的辅助，只通过供给气体也可以形成硅化物膜10。
硅化物形成装置105只通过上述那样地导入含Si气体就可形成硅化物。因此，除了作为独立的装置设置的方式之外，如图12所示，也可以使无定形碳膜成膜装置101具有含Si气体导入功能而构成硅化物形成-无定形碳膜成膜装置106。在该情况下，在形成硅化物膜时，将处理温度设在与成膜无定形碳膜时同样的200℃以下，只供给含Si气体即可。即、若能够预先向腔内供给SiH4气体等含Si气体、和C4H6那样的无定形碳膜成膜用气体，则可以保持真空状态不变地在原位上进行硅化物形成工序和无定形碳膜成膜工序。
在该情况下，在使用H2气体那样的还原气体进行自然氧化膜的去除处理时，如图13的A～图13的C所示，可以只通过改变气体种类来进行(A)自然氧化膜的去除处理、(B)硅化物膜10的形成、(C)无定形碳膜7的形成。另外，各工序均能够在200℃以下的温度进行。
特别是，在使硅化物形成-无定形碳膜成膜装置106具有还原气体供给功能时，可以保持真空状态不变地在原位上进行上述所有的工序，从而非常优选。
图14是具有还原气体供给功能的硅化物形成-无定形碳膜成膜装置106的图。该装置的基本构造与图3所示的无定形碳膜成膜装置相同。对相同的构造部分标注相同的附图标记，省略说明。
图14的硅化物形成-无定形碳膜成膜装置106具有气体供给机构60，该气体供给机构60包括供给上述还原气体的还原气体供给源61、供给上述那样的含Si气体的含Si气体供给源62和供给用于形成上述那样的无定形碳膜的气体的成膜用气体供给源63。然后，将H2气体那样的还原气体自还原气体供给源61经由气体配管33以及喷头30供给到腔21内，从而去除存在于晶圆表面上的Cu布线层的自然氧化膜。接下来，将SiH4气体等自含Si气体供给源62经由气体配管33以及喷头30供给到腔内，从而在洁净的Cu布线层的表面上形成硅化物膜。之后，将包含用于成膜无定形碳膜的碳氢化合物气体在内的处理气体自成膜用气体供给源63经由气体配管33以及喷头30导入到腔21内，从而在硅化物膜上成膜无定形碳膜。
通过采用上述装置，能够在同一个腔内进行去除自然氧化膜、形成硅化物膜、成膜无定形碳膜这样的各工序。
不过，即使在希望保持真空状态不变地(不会破坏真空)在原位上进行处理的情况下，也未必一定要在一个腔内进行各处理，也可以采用具有用于分别进行各处理的多个处理腔的多腔型装置。
在硅化物形成-无定形碳膜成膜装置106没有用于供给还原气体的功能的情况下，在利用适当的自然氧化膜去除装置去除了Cu布线层6上的自然氧化膜之后，利用硅化物形成-无定形碳膜成膜装置106可以连续地进行无定形碳膜形成工序和无定形碳膜的成膜工序。
另外，本发明并不限定于上述各实施方式，可以进行各种变形。例如，在上述的各实施方式中，在形成金属薄膜时，采用选择性电镀、CVD法，但只要形成金属薄膜，不限定于上述方法、也可以采用其它方法。另外，作为被处理基板例示了半导体晶圆，但本发明并不限定于此，也适用于液晶显示装置(LCD)所代表的平板显示器(FPD)用玻璃基板等其它基板。

Claims (33)

1.一种半导体装置，其特征在于，
该半导体装置包括：
基板；
布线层，其形成在基板上，由铜或铜合金构成；
铜扩散阻挡膜，其形成在上述布线层上，由利用CVD成膜而成的无定形碳膜构成，该CVD采用了包含碳氢化合物气体在内的处理气体；
低介电常数绝缘膜，其形成在上述铜扩散阻挡膜上。
2.一种半导体装置，其特征在于，
该半导体装置包括：
基板；
布线层，其形成在基板上，由铜或铜合金构成；
金属膜，其形成在上述布线层上；
铜扩散阻挡膜，其形成在上述金属膜上，由采用包含碳氢化合物气体在内的处理气体成膜而成的无定形碳膜构成；
低介电常数绝缘膜，其形成在上述铜扩散阻挡膜上。
3.根据权利要求2所述的半导体装置，其特征在于，
上述金属膜的厚度为1～5nm。
4.根据权利要求2或3所述的半导体装置，其特征在于，
上述金属膜与基底的布线层合金化。
5.根据权利要求2～4中任意一项所述的半导体装置，其特征在于，
上述金属膜含有Co、Ni、W、Al、In、Sn、Mn、Zn、Zr中的至少一种。
6.一种半导体装置，其特征在于，
该半导体装置包括：
基板；
布线层，其形成在基板上，由铜或铜合金构成；
硅化物膜，其形成在上述布线层上；
铜扩散阻挡膜，其形成在上述硅化物膜上，由采用包含碳氢化合物气体在内的处理气体成膜而成的无定形碳膜构成；
低介电常数绝缘膜，其形成在上述铜扩散阻挡膜上。
7.根据权利要求6所述的半导体装置，其特征在于，
通过向上述布线层供给含Si气体，使上述布线层中的铜与Si进行反应，从而形成上述硅化物膜。
8.根据权利要求6或7所述的半导体装置，其特征在于，
上述硅化物膜的厚度在100nm以下。
9.根据权利要求1～8中任意一项所述的半导体装置，其特征在于，
上述铜扩散阻挡膜的厚度在5nm以下。
10.根据权利要求1～9中任意一项所述的半导体装置，其特征在于，
上述铜扩散阻挡膜由采用包含乙炔气体和氢气在内的处理气体成膜而成的无定形碳膜构成。
11.根据权利要求1～9中任意一项所述的半导体装置，其特征在于，
上述铜扩散阻挡膜由采用包含化学式表示为C4H6的气体在内的处理气体成膜而成的无定形碳膜构成。
12.根据权利要求11所述的半导体装置，其特征在于，
化学式表示为C4H6的上述气体是2-丁炔、或丁二烯中的至少一种。
13.一种半导体装置的制造方法，其特征在于，
该方法包括下述工序：
在基板上形成由铜或铜合金构成的布线层；
在上述布线层上利用CVD成膜无定形碳膜为铜扩散阻挡膜，该CVD采用了包含碳氢化合物气体在内的处理气体；
在上述铜扩散阻挡膜上成膜低介电常数绝缘膜。
14.一种半导体装置的制造方法，其特征在于，
该方法包括下述工序：
在基板上形成由铜或铜合金构成的布线层；
在上述布线层上形成金属膜；
在上述金属膜上利用CVD成膜无定形碳膜为铜扩散阻挡膜，该CVD采用了包含碳氢化合物气体在内的处理气体；
在上述铜扩散阻挡膜上成膜低介电常数绝缘膜。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，
将上述金属膜的厚度成膜为1～5nm。
16.根据权利要求14或15所述的半导体装置的制造方法，其特征在于，
上述金属膜与基底的布线层合金化。
17.根据权利要求14～16中任意一项所述的半导体装置的制造方法，其特征在于，
上述金属膜含有Co、Ni、W、Al、In、Sn、Mn、Zn、Zr中的至少一种。
18.根据权利要求14～16中任意一项所述的半导体装置的制造方法，其特征在于，
利用电镀处理或CVD处理形成上述金属膜。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，
上述金属膜通过电镀处理而形成，并且包含W、Co、Ni中的至少一种。
20.根据权利要求18所述的半导体装置的制造方法，其特征在于，
上述金属膜通过CVD处理而形成，并且包含W、Al中的至少一种。
21.一种半导体装置的制造方法，其特征在于，
该方法包括下述工序：
在基板上形成由铜或铜合金构成的布线层；
在上述布线层上供给含硅气体而使上述布线层中的铜与硅进行反应，从而形成硅化物膜；
在上述硅化物膜上利用CVD成膜无定形碳膜为铜扩散阻挡膜，该CVD采用了包含碳氢化合物气体在内的处理气体；
在上述铜扩散阻挡膜上成膜低介电常数绝缘膜。
22.根据权利要求21所述的半导体装置的制造方法，其特征在于，
将上述硅化物膜的厚度成膜在100nm以下。
23.根据权利要求21或22所述的半导体装置的制造方法，其特征在于，
上述含硅气体是从由SiH4气体、Si2H6气体、Si(CH3)4气体、SiH(CH3)3气体、SiH2(CH3)2气体、SiH3(CH3)气体、(SiH3)3N气体构成的组中选择出的气体。
24.根据权利要求21～23中任意一项所述的半导体装置的制造方法，其特征在于，
分别通过真空处理来进行用于形成上述硅化物膜的工序、和用于成膜上述无定形碳膜的工序；
并且两工序之间也保持真空状态。
25.根据权利要求24所述的半导体装置的制造方法，其特征在于，
在同一个腔内进行用于形成上述硅化物膜的工序、和用于成膜上述无定形碳膜的工序。
26.根据权利要求13～25中任意一项所述的半导体装置的制造方法，其特征在于，
该方法还包括去除上述布线层表面的氧化膜的工序。
27.一种半导体装置的制造方法，其特征在于，
该方法包括下述工序：
在基板上形成由铜或铜合金构成的布线层；
去除上述布线层表面的氧化膜；
在上述布线层上供给含硅气体而使上述布线层中的铜与硅进行反应，从而形成硅化物膜；
在上述硅化物膜上利用CVD成膜无定形碳膜为铜扩散阻挡膜，该CVD采用了包含碳氢化合物气体在内的处理气体；
上述工序均通过真空处理来进行，且上述工序之间也保持真空状态。
28.根据权利要求27所述的半导体装置的制造方法，其特征在于，
在同一个腔内进行用于去除上述布线层表面的氧化膜的工序、用于形成上述硅化物膜的工序、和用于成膜上述无定形碳膜的工序。
29.根据权利要求13～28中任意一项所述的半导体装置的制造方法，其特征在于，
使铜扩散阻挡膜的厚度在5nm以下地成膜上述无定形碳膜。
30.根据权利要求13～29中任意一项所述的半导体装置的制造方法，其特征在于，
上述处理气体包括乙炔气体和氢气。
31.根据权利要求13～29中任意一项所述的半导体装置的制造方法，其特征在于，
上述处理气体包括化学式表示成C4H6的气体。
32.根据权利要求31所述的半导体装置的制造方法，其特征在于，
化学式表示成C4H6的上述气体是2-丁炔、或丁二烯中的至少一种。
33.一种存储介质，其存储有用于在计算机上进行动作而控制半导体装置的制造***的程序，其特征在于，
在执行上述程序时，使计算机控制上述半导体装置的制造***以进行权利要求13～32中任意一项所述的半导体装置的制造方法。
CN200780045004.XA 2006-12-28 2007-12-26 半导体装置以及其制造方法 Pending CN101548375A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP355132/2006 2006-12-28
JP2006355132 2006-12-28
JP130142/2007 2007-05-16

Publications (1)

Publication Number Publication Date
CN101548375A true CN101548375A (zh) 2009-09-30

Family

ID=39725821

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200780045004.XA Pending CN101548375A (zh) 2006-12-28 2007-12-26 半导体装置以及其制造方法

Country Status (1)

Country Link
CN (1) CN101548375A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102891080A (zh) * 2011-07-18 2013-01-23 中芯国际集成电路制造(上海)有限公司 介质层的形成方法
WO2013123679A1 (zh) * 2012-02-24 2013-08-29 中国科学院微电子研究所 扩散阻挡层、金属互连结构及其制造方法
CN106662259A (zh) * 2014-07-09 2017-05-10 Nok株式会社 橡胶叠层密封用阀
CN108352370A (zh) * 2016-09-06 2018-07-31 古德***有限公司 用于高功率元件的散热板
CN108511389A (zh) * 2017-02-28 2018-09-07 东京毅力科创株式会社 半导体制造方法和等离子体处理装置
CN112913001A (zh) * 2018-10-04 2021-06-04 Rnr实验室公司 半导体设备制造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102891080A (zh) * 2011-07-18 2013-01-23 中芯国际集成电路制造(上海)有限公司 介质层的形成方法
WO2013123679A1 (zh) * 2012-02-24 2013-08-29 中国科学院微电子研究所 扩散阻挡层、金属互连结构及其制造方法
CN103296006A (zh) * 2012-02-24 2013-09-11 中国科学院微电子研究所 扩散阻挡层、金属互连结构及其制造方法
CN106662259A (zh) * 2014-07-09 2017-05-10 Nok株式会社 橡胶叠层密封用阀
CN108352370A (zh) * 2016-09-06 2018-07-31 古德***有限公司 用于高功率元件的散热板
CN108511389A (zh) * 2017-02-28 2018-09-07 东京毅力科创株式会社 半导体制造方法和等离子体处理装置
CN108511389B (zh) * 2017-02-28 2022-07-12 东京毅力科创株式会社 半导体制造方法和等离子体处理装置
CN112913001A (zh) * 2018-10-04 2021-06-04 Rnr实验室公司 半导体设备制造方法

Similar Documents

Publication Publication Date Title
JP5154140B2 (ja) 半導体装置およびその製造方法
JP7483839B2 (ja) エアギャップの形成方法
TWI831756B (zh) 形成金屬薄膜的方法及儀器
US9418889B2 (en) Selective formation of dielectric barriers for metal interconnects in semiconductor devices
TWI533402B (zh) 渠溝之充填方法及半導體積體電路裝置之製造方法
US8383519B2 (en) Etching method and recording medium
KR101130086B1 (ko) 어모퍼스 카본막의 처리 방법, 그것을 이용한 반도체 장치의 제조 방법 및 그와 관련된 컴퓨터 판독 가능한 기억 매체
US10418236B2 (en) Composite dielectric interface layers for interconnect structures
CN101548375A (zh) 半导体装置以及其制造方法
US6472333B2 (en) Silicon carbide cap layers for low dielectric constant silicon oxide layers
KR20080016485A (ko) 반도체 장치의 제조 방법
TWI392023B (zh) Treatment of amorphous carbon film
KR20200123482A (ko) 챔퍼리스 (chamferless) 비아 통합 스킴 (scheme)
KR101356332B1 (ko) 낮은 저항 및 강한 미소-접착 특성을 가진 텅스텐 박막의 증착 방법
KR20210111355A (ko) 고급 반도체 애플리케이션들을 위한 저 응력 막들
US20230038744A1 (en) Chemical vapor deposition for uniform tungsten growth
KR100670670B1 (ko) 랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법
TW202225442A (zh) 間隙填充的非晶碳
CN103377989B (zh) 大马士革结构的制作方法
KR20030052487A (ko) 반도체 소자의 금속 배선 형성 방법
KR20050002099A (ko) 반도체 소자 및 그 제조 방법
KR20010003424A (ko) 반도체 소자의 금속배선 형성 방법
KR20040018862A (ko) 반도체 장치의 금속 실리사이드막 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20090930