KR20200123482A - 챔퍼리스 (chamferless) 비아 통합 스킴 (scheme) - Google Patents

챔퍼리스 (chamferless) 비아 통합 스킴 (scheme) Download PDF

Info

Publication number
KR20200123482A
KR20200123482A KR1020207029725A KR20207029725A KR20200123482A KR 20200123482 A KR20200123482 A KR 20200123482A KR 1020207029725 A KR1020207029725 A KR 1020207029725A KR 20207029725 A KR20207029725 A KR 20207029725A KR 20200123482 A KR20200123482 A KR 20200123482A
Authority
KR
South Korea
Prior art keywords
dielectric material
sealant layer
removable sealant
tin
patterned
Prior art date
Application number
KR1020207029725A
Other languages
English (en)
Inventor
시바난다 케이. 카나카사바파티
후이-정 우
리처드 와이즈
아르판 마호로왈라
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20200123482A publication Critical patent/KR20200123482A/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/407—Oxides of zinc, germanium, cadmium, indium, tin, thallium or bismuth
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • C23C16/45542—Plasma being used non-continuously during the ALD reactions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45553—Atomic layer deposition [ALD] characterized by the use of precursors specially adapted for ALD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67023—Apparatus for fluid treatment for general liquid treatment, e.g. etching followed by cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Electromagnetism (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

챔퍼리스 (chamferless) 비아들을 형성하기 위한 통합 스킴에서 반도체 기판들을 프로세싱하기 위한 방법들 및 장치들이 본 명세서에 제공된다. 방법들은 유전체 재료를 손상시키지 않고 유전체 재료에 대해 선택적인 제거를 위한 특성들을 갖는 컨포멀한 제거 가능한 실란트 층을 증착함으로써 유전체의 에칭을 분기하는 (bifurcating) 단계를 포함한다. 일부 방법들은 애싱 가능한 (ashable) 컨포멀한 실란트 층을 형성하는 단계를 포함한다. 방법들은 또한 4족 금속을 포함하는 하드 마스크들을 형성하는 단계 및 동일한 에칭 화학물질들을 사용하는 일 동작에서 컨포멀한 제거 가능한 실란트 층들 및 하드 마스크들을 제거하는 단계를 포함한다.

Description

챔퍼리스 (chamferless) 비아 통합 스킴 (scheme)
참조로 인용
신청서는 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원서가 동시에 출원된 신청서에서 식별된 바와 같이 우선권 또는 이의 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
반도체 디바이스 제조는 집적 회로들에 대한 다양한 구조체들을 형성하기 위한 패터닝 스킴 (scheme) 들을 수반한다. 디바이스들이 축소됨에 따라, 신뢰할 수 있는 구조체들을 형성하기 위한 문제들이 발생한다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시하는 목적들을 위한 것이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
반도체 기판들을 프로세싱하기 위한 방법들 및 장치들이 본 명세서에 제공된다.
컨포멀한 (conformal) 제거 가능한 실란트 층으로 사용된 4족 금속 함유 옥사이드 또는 4족 금속 함유 나이트라이드 또는 4족 금속 함유 설파이드 또는 이들의 조합들의 임의의 하나 이상의 층들의 임의의 적합한 조합은 하드 마스크로서 임의의 4족 금속 함유 옥사이드 또는 4족 금속 함유 나이트라이드 또는 4족 금속 함유 설파이드 또는 이들의 조합들 중 임의의 하나 이상의 층들과 조합하여 사용될 수도 있다.
일 예는 초-저-k (ultra-low k; ULK) 유전체 재료의 트렌치 레벨과 비아 레벨 사이에 주석 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK의 에칭을 분기하는 (bifurcated) 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이에 주석 나이트라이드 컨포멀한 제어 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 (unaerobic) 조건들에서 증착된 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 아래의 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 4족 금속 함유 옥사이드 또는 패터닝된 4족 금속 함유 나이트라이드 또는 패터닝된 4족 금속 함유 설파이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 4족 금속 함유 옥사이드 또는 패터닝된 4족 금속 나이트라이드 또는 패터닝된 4족 금속 함유 설파이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 4족 금속 함유 옥사이드 또는 패터닝된 4족 금속 함유 나이트라이드 또는 패터닝된 4족 금속 함유 설파이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 4족 금속 함유 옥사이드 또는 패터닝된 4족 금속 함유 나이트라이드 또는 패터닝된 4족 금속 함유 설파이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 4족 금속 함유 옥사이드 또는 패터닝된 4족 금속 함유 나이트라이드 또는 패터닝된 4족 금속 함유 설파이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 함유 옥사이드 또는 패터닝된 주석 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 함유 옥사이드 또는 패터닝된 주석 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 함유 옥사이드 또는 패터닝된 주석 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 함유 옥사이드 또는 패터닝된 주석 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 함유 옥사이드 또는 패터닝된 주석 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 함유 옥사이드 또는 패터닝된 납 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 함유 옥사이드 또는 패터닝된 납 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 함유 옥사이드 또는 패터닝된 납 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 함유 옥사이드 또는 패터닝된 납 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 함유 옥사이드 또는 패터닝된 납 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 혐기성 조건들에서 증착된 주석 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 4족 금속 함유 옥사이드 또는 패터닝된 4족 금속 함유 나이트라이드 또는 패터닝된 4족 금속 함유 설파이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 4족 금속 함유 옥사이드 또는 패터닝된 4족 금속 함유 나이트라이드 또는 패터닝된 4족 금속 함유 설파이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 4족 금속 함유 옥사이드 또는 패터닝된 4족 금속 함유 나이트라이드 또는 패터닝된 4족 금속 함유 설파이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 4족 금속 함유 옥사이드 또는 패터닝된 4족 금속 함유 나이트라이드 또는 패터닝된 4족 금속 함유 설파이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 4족 금속 함유 옥사이드 또는 패터닝된 4족 금속 함유 나이트라이드 또는 패터닝된 4족 금속 함유 설파이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 함유 옥사이드 또는 패터닝된 주석 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 함유 옥사이드 또는 패터닝된 주석 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 함유 옥사이드 또는 패터닝된 주석 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 함유 옥사이드 또는 패터닝된 주석 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 함유 옥사이드 또는 패터닝된 주석 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 주석 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 함유 옥사이드 또는 패터닝된 납 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 함유 옥사이드 또는 패터닝된 납 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 함유 옥사이드 또는 패터닝된 납 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 함유 옥사이드 또는 패터닝된 납 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 함유 옥사이드 또는 패터닝된 납 함유 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 옥사이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 옥사이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 주석 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 주석 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
일 예는 ULK 유전체 재료의 트렌치 레벨과 비아 레벨 사이의 납 나이트라이드 아래에 납 옥사이드를 포함하는 컨포멀한 제거 가능한 실란트 층의 증착에 의해 ULK 유전체 재료의 에칭을 분기하는 패터닝된 납 나이트라이드 하드 마스크를 갖는 기판의 통합 스킴을 포함한다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1a는 재료의 층들을 갖는 일 예시적인 기판의 개략적 예시이다.
도 1b는 비아 에칭 후 재료의 층들을 갖는 일 예시적인 기판의 개략적 예시이다.
도 2, 도 3, 및 도 4는 특정한 개시된 실시예들에 따라 수행된 동작들의 프로세스 흐름도들이다.
도 5a 내지 도 5g는 특정한 개시된 실시예들에 따라 수행된 프로세싱의 다양한 단계들에서 예시적인 기판들의 개략적 예시들이다.
도 6a 내지 도 6g는 특정한 개시된 실시예들에 따라 수행된 프로세싱의 다양한 단계들에서 예시적인 기판들의 개략적 예시들이다.
도 7은 개시된 실시예들을 수행하기 위한 일 예시적인 프로세스 스테이션의 개략도이다.
도 8은 개시된 실시예들을 수행하기 위한 일 예시적인 프로세스 툴의 개략도이다.
이하의 기술 (description) 에서, 제시된 실시예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 개시된 실시예들은 이들 구체적 상세들의 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시예들이 구체적 실시예들과 함께 기술될 것이지만, 이는 개시된 실시예들을 제한하도록 의도되지 않았다는 것이 이해될 것이다.
반도체 디바이스 제조는 목표된 구조체들을 달성하기 위한 패터닝 스킴들 (patterning schemes) 을 수반한다. 예를 들어, 집적 회로들을 구성하기 위한 CMOS (Complementary Metal-Oxide-Semiconductor) 제조에서, 일 기법은 20 nm 내지 22 nm 노드들 (nodes) 에서 자기-정렬된 (self-aligned) 비아들을 형성하기 위해 트렌치 제 1 금속 하드마스크 패터닝을 포함한다. 일부 프로세스들은 비아-트렌치 (via-to-trench) 하단 접합부에서 챔퍼 (chamfer) 의 형성을 유발할 수 있다. 이 챔퍼는 신뢰성 및 체인 수율의 치수 스케일링에 영향을 미칠 수 있다. 예를 들어, 에칭으로부터 형성된 챔퍼는 2 개의 인접한 비아들 사이의 최소 절연체를 감소시킬 수 있으며, 이는 디바이스로 하여금 보다 단락될 가능성이 높게 할 수 있고, 이에 따라 누설, 신뢰성 저하를 발생시키고, 비아 체인 수율 억제를 유발한다.
본 명세서에서 제공된 것들은 0에서 최소 챔퍼를 갖는, 실질적으로 챔퍼리스 (chamferless) 비아들을 형성하기 위해 반도체 기판들을 프로세싱하는 방법들이다. 실시예들은 증착된 재료가 초-저-k 유전체 재료를 손상시키지 않고 제거될 수 있도록 비아 구조체 및 트렌치 구조체의 형성 동안 초-저-k 유전체 재료 위에 제거 가능한 재료를 증착하기 위한 다양한 통합 스킴들을 포함한다. 예들은 비아들을 형성하기 전 트렌치를 형성하기 위해 초-저-k 유전체 재료를 부분적으로 에칭한 후 라이너 (liner) 층의 형성을 포함한다.
예를 들어, 일 통합 스킴은 트렌치 레벨 및 아래에 놓인 비아 레벨이 될 것을 갖는 초-저 k (“ULK”) 유전체 재료, 주위로부터 ULK를 보호하기 위해 ULK에 인접하고 ULK의 상단 상에 있는 라이너 층 (예컨대 TEOS (tetraethyl orthosilicate) 에 의해 증착된 층), 및 라이너 층의 상단 상에 (티타늄 나이트라이드와 같은) 금속 하드 마스크를 갖는 스택으로 시작될 수도 있다. ULK 유전체 재료는 2.5보다 낮은 k-값을 갖는 유전체 재료로 규정된다. 금속 하드 마스크는 패턴을 형성하기 위해 에칭될 수도 있다. 일 예시적인 스택이 도 1a의 측단면도에 제공되고, 금속 라인들 (106) 을 갖는 유전체 재료 (102), 제 1 라이너 층 (104), ULK 층 (108), 제 2 라이너 층 (110) (예컨대 TEOS), 및 패터닝된 금속 하드 마스크 (112) 를 도시한다. 후속하여, 스핀-온 (spin-on) 탄소가 기판 위에 형성될 수도 있고, 이후 비아를 형성하기 위해 마스크를 형성하도록 패터닝된다. 부분적인 비아를 형성하기 위해 스핀-온 탄소 마스크를 사용하여 ULK 내에 비아가 에칭되고, 스핀-온 탄소 마스크는 비아가 부분적으로 에칭된 후 제거된다. 스핀-온 탄소 마스크의 제거에 이어서, 트렌치가 에칭된다. 트렌치가 에칭된 후의 기판의 일 예시적인 단면도가 도 1b에 제공되고, 이는 에칭된 하드 마스크 (112'), 에칭된 라이너 층 (110'), 에칭된 ULK (108'), 및 개방된 라이너 층 (104') 을 도시한다. 에칭 동작들은 코너 (114) 에 도시된 바와 같이, 비아-트렌치 계면으로 하여금 부식 및/또는 침하되게 (sag) 할 수도 있고, 기울어진 측벽들 (116) 을 발생시킨다. 비아 및 트렌치의 에칭에 이어서, 금속화가 수행되고, 비아 및 트렌치를 충진한다. 디바이스들이 축소되고 금속 라인들이 점점 서로 보다 가깝게 형성됨에 따라, 코너 (114) 에 형성된 챔퍼는 금속 라인 (106b) 과 비아 (118) 의 금속 사이의 거리가 동일한 레벨의 금속 라인들 (106b 및 106a) 사이의 거리보다 작을 수도 있기 때문에, 신뢰성 문제들을 유발할 수 있다. 디바이스 허용 오차는 후자의 거리가 최소 거리라고 가정할 수도 있고, 그렇지 않으면 신뢰성 문제들을 유발한다.
본 명세서에 제공된 것들은 수직 측벽들을 갖는 비아들을 형성하기 위한 방법들이다. 일부 실시예들에서, 방법들은 패터닝 스킴에서 비아들 및 트렌치들을 형성하기 위해 분기된 (bifurcated) 접근법 동안 희생 층을 형성하는 단계를 수반한다. 다양한 실시예들에서, 희생 층이 ULK 유전체 재료 위에 증착된 후, 패터닝된 마스크가 희생 층 상에 형성될 수도 있다. 패터닝된 마스크는 이후 ULK 유전체 재료를 에칭하기 위해 사용된다. 희생 층은 이후 ULK 유전체 재료의 에칭 동안 아래에 놓인 ULK 유전체 재료 아래의 손상을 방지하도록 보호 실란트로 작용할 수 있다. 예를 들어, 패터닝된 마스크가 ULK 유전체 재료 상에 직접 형성되고 희생 층이 사용되지 않으면, ULK 유전체 재료의 에칭 프로세스는 ULK 유전체 재료의 코너들을 부식시킬 수도 있고, 챔퍼들을 발생시킨다. 희생 층은 패턴의 프로파일을 유지하기 위해 ULK 유전체 재료의 코너들을 보호한다. 일부 실시예들에서, 희생 층은 마스크 재료가 아래에 놓인 ULK 유전체 재료로 침투하는 (percolating) 것을 방지하기 위한 보호 실란트로 역할한다. 일부 실시예들에서, 희생 층은 마스크 재료의 제거 동안 희생 층의 제거를 허용하는 특성들을 갖는다. 일부 실시예들에서, 단일 제거 동작이 마스크 재료 및 희생 층 모두를 제거하도록 수행될 수도 있다. 개시된 실시예들은 또한 ULK 유전체 재료의 제 1 양을 에칭하기 전 하드 마스크로서 희생 층 재료의 사용을 포함한다. 이는 통합 스킴에서 에칭된 피처들의 종횡비들을 유지하는 것을 용이하게 할 수도 있다. 일부 실시예들에서, 하드 마스크 및 희생 층은 동일한 재료이고, ULK 유전체 재료를 에칭한 후의 동작에서 모두의 에칭을 허용한다.
일부 실시예들에서, 희생 층 및 마스크는 단일 동작에서 수행될 수 있는, 단일 화학물질을 사용하여 제거될 수 있다. 일부 실시예들에서, 희생 층 및 마스크는 2 개의 개별적인 동작들에서 수행된 2 개의 상이한 화학물질들을 사용하여 제거될 수 있다. 일부 실시예들에서, 희생 층이 ULK 유전체 재료를 보호할 수 있기 때문에, 기판은 마스크 재료를 제거하기 위해 ULK 유전체에 손상을 줄 수 있는 보다 독한 (harsh) 화학물질에 노출될 수 있고, ULK 유전체 층을 손상시키지 않고 ULK 유전체 층에 대해 희생 층을 선택적으로 에칭하는 보다 약한 에칭 동작이 이어진다. 일부 실시예들에서, 방법들은 또한 프로세싱 단계들의 수를 감소시키기 위해 희생 층과 동일한 제거 가능성 특성들을 갖는 금속 하드마스크를 사용함으로써 비아들을 형성하는 단계를 포함한다. 예시적인 희생 층 재료들은 원소 주기율표의 4 족 금속을 갖는 금속 옥사이드들 및 원소 주기율표의 4 족 금속을 갖는 금속 나이트라이드들을 포함한다. 예를 들어, 희생 층 재료는 주석 옥사이드 (예컨대 주석 옥사이드 또는 주석(II) 옥사이드 (SnO), 및 산화주석 (stannic oxdie) 또는 주석(IV) 옥사이드 (SnO2)), 주석 나이트라이드 (예컨대 주석 나이트라이드 또는 주석(II) 나이트라이드 (Sn3N2), 및 주석 나이트라이드 또는 주석(IV) 나이트라이드 (Sn3N4)), 납 옥사이드 (예컨대 납(II) 옥사이드 (PbO) 및 납(IV) 옥사이드 (Pb2O)), 또는 납 나이트라이드 (예컨대 납(II) 나이트라이드 (Pb3N2) 및 납(IV) 나이트라이드 (Pb2N)) 일 수 있다. 부가적으로, 일부 실시예들에서, 희생 층은 2 개 이상의 층들을 포함할 수도 있고, 이들 각각은 상이한 조성 또는 동일한 조성을 가질 수도 있다.
도 2는 특정한 개시된 실시예들에 따라 수행된 동작들에 대한 프로세스 흐름도를 제공한다. 동작 (202) 에서, 유전체 재료의 제 1 층 및 트렌치를 갖는 기판이 제공된다. 일부 실시예들에서, 기판은 프로세스 챔버에 제공된다. 프로세스 챔버는 기판이 위치되는 페데스탈 및 기판 홀더를 포함한다. 기판은 기판 상에 증착된 유전체, 도전성 또는 반도전성 재료와 같은 재료의 하나 이상의 층들을 갖는 웨이퍼들을 포함하는 실리콘 웨이퍼, 예를 들어, 200 nm 웨이퍼, 300 nm 웨이퍼, 또는 450 nm 웨이퍼일 수도 있다. 기판은 배리어 (barrier) 층 또는 접착 층과 같은 복수의 층들을 가질 수도 있다. 층들의 비한정적인 예들은 유전체 층들 및 도전성 층들, 예를 들어, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 금속 옥사이드들, 금속 나이트라이드들, 금속 카바이드들, 및 금속 층들을 포함한다.
기판은 유전체 재료 및 트렌치의 제 1 층을 포함한다. 다양한 실시예들에서, 유전체 재료의 제 1 층은 갭충진 증착 프로세스들, 화학적 기상 증착 (“CVD (Chemical Vapor Deposition)”), 플라즈마 향상된 CVD (“PECVD (Plasma Enhanced CVD)”), 원자 층 증착 (“ALD (Atomic Layer Deposition)”), 플라즈마 향상된 ALD (“Plasma Enhanced ALD”) 또는 임의의 다른 적합한 증착 기법에 의해 형성될 수도 있다. 유전체 재료의 제 1 층은 50 nm 내지 100 nm의 두께를 갖는다. 패터닝된 하드 마스크는 10 nm 내지 50 nm의 두께를 갖는다. 패터닝된 하드 마스크는 리소그래픽 (lithographic) 기법들에 의해 규정될 수도 있다. 일부 실시예들에서, 패터닝된 하드 마스크는 물리적 기상 증착 (“PVD (Physical Vapor Deposition)”) 을 통해 증착함으로써 형성된다.
트렌치가 피처 내의 하나 이상의 좁은 개구부들 및/또는 재차들어간 (re-entrant) 개구부들, 협착부들 (constrictions) 에 의해 특징지어질 수도 있다. 트렌치는 유전체 재료의 제 1 층에 형성되지만 유전체 재료의 제 1 층의 전체 두께를 관통하지 않을 수도 있다. 트렌치는 트렌치 개구부로부터 트렌치의 하단부로 측정된 트렌치의 깊이가 제 1 층의 두께의 적어도 약 25 ％이도록, 유전체 재료의 제 1 층에 형성될 수도 있다. 트렌치는 유전체 재료의 제 1 층의 두께의 약 50 ％ 내지 약 75 ％로 에칭에 의해 형성될 수도 있다. 트렌치는 적어도 약 1:1, 적어도 약 2:1, 적어도 약 4:1, 적어도 약 6:1, 적어도 약 10:1 이상의 종횡비를 가질 수도 있다. 트렌치는 개구부 근방의 치수, 예를 들어, 약 10 nm 내지 500 nm, 예를 들어 약 25 nm 내지 약 300 nm의 개구부 직경 또는 라인 폭을 갖는다. 트렌치는 또한 피처로 지칭될 수도 있다. 용어 “트렌치” 및 “피처”는 본 개시에서 상호 교환 가능하게 사용될 수도 있고, 기판의 임의의 홀, 비아, 또는 리세스된 (recessed) 영역을 포함하는 것으로 이해될 것이다.
동작 (206) 에서, 제거 가능한 실란트 층이 유전체 재료 위에 컨포멀하게 증착된다. 제거 가능한 실란트 층은 트렌치 토포그래피 (topography) 에 컨포멀할 (conformal) 수도 있다. 제거 가능한 실란트 층은 아래에 놓인 유전체의 손상을 최소화하기 위한 기법들을 사용하여 증착될 수도 있고, 트렌치 CD (Critical Dimension) 의 약 5 ％ 내이도록 증착될 수도 있다. 일부 실시예들에서, 제거 가능한 실란트 층은 트렌치 유전체 내로 비아 레벨들의 패터닝에 사용된 리소그래픽 재료들의 진입 (ingress) 을 방지한다. 다양한 실시예들에서, 제거 가능한 실란트 층은 제거 가능한 실란트 층 상에 내려앉는 동안 리소그래픽 재료의 오버에칭을 허용하도록 패터닝 동안 실란트 층 위의 리소그래픽 재료를 위해 표면 상의 다른 재료에 대해 약 10:1보다 큰 에칭 선택도와 같은, 충분한 에칭 선택도를 제공한다. 다양한 실시예들에서, 제거 가능한 실란트 층은 이하: 질소 및 수소 가스의 혼합물, 헬륨 및 수소 가스의 혼합물, 메탄 가스, 에틸렌 가스, 또는 유기 산들 중 임의의 하나 이상일 수도 있는, 환원 화학물질을 사용하여 제거 가능하다.
제거 가능한 실란트 층은 일부 실시예들에서 애싱 가능할 (ashable) 수도 있다. 애싱 가능은 건식 플라즈마에 의해 등방성으로 제거 가능한 것으로 규정된다. 다양한 실시예들에서, 제거 가능한 실란트 층은 ULK 유전체 재료일 수도 있는, 노출된 트렌치 표면 상에 바로 증착된다. 제거 가능한 실란트 층은 컨포멀하게 증착될 수도 있다. 막들의 컨포멀성 (conformality) 은 단차 커버리지 (step coverage) 에 의해 측정될 수도 있다. 단차 커버리지는 트렌치의 하단부, 또는 측벽, 또는 상단부 상에 증착된 막의 평균 두께를 트렌치의 하단부, 또는 측벽, 또는 상단부 상에 증착된 막의 평균 두께와 비교함으로써 계산될 수도 있다.
단차 커버리지의 일 예는 측벽 상에 증착된 막의 평균 두께를 피처의 상단부에 증착된 막의 평균 두께로 나누고 백분율을 얻기 위해 100을 곱함으로써 계산될 수도 있다. 특정한 개시된 실시예들에서 유전체 재료의 제 1 층 위에 증착된 제거 가능한 실란트 층의 단차 커버리지는 약 90 ％ 내지 약 100 ％, 또는 적어도 약 90 ％, 또는 약 95 ％ 내지 약 100 ％일 수도 있다.
제거 가능한 실란트 층은 다양한 특성들을 갖는다. 일 특성은 실란트 층이 배리어 층으로 작용할 수 있고, 이에 따라 그 아래에 놓인 구조체의 프로파일을 “동결 (freezing)” 하여 아래에 놓인 구조체가 손상되는 것을 방지한다. 다양한 실시예들에서, 제거 가능한 실란트 층은 재료들을 적용하고, 패터닝하고, 그리고 제거하는데 사용된 리소그래픽 재료들 및 시약들이 트렌치 유전체 내로의 진입을 방지하기 위한 배리어로서 역할하는 막으로 규정되는, 하이픈 연결 (hyphenation) 막이고, 트렌치 유전체를 보호한다. 제거 가능한 실란트 층이 ULK 유전체 재료 위에 스핀-온 탄소와 같은 또 다른 마스크 층 재료의 형성 전 ULK 유전체 재료 상에 바로 그리고 따라서 인접하게 증착되면, 제거 가능한 실란트 층은 스핀-온 탄소와 같은 마스크 재료로부터의 화학물질이 아래에 놓인 ULK 막 내로 침투하는 것을 방지하고, 층의 일 측면 상에 증착된 재료로부터 다른 측면으로의 확산을 방지하거나 제거하는 특성들을 갖는 “실란트”로 본질적으로 규정될 수 있다. 또 다른 특성은 이것이 제거 가능한 막이라는 것이다. 제거 가능한 실란트 층은 아래에 놓인 ULK 재료에 손상을 주지 않는 화학물질들을 사용하여 제거될 수 있도록 하는 특성들을 갖는다. 또한 위에 놓인 마스크 재료를 제거하기 위해 상이한 에칭 화학물질들의 사용을 허용하고, 이에 따라 제거 가능한 실란트 층의 제거가 스핀-온 탄소의 제거에 이어 별도의 화학물질을 사용하여 수행될 수도 있기 때문에, 스핀-온 탄소 마스크 재료의 제거 동안 아래에 놓인 ULK가 손상되는 것을 방지한다. 일부 실시예들에서, 제거 가능한 실란트 층은 희생 막으로 간주된다.
제거 가능한 실란트 층은 4족 함유 옥사이드 또는 나이트라이드 막이다. 예를 들어, 일부 실시예들에서, 제거 가능한 실란트 층은 주석 함유 옥사이드 막이다. 일부 실시예들에서, 제거 가능한 실란트 층은 주석 함유 나이트라이드 막이다. 일부 실시예들에서, 제거 가능한 실란트 층은 납 함유 옥사이드 막이다. 일부 실시예들에서, 제거 가능한 실란트 층은 납 함유 나이트라이드 막이다. 예를 들어, 제거 가능한 실란트 층은 주석 옥사이드 또는 주석(II) 옥사이드 (SnO), 산화주석 (stannic oxdie) 또는 주석(IV) 옥사이드 (SnO2), 주석 나이트라이드 또는 주석(II) 나이트라이드 (Sn3N2), 주석 나이트라이드 또는 주석(IV) 나이트라이드 (Sn3N4), 납(II) 옥사이드 (PbO), 납(IV) 옥사이드 (Pb2O), 납(II) 나이트라이드 (Pb3N2), 또는 납(IV) 나이트라이드 (Pb2N) 일 수도 있다. 일부 실시예들에서, 막이 화학량론적 막일 필요는 없다는 것이 이해될 것이다. 예를 들어, 일부 경우들에서, 막은 반-화학량론적이다 (sub-stoichiometric). 예를 들어, 주석 함유 옥사이드 막은 약 0.45 내지 약 1.05의 주석 대 산소 원자비를 포함할 수도 있는, 주석 옥사이드 또는 산화주석 (stannic oxdie) 일 수도 있다. 일부 실시예들에서, 제거 가능한 막은 SnO의 화학 구조를 갖는 주석(II) 옥사이드이다. 일부 실시예들에서, 제거 가능한 막은 SnO2의 화학 구조를 갖는 주석(IV) 옥사이드이다.
다양한 실시예들에서, 주석 나이트라이드 제거 가능한 실란트 층은 혐기성 (anaerobic) 조건들에서 증착된다. 혐기성은 산소가 없는 (oxygen-free) 것으로 규정된다. 다양한 실시예들에서, 주석 나이트라이드 또는 주석 설파이드 제거 가능한 실란트 층이 산소가 없는 분위기에서 증착된다. 다양한 실시예들에서, 주석 나이트라이드 제거 가능한 실란트 층은 산소가 없는 분위기에서 증착된다. 예를 들어, 일부 실시예들에서, 주석 나이트라이드는 PECVD에 의해 증착된다.
일부 실시예들에서, 제거 가능한 실란트 층이 ULK 유전체 층과 같이 주변에 민감한 층 상에 증착되면, 제거 가능한 실란트 층은 4 족 금속 함유 옥사이드 하부층 위에 증착된 4 족 금속 함유 옥사이드 또는 4 족 금속 함유 나이트라이드 또는 4 족 금속 함유 설파이드를 갖는 4 족 금속 함유 옥사이드 하부층을 포함할 수도 있다.
제거 가능한 실란트 층은 CVD, PECVD, ALD, PEALD, 또는 임의의 다른 적합한 증착 기법에 의해 증착될 수도 있다. 제거 가능한 실란트 층은 약 2.5 nm 내지 약 5 nm의 두께로 증착될 수도 있다. 다양한 실시예들에서, 제거 가능한 실란트 층은 약 5 nm의 두께를 갖는다. 일부 실시예들에서, 제거 가능한 실란트 층은 약 5 nm 미만의 두께로 증착된다. 제거 가능한 실란트 층은 약 50 ℃ 내지 약 400 ℃의 기판 온도로 증착될 수도 있다. 일부 실시예들에서, 기판은 프로세스 챔버에서 프로세싱된다.
일부 실시예들에서, 제거 가능한 실란트 층은 주석 옥사이드와 같은 주석 옥사이드 막이다. 주석 옥사이드 제거 가능한 실란트 층이 임의의 적합한 방법에 의해, 예컨대 CVD (PECVD를 포함함), ALD (PEALD를 포함함), 스퍼터링 (sputtering), 등에 의해 증착된다. 일부 실시예들에서 주석 제거 가능한 실란트 옥사이드 층은 약 5 내지 약 30 nm, 예컨대 약 10 내지 약 20 nm의 두께로 컨포멀하게 증착된다. 컨포멀한 주석 옥사이드 막의 적합한 증착 방법들 중 하나는 ALD이다. 열적 ALD 또는 PEALD가 사용될 수 있다. 열적 ALD 방법에서, 기판은 ALD 프로세스 챔버에 제공되고, 주석 함유 전구체 및 산소 함유 반응물질에 순차적으로 노출되고, 주석 함유 전구체 및 산소 함유 반응물질은 주석 옥사이드를 형성하기 위해 기판의 표면 상에서 반응하도록 허용된다. ALD 프로세스 챔버는 기판이 주석 함유 전구체에 노출된 후, 그리고 산소 함유 반응물질이 프로세스 챔버의 대부분에서 반응을 방지하기 위해 프로세스 챔버로 들어가기 전 불활성 가스로 퍼지될 (purged) 수도 있다. 또한, ALD 프로세스 챔버는 기판이 산소 함유 반응물질로 처리된 후 불활성 가스로 퍼지될 수도 있다. 순차적인 노출은 몇몇의 사이클들 동안 반복되고, 주석 함유 전구체 노출 및 산화제 노출을 갖는 사이클 각각, 예를 들어, 약 10 내지 100 사이클들이 목표된 두께를 갖는 주석 옥사이드 층이 증착될 때까지 수행될 수 있다. 적합한 주석 함유 전구체들의 예들은 할로겐화된 (halogenated) 주석 함유 전구체들 (예컨대 주석(II) 클로라이드 (SnCl4), 및 주석(II) 브로마이드 (SnBr4)), 및 알킬 치환된 주석 아미드들 등을 포함하는 유기주석 화합물들과 같은, 비할로겐화된 주석 함유 전구체들을 포함한다. ALD에 적합한 알킬 치환된 주석 아미드들의 특정한 예들은 테트라키스(디메틸아미노) 주석, 테트라키스(에틸메틸아미노) 주석, N2,N3-디-tert-부틸-부탄-2,3-디아미노-주석(II) 및 1,3-비스(1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스타놀리딘-2-일리딘을 포함한다. 산소 함유 반응물질들은 산소 (O2), 오존 (O3), 물 (H2O), 과산화수소 (H2O2), 및 산화질소 (NO) 을 포함하지만 이에 제한되지 않는다. 산소 함유 반응물질들의 혼합물들이 또한 사용될 수 있다. 증착 조건들은 ALD 반응물질들의 선택에 따라 가변할 것이고, 보다 반응성 전구체들은 일반적으로 보다 적은 반응성 전구체들보다 보다 낮은 온도들에서 반응할 것이다. 프로세스들은 약 20 ℃ 내지 약 500 ℃, 그리고 대기보다 낮은 압력에서 수행될 수도 있다. 온도 및 압력은 응결을 방지하기 위해 반응물질들이 프로세스 챔버 내에서 가스 형태로 남아있도록 선택될 수도 있다. 반응물질 각각은 단독으로 또는 아르곤, 헬륨, 또는 질소 (N2) 와 같은 캐리어 가스와 혼합된 가스 형태로 프로세스 챔버에 제공된다. 이들 혼합물들의 플로우 레이트들은 프로세스 챔버의 사이즈에 종속될 것이고, 일부 실시예들에서 약 10 sccm 내지 약 10,000 sccm일 것이다.
본 명세서에서 제공된 컨포멀한 주석 옥사이드 제거 가능한 실란트 층을 증착하기에 적합한 열적 ALD 프로세스 조건들의 특정한 예는, Li 등의 제목이 “Tin Oxide with Controlled Morphology and Crystallinity by Atomic Layer Deposition onto Graphene Nanosheets for Enhanced Lithium Storage” (Advanced Functional Materials, 2012, 22, 8, 1647-1654) 인 논문에 기술되고, 이는 전체가 참조로서 본 명세서에 인용된다. 프로세스는 ALD 진공 챔버에서 기판을 200 ℃ 내지 400 ℃의 온도의 SnCl4 (주석 함유 전구체) 및 탈이온수 (산소 함유 반응물질) 에 순차적으로 그리고 교대로 노출하는 것을 포함한다. ALD 사이클의 특정한 예에서, SnCl4 증기와 N2 캐리어 가스의 혼합물이 0.5 초 동안 ALD 프로세스 챔버 내로 도입되고, 이후 3 초 동안 기판에 노출된다. 다음으로 ALD 프로세스 챔버는 프로세스 챔버의 대부분으로부터 SnCl4를 제거하기 위해 10 초 동안 N2로 퍼지되고, H2O 증기와 N2 캐리어 가스의 혼합물이 1 초 동안 프로세스 챔버 내로 흐르고, 3 초 동안 기판에 노출된다. 다음으로, ALD 프로세스 챔버는 N2로 퍼지되고, 사이클이 반복된다. ALD 프로세스는 대기보다 낮은 압력 (예를 들어, 0.4 Torr) 및 200 ℃ 내지 400 ℃의 온도로 수행된다.
본 명세서에 제공된 특정한 방법들에서 주석 옥사이드 제거 가능한 실란트 층을 증착하기에 적합한 열적 ALD 프로세스 조건들의 또 다른 예는, Du 등의 제목이 “In situ Examination of Tin Oxide Atomic Layer Deposition using Quartz Crystal Microbalance and Fourier Transform Infrared Techniques” (J. Vac. Sci. Technol. A 23, 581 (2005)) 인 논문에 주어지고, 이는 전체가 참조로서 본 명세서에 인용된다. 이 프로세스에서 기판은 약 150 ℃ 내지 약 430 ℃의 온도의 ALD 프로세스 챔버에서 SnCl4 및 H2O2에 순차적으로 노출된다.
ALD에서 할로겐화된 주석 전구체들의 사용이 많은 실시예들에서 적합하지만, 일부 실시예들에서 SnCl4와 같은 할로겐화된 전구체들의 사용으로 발생할 수도 있는 부식 문제들을 방지하기 위해 비할로겐화된 유기주석 전구체가 사용될 수도 있다. 적합한 비할로겐화된 유기주석 전구체들의 예들은 테트라키스(디메틸아미노) 주석과 같은 알킬아미노주석 (알킬화된 주석 아미드) 전구체들을 포함한다. 이 전구체를 사용하는 적합한 열적 ALD 방법의 일 예는, Elam 등의 제목이 “Atomic Layer Deposition of Tin Oxide Films using Tetrakis(dimethylamino) tin” (J. Vac. Sci. Technol. A 26, 244 (2008)) 인 논문에 제공되고, 이는 전체가 참조로서 본 명세서에 인용된다. 이 방법에서 기판은 약 50 ℃ 내지 약 300 ℃의 온도의 ALD 챔버에서 테트라키스(디메틸아미노) 주석 및 H2O2에 순차적으로 노출된다. 이 전구체의 사용은 100 ℃ 이하의 저온들에서 주석 옥사이드 막들의 증착을 허용한다. 예를 들어, 주석 옥사이드 막들은 반응 레이트를 향상시키기 위해 플라즈마의 사용 없이 50 ℃에서 증착될 수 있다. 테트라키스(디메틸아미노) 주석 및 H2O2를 사용하는 주석 옥사이드의 열적 ALD의 또 다른 예는, Elam 등의 제목이 “Atomic Layer Deposition of Indium Tin Oxide Thin Films Using Nonhalogenated Precursors” (J. Phys.Chem. C 2008, 112, 1938-1945) 인 논문에 제공되고, 이는 참조로서 본 명세서에 인용된다.
반응성 유기주석 전구체를 사용하는 저온 열적 ALD 프로세스의 또 다른 예는, 제목이 “Low temperature Atomic Layer Deposition of Tin Oxide” (Chem. Mater., 2010, 42(7) 4964-4973) 인, Heo 등의 논문에 제공되고, 이는 전체가 참조로서 본 명세서에 인용된다. (본 명세서에 제공된 주석 옥사이드 막들을 증착하기에 적합할 수도 있는) 이 증착 프로세스에서, 기판은 ALD 진공 프로세스 챔버에서 N2, N3-디-tert-부틸-부탄-2,3-디아미노-주석(II) 및 50 ％ H2O2에 순차적으로 노출된다. 이들 반응물질들은 기화되고 각각 프로세스 챔버에 제공되어 N2 캐리어 가스와 혼합된다. 챔버는 반응물질로의 기판의 각각의 노출 후 N2로 퍼지된다. 증착은 약 50 ℃ 내지 약 150 ℃의 온도로 수행될 수 있다.
H2O2가 일반적으로 ALD 프로세스들에서 주석 옥사이드의 형성을 위해 산소 함유 반응물질로 작용하지만, 이는 때때로 H2O2 분해로 인해 주석 옥사이드 막 성장에 대한 불충분한 제어를 제공할 수도 있다. 일부 실시예들에서, NO와 같은 보다 안정한 산소 함유 전구체가 사용된다. 산소 함유 반응물질로서의 NO를 사용하는 적합한 프로세스 조건들의 일 예는, Heo 등의 제목이 “Atomic Layer Deposition of Tin Oxide with Nitric Oxide as an Oxidant Gas” (J. Mater. Chem., 2012, 22, 4599) 인 논문에 제공되고, 이는 참조로서 본 명세서에 인용된다. 증착은 약 130 ℃ 내지 250 ℃의 온도로 기판을 환형 Sn(II) 아미드 (1,3-비스(1,1-디메틸에틸)-4,5-디메틸-(4R, 5R)-1,3,2-디아자스타놀리딘-2-일리딘) 및 NO에 순차적으로 노출하는 것을 수반한다.
일부 실시예들에서, 주석 옥사이드 막들은 PEALD에 의해 증착된다. 열적 ALD에 대해 상기 기술된 주석 함유 전구체들 및 산소 함유 반응물질들과 동일한 유형들이 사용될 수 있다. PEALD에서, ALD 장치는 프로세스 챔버에서 플라즈마를 생성하기 위한, 그리고 플라즈마로 기판을 처리하기 위한 시스템을 구비한다. PEALD 프로세스 시퀀스에서, 기판은 PEALD 프로세스 챔버에 제공되고, 기판의 표면 상에 흡착되는 주석 함유 전구체에 노출된다. 프로세스 챔버는 프로세스 챔버로부터 기판 표면에 흡착되지 않은 전구체 분자들을 제거하기 위해 불활성 가스 (예를 들어, 아르곤 또는 헬륨) 로 퍼지되고, 기판은 프로세스 챔버 내로 도입되는 산소 함유 반응물질에 노출된다. 산소 함유 반응물질의 도입과 동시에 또는 지연 후에, 플라즈마가 프로세스 챔버 내에 형성된다. 플라즈마는 주석 옥사이드의 형성을 발생시키는 기판의 표면 상에서 산소 함유 반응물질과 주석 함유 전구체 사이의 반응을 촉진한다. 프로세스 챔버는 불활성 가스로 퍼지되고, 그리고 일부 실시예들에서, 주석 함유 전구체로의 노출, 퍼지, 산소 함유 반응물질로의 노출, 플라즈마의 생성, 및 제 2 퍼지를 포함하는 사이클이 층별 (layer-by-layer) 방식으로 목표된 두께의 주석 옥사이드 막을 형성하기 위해 목표된 바와 같이 많은 횟수들로 반복된다. 일부 실시예들에서, 일 사이클은 기판의 표면 상에 주석 옥사이드의 단층 또는 단층보다 적게 형성한다.
주석 옥사이드 막의 PEALD 형성에 적합한 프로세스 조건들의 일 예는, Seop 등의 제목이 “The Fabrication of Tin Oxide Films by Atomic Layer Deposition using Tetrakis(ethylmethylamino) tin Precursor” (Transactions on Electrical and Electronic Materials, 2009, 10, 5, 173-176) 인 논문에 제공되고, 이는 참조로서 본 명세서에 인용된다. 기판은 PEALD 프로세스 챔버 내에 제공되고, 4 초의 노출로 플라즈마의 부재 하에 테트라키스(에틸메틸아미노) 주석에 노출된다. 다음에, 주석 함유 전구체는 20 초 동안 프로세스 챔버를 통해 아르곤을 흘림으로써 프로세스 챔버로부터 퍼지된다. 이후, O2가 100 W의 무선 주파수 (Radio Frequency; RF) 전력으로 부가적인 2 초와 함께 2 초 동안 주입된다. 이는 일 PEALD 사이클을 완료하는 아르곤 퍼지로 이어진다. 이 예에서, 프로세스는 50 내지 200 ℃의 온도 범위에서 그리고 0.8 Torr의 압력에서 수행된다.
(열 및 플라즈마 향상된 모두가) ALD가 주석 옥사이드 막들을 증착하기 위한 일 방법이지만, CVD, PECVD, 및 스퍼터링과 같은 다른 주석 옥사이드 증착 방법들이 또한 사용될 수 있다는 것이 이해된다.
도 3은 특정한 개시된 실시예들에 따라 수행된 동작들에 대한 프로세스 흐름도를 도시한다. 동작 (302) 에서, 제거 가능한 실란트 층 위의 유전체 재료와 패터닝된 하드 마스크 사이에 제거 가능한 실란트 층을 갖는 기판이 제공된다. 유전체 재료는 또한 금속을 포함한다. 일 예가 이하 예들에서 도 4 및 도 5d에 대해 더 자세하게 기술되는, 도 5d에 제공된다. 일부 실시예들에서, 기판은 이전에 프로세싱되었다; 예를 들어, 일부 실시예들에서, 도 2의 동작 (206) 은 동작 (302) 에 제공된 기판을 형성하기 위해 수행될 수도 있다.
동작 (310) 에서, 컨포멀한 제거 가능한 실란트 층은 방향성으로 에칭되고, 유전체 재료가 노출된다. 제거는 수소 (H2), 메탄 (CH4), 에틸렌 (C2H4), 암모니아 (NH3), 또는 이들의 혼합물들 중 하나 이상일 수도 있는, 수소 함유 가스에 노출함으로써 사용될 수도 있다. 일부 실시예들에서, 방향성으로 에칭은 이하의 건식 에칭 조건들: (1) 염소 (Cl2) 및 붕소 트리클로라이드 (BCl3); (2) 수소 브로마이드 (HBr); (3) 메탄 (CH4); (4) 암모니아 (NH3); (5) 아르곤, 헬륨, 또는 질소로 희석된 수소 (H2); (6) 또는 개별적으로 또는 함께 전달된 이들의 조합들 중 하나 이상에 컨포멀한 제거 가능한 실란트 층을 노출함으로써 수행될 수 있다. 일부 실시예들에서, 이 동작은 컨포멀한 제거 가능한 실란트 층을 제거하기에 적합한 에칭 화학물질을 사용하는 방향성 에칭을 수반한다. 방향성 에칭은 에칭 동안 바이어스를 인가함으로써 달성될 수도 있다. 일부 실시예들에서, 바이어스는 프로세싱되는 기판을 홀딩하는 페데스탈에 인가된다. 다양한 실시예들에서, 컨포멀한 제거 가능한 실란트 층은 혐기성 분위기에서 에칭된다.
동작 (312) 에서, 유전체 재료는 기판의 표면을 노출하기 위해 마스크로서 패터닝된 하드 마스크를 사용하여 에칭된다. 다양한 실시예들에서, 유전체 재료를 에칭하는 것은 산소 가스, 또는 산소 플라즈마, 등과 같은 산소 함유 화학물질에 기판을 노출하는 것을 수반한다.
도 4는 특정한 개시된 실시예들과 함께 수행될 수도 있는 동작들의 일 예에 대한 프로세스 흐름도의 일 예를 도시한다. 동작 (402) 에서, 기판이 제공되고, 기판은 노출된 금속 및 유전체 표면들을 갖는 표면 위에 유전체 재료의 제 1 층, 및 유전체 재료의 제 1 층 위에 패터닝된 하드 마스크를 갖는다.
도 4의 동작 (402) 에 제공될 수도 있는 기판의 일 예가 도 5a에 도시된다. 도 5a는 예를 들어, TEOS 증착된 라이너 층일 수도 있는, 금속 라인들 (506a) 및 라이너 또는 배리어 (504) 를 갖는 기판 층 (502) 을 도시한다. 일부 실시예들에서, 라이너 층 (504) 은 확산 배리어 층일 수도 있다. 일부 실시예들에서, 라이너 층 (504) 은 존재하지 않는다. 라이너 층 (504) 위에 라이너 층 (510) 과 함께, 유전체 재료 (508) 의 제 1 층, 및 패터닝된 하드 마스크 (512') 가 있다. 일부 실시예들에서, 라이너 층 (510) 은 확산 배리어 층일 수도 있다. 일부 실시예들에서, 라이너 층 (510) 은 존재하지 않는다.
다양한 실시예들에서, 기판 층 (502) 은 실리콘 옥사이드 재료이다. 다양한 실시예들에서, 기판 (502) 은 ULK 실리콘 옥사이드와 같은 ULK 유전체 재료이다. 일부 실시예들에서, 기판 층 (502) 및 제 1 유전체 층 (508) 은 동일한 조성을 갖는다. 일부 실시예들에서, 기판 층 (502) 및 제 1 유전체 층 (508) 은 상이한 조성들을 갖는다. 일부 실시예들에서, 제 1 유전체 층 (508) 은 ULK 유전체 재료이다. 금속 라인들 (506a) 은 임의의 적합한 금속일 수도 있다. 예들은 구리, 텅스텐, 및 코발트를 포함하지만, 이에 제한되지 않는다. 도 5a에 도시된 예가 상이한 폭들의 금속 라인들 (506a) 을 도시하지만, 통합 스킴에 의해 제조될 구조체에 따라 라인들의 두께 및 금속 라인들 사이의 거리는 임의의 적합한 양일 수도 있다. 하드 마스크 (512') 는 일부 실시예들에서 금속 하드 마스크일 수도 있다. 일부 실시예들에서, 하드 마스크 (512') 는 금속 함유 하드 마스크이다. 일 예시적인 하드 마스크 재료는 티타늄 옥사이드이다. 일부 실시예들에서, 하드 마스크 (512') 는 주석 함유 하드 마스크 또는 납 함유 하드 마스크이고, 이의 실시예들은 도 6a 내지 도 6g에 제공된 예들에 대해 이하에 상세하게 기술된다. 단지 예시 및 예의 목적들을 위해, 도 5a 내지 도 5g는 하드 마스크 (512') 가 이하에 더 상세하게 기술될, 제거 가능한 실란트 (550) 와 상이한 재료를 갖는 예를 도시한다. 예를 들어, 도 5a 내지 도 5g에서 하드 마스크 (512') 는 티타늄 옥사이드일 수도 있다.
도 4를 다시 참조하면, 동작 (404) 에서, 유전체 재료의 제 1 층은 기판 상에 유전체 재료의 제 2, 보다 박형의 층을 남기도록 부분적으로 에칭된다. 동작 (404) 동안, 패터닝된 하드 마스크는 트렌치 구조체가 에칭되도록 마스크로 역할한다. 유전체 재료의 부분적 두께만이 에칭되고, 이에 따라 에칭 프로세스를 2 개의 개별적인 동작들로 분기하고, 동작 (404) 은 트렌치 레벨을 규정하기 위한 제 1 동작이다. 유전체 재료의 제 2 보다 박형의 층은 유전체 재료의 제 1 층을 부분적으로 에칭하기 전 유전체 재료의 제 1 층과 비교하여 보다 박형이다. 다양한 실시예들에서, 유전체 재료의 제 1 층의 두께의 적어도 50 ％, 또는 유전체 재료의 제 1 층의 두께의 약 50 ％ 내지 약 75 ％가 동작 (404) 동안 에칭된다. 다양한 실시예들에서, 제 2 보다 박형의 재료의 두께는 유전체 재료의 제 1 층의 적어도 약 25 ％이다. 다양한 실시예들에서, 동작 (404) 은 수평 하단부 표면을 갖는 트렌치를 형성하도록 수행된다.
일 예가 도 5b에 제공된다. 도 5b는 유전체의 제 1 층 (508) 이 제 2 보다 박형의 유전체 층 (508') 을 남기도록 에칭되고, 이에 따라 기판 상에 트렌치 (518) 를 형성한 기판을 도시한다.
도 4를 다시 참조하면, 동작 (406) 에서, 컨포멀한 제거 가능한 실란트 층이 트렌치 구조체 위에 증착된다. 도 5c는 기판 위에 증착된 컨포멀한 제거 가능한 실란트 층 (550) 의 일 예를 제공한다.
도 4를 다시 참조하면, 동작 (408) 에서, 제 2 패터닝된 하드 마스크가 패턴이 컨포멀한 제거 가능한 실란트 층의 노출된 영역들을 남기도록 비아들을 규정하기 위해 컨포멀한 제거 가능한 실란트 층 위에 형성될 수도 있다. 예를 들어, 일부 실시예들에서, 제 2 패터닝된 하드 마스크는 스핀-온 탄소와 같은 하드 마스크 재료를 증착하고, 리소그래픽 기법들을 사용하여 패터닝함으로써 형성된다. 증착은 일부 실시예들에서 스핀-온 기법들에 의해 수행될 수도 있다. 비아들을 생성하도록 마스크를 형성하기 위한 패터닝은 플루오로카본 가스를 포함하는 건식 에칭 화학물질에 기판을 노출함으로써 수행될 수도 있다.
일 예가, 제 2 패터닝된 하드 마스크 (524) 가 컨포멀한 제거 가능한 실란트 층 (550) 위에 패터닝되어, 비아들 (516) 에 노출된 표면들을 남기는 것을 도시하는 도 5d에 제공된다.
도 4를 다시 참조하면, 동작 (410) 에서, 컨포멀한 제거 가능한 실란트 층이 컨포멀한 제거 가능한 실란트 층 아래 유전체 재료의 아래에 놓인 제 2 보다 박형의 층을 노출하기 위해 마스크로 제 2 패터닝된 하드 마스크를 사용하여 에칭된다. 일부 실시예들에서, 이 동작은 컨포멀한 제거 가능한 실란트 층을 제거하기에 적합한 에칭 화학물질을 사용하는 방향성 에칭을 수반한다. 방향성 에칭은 에칭 동안 바이어스를 인가함으로써 달성될 수도 있다. 일부 실시예들에서, 바이어스는 프로세싱되는 기판을 홀딩하는 페데스탈에 인가된다. 다양한 실시예들에서, 컨포멀한 제거 가능한 실란트 층은 혐기성 분위기에서 에칭된다. 동작 (410) 은 동작 (310) 에 대해 상기 기술된 임의의 것들과 같은 프로세스 조건들 및 에칭 화학물질들을 사용하여 수행될 수도 있다.
일 예가, 수직 표면들 상 및 제 2 패터닝된 하드 마스크 (524) 아래에 컨포멀한 제거 가능한 실란트 층 (550') 을 남기고, 비아 (526) 의 하단부의 노출된 금속 금속 표면을 도시하는 도 5e에 제공된다.
도 4를 다시 참조하면, 동작 (412) 에서, 유전체 재료의 제 2 보다 박형의 층은 유전체 재료의 제 2 보다 박형의 층 아래에 놓인 하부 금속 표면을 노출시키기 위해 마스크로 제 2 패터닝된 하드 마스크를 사용하여 에칭된다. 다양한 실시예들에서, 유전체 재료의 제 2 보다 박형의 층을 에칭하는 것은 산소 가스, 산소 플라즈마, 등과 같은 산소 함유 화학물질에 기판을 노출하는 것을 수반한다.
일 예가, 금속 라인들 (506a) 의 표면들을 노출하기 위해 제 2 유전체 층 (508'') 을 에칭한 후 비아 (536) 가 형성되는, 도 5f에 제공된다. 라이너 층 (504) 이 에칭 정지 층으로 역할하는 제 2 유전체 층 (508'') 을 에칭하는 것에 이어서, 라이너 층 (504) 은 에칭된 라이너 층 (504') 을 형성하기 위해 에칭되고, 이에 따라 금속 라인들 (506a) 의 표면들을 노출시킨다.
도 4를 다시 참조하면, 동작 (414a) 에서, 제 2 패터닝된 하드 마스크는 제거된다. 동작 (414b) 에서, 컨포멀한 제거 가능한 실란트 층이 제거된다. 다양한 실시예들에서, 컨포멀한 제거 가능한 실란트 층은 혐기성 분위기에서 에칭된다. 층들이 금속 함유 막, 예컨대 납 옥사이드 위의 주석 옥사이드, 또는 납 옥사이드 위의 주석 나이트라이드, 또는 납 나이트라이드 위의 주석 옥사이드, 또는 납 나이트라이드 위의 주석 나이트라이드, 또는 주석 옥사이드 위의 납 옥사이드, 또는 주석 나이트라이드 위의 납 옥사이드, 또는 주석 옥사이드 위의 납 나이트라이드, 또는 주석 나이트라이드 위의 납 나이트라이드 중 2 개 이상의 유형을 포함하는 2 이상의 층을 컨포멀한 제거 가능한 실란트 층이 포함하면, 컨포멀한 제거 가능한 실란트 층은 2 개 이상의 에칭 화학물질들을 사용하여 제거될 수도 있다. 예를 들어, 상부 층이 주석 나이트라이드 또는 주석 옥사이드이면, 상부 층은 수소 함유 화학물질을 사용하여 제거될 수도 있는 반면, 상부 층이 납 옥사이드 또는 납 나이트라이드이면, 상부 층은 약 유기산을 사용하여 제거될 수도 있다.
일부 실시예들에서, 에칭 화학물질들로의 기판의 일 노출이 제 2 패터닝된 하드 마스크 및 컨포멀한 제거 가능한 실란트 층 모두를 제거하도록, 동작들 (414a 및 414b) 은 일 단일 동작으로 결합된다. 일부 실시예들에서, 동작들 (414a 및 414b) 은 2 개의 개별적인 동작들에서 2 개의 상이한 화학물질들로 수행된다. 두 실시예들은 이하에 상세하게 기술된다.
동작 (414a) 및 동작 (414b) 이 단일 동작으로 수행되면, 기판은 제 2 패터닝된 하드 마스크 재료 및 컨포멀한 제거 가능한 실란트 층 모두의 에칭을 할 수 있는 화학물질에 노출된다. 예를 들어, 제 2 패터닝된 하드 마스크 재료가 탄소 함유 재료이고 컨포멀한 제거 가능한 실란트 층이 주석 함유 옥사이드 (예컨대 주석 옥사이드) 또는 주석 함유 나이트라이드 (예컨대 주석 나이트라이드) 의 하나 이상 또는 모두의 층들이면, 에칭은 제 2 패터닝된 하드 마스크 및 컨포멀한 제거 가능한 실란트 층 모두를 동시에 제거하도록 애싱 동작에서 수소에 기판을 노출함으로써 수행될 수 있다. 주석 함유 옥사이드 및/또는 주석 함유 나이트라이드 층은 휘발성 금속 하이드라이드를 형성하고, 따라서 제 2 패터닝된 하드 마스크 및/또는 컨포멀한 제거 가능한 실란트 층을 에칭하기 위해 사용된 수소 가스는 아래에 놓인 유전체 재료를 에칭하지 않거나 유전체 재료에 손상을 주지 않는다. 단일 동작에서의 모두의 제거는 효율성을 상승시키기 위해 프로세스 플로우의 단계들을 감소시킨다.
동작 (414a) 및 동작 (414b) 이 2 개의 개별적인 동작들로 수행되면, 제 2 패터닝된 하드 마스크는 하나의 에칭 화학물질을 사용하여 제거될 수도 있지만 컨포멀한 제거 가능한 실란트 층은 상이한 에칭 화학물질을 사용하여 제거된다. 이는 예를 들어, 제 2 패터닝된 하드 마스크가 제거되는 동안 컨포멀한 제거 가능한 실란트 층이 손상 또는 에칭으로부터 아래에 놓인 유전체 층을 보호하기 때문에, 보다 독한 에칭 화학물질을 사용하여 제 2 패터닝된 하드 마스크의 에칭 레이트를 상승시키도록 에칭의 튜닝을 허용한다. 예를 들어, 동작 (414a) 은 호기성 (aerobic) 조건들을 사용하여 에칭될 수도 있지만 동작 (414b) 은 혐기성 조건들을 사용하여 에칭된다. 예로서, 제 2 패터닝된 하드 마스크는 산소 함유 분위기에서 플라즈마를 생성함으로써 형성될 수도 있는 산소 함유 플라즈마를 사용하여 에칭될 수도 있다. 산소 함유 분위기는 O3, H2O2를 포함하는 과산화물들, O2, H2O, 메탄올, 에탄올, 및 이소프로판올과 같은 알코올들, NO, 이산화질소 (NO2), 아산화질소 (N2O), 일산화탄소 (CO) 및 이산화탄소 (CO2) 와 같은 하나 이상의 산소 함유 가스들을 흘림으로써 형성될 수도 있다. “플라즈마”는 반응 챔버에서 또는 리모트로 (remote) 점화되고, 반응 챔버 내로 가져온 플라즈마를 지칭한다. 플라즈마들은 본 명세서에 기술된 반응물질들을 포함할 수 있고, 예를 들어, 캐리어 가스, 또는 수소 가스와 같은 반응성 종의 다른 시약들을 포함할 수도 있다. 반응물질들 및 다른 시약들은 플라즈마가 스트라이킹될 (struck) 때 반응 챔버에 존재할 수도 있고, 또는 리모트 플라즈마가 반응물질들이 존재하는 챔버 내로 흐를 수도 있고 그리고/또는 반응물질들 및/또는 캐리어 가스가 리모트로 플라즈마로 점화되고 반응 챔버 내로 가져올 수도 있다. “플라즈마”는 유도성으로 커플링된 플라즈마들 및 마이크로파 표면 파 플라즈마들을 포함하는, 기술적으로 실현 가능한 것으로 공지된 모든 플라즈마를 포함하는 것을 의미한다. 다양한 실시예들에서, 플라즈마가 챔버 내의 기판 표면 위에 직접 형성되도록, 플라즈마는 인-시츄 (in-situ) 플라즈마이다. 인-시츄 플라즈마는 약 0.2122 W/cm2 내지 약 2.122 W/cm2의 기판 면적 당 전력으로 점화될 수도 있다. 예를 들어, 전력은 4 개의 300 mm 웨이퍼들의 챔버 프로세싱을 위해 약 600 W 내지 약 6000 W의 범위일 수도 있다. 플라즈마들의 프로세스들은 2 개의 용량성으로 커플링된 플레이트들을 사용하여 가스에 RF 필드를 인가함으로써 생성될 수도 있다. RF 필드에 의한 플레이트들 사이에서 가스의 이온화는 플라즈마를 점화하고, 플라즈마 방전 영역에서 자유 전자들을 생성한다. 이들 전자들은 RF 필드에 의해 가속화되고, 가스 상 반응물질 분자들과 충돌할 수도 있다. 반응물질 분자들과 이들 전자들의 충돌은 증착 프로세스에 참가하는 라디컬 (radical) 종을 형성할 수도 있다. RF 필드가 임의의 적합한 전극들을 통해 커플링될 수도 있다는 것이 인식될 것이다. 전극들의 비한정적인 예들은 프로세스 가스 분배 샤워헤드들 및 기판 지지 페데스탈들을 포함한다. 플라즈마들의 프로세스들이 가스에 RF 필드의 용량성 커플링 이외의 하나 이상의 적합한 방법들에 의해 형성될 수도 있다는 것이 인식될 것이다. 일부 실시예들에서, 제 2 반응물질이 스테이션의 업스트림 (upstream) 의 리모트 플라즈마 생성기에서 점화되고, 이후 기판이 하우징되는 (housed) 스테이션에 전달되도록, 플라즈마는 리모트 플라즈마이다.
컨포멀한 제거 가능한 실란트 층은 동작 (414b) 에서 후속하여 제거될 수도 있다. 컨포멀한 제거 가능한 실란트 층이 주석 함유 옥사이드 및/또는 주석 함유 나이트라이드의 하나 이상의 층들이면, 컨포멀한 제거 가능한 실란트 층은 수소 가스와 같은 수소 함유 화학물질을 사용하여 제거된다. 컨포멀한 제거 가능한 실란트 층이 납 함유 옥사이드 및/또는 납 함유 나이트라이드의 하나 이상의 층들이면, 컨포멀한 제거 가능한 실란트 층은 약 -2 내지 약 12의 pKa를 갖는 산과 같은 약산을 사용하여 제거된다. 약산은 유기 산일 수도 있다. 약산들의 예들은 아세트산 및 구연산을 포함한다. 이러한 에칭 화학물질은 아래에 놓인 유전체 재료의 에칭 및/또는 손상을 방지하도록 충분히 약하다.
도 5g는 챔퍼리스 비아들 (546) 을 갖는 기판의 일 예를 도시하고, 제 2 패터닝된 하드 마스크 및 컨포멀한 제거 가능한 실란트 층들이 제거되어 챔퍼리스 비아들 (546) 을 발생시킨다. (564) 에서 챔퍼의 제거에 주의하라.
도 4를 다시 참조하면, 동작 (414c) 에서, 제 1 패터닝된 하드 마스크는 제거된다. 제 1 패터닝된 하드 마스크가 예를 들어, 물리적 기상 증착에 의해 증착된 티타늄 나이트라이드 층이면, 마스크는 Entegris로부터 입수 가능한 TK-10™를 사용하여 제거될 수도 있다. 일부 실시예들에서, 동작들 (414a, 414b, 및 414c) 은 일 동작으로 동시에 수행된다. 이는 제 1 패터닝된 하드 마스크 재료가 컨포멀한 제거 가능한 실란트 층과 동일한 조성인 일부 실시예들에서 수행될 수도 있다. 일부 실시예들에서, 제 1 패터닝된 하드 마스크 재료는 4 족 금속 함유 옥사이드, 4 족 금속 함유 나이트라이드, 4 족 금속 함유 설파이드, 주석 함유 옥사이드, 주석 함유 나이트라이드, 주석 함유 설파이드, 납 함유 옥사이드, 납 함유 나이트라이드, 납 함유 설파이드, 또는 이들의 임의의 조합일 수도 있다. 일부 실시예들에서, 제 1 패터닝된 하드 마스크 재료는 컨포멀한 제거 가능한 실란트 층과 상이한 조성을 갖지만, 제 1 패터닝된 하드 마스크 재료 및 컨포멀한 제거 가능한 실란트 층 모두는 4 족 금속 함유 옥사이드, 4 족 금속 함유 나이트라이드, 4 족 금속 함유 설파이드, 주석 함유 옥사이드, 주석 함유 나이트라이드, 납 함유 옥사이드, 납 함유 나이트라이드, 또는 이들의 조합과 같은 재료들이다. 제 1 패터닝된 하드 마스크 재료가 컨포멀한 제거 가능한 실란트 층 재료와 동일한 일 예가 이하 도 6a 내지 도 6g에 대해 더 상세하게 기술된다.
도 6a는 금속 라인들 (606a) 및 제 1 유전체 층 (608), 라이너 층 (610'), 및 패터닝된 하드 마스크 (660') 아래에 놓인 에칭 정지 층 (604) 을 갖는 기판 (602) 을 도시하고, 패터닝된 하드 마스크 (660') 는 4 족 금속 함유 옥사이드, 4 족 금속 함유 나이트라이드, 4 족 금속 함유 설파이드, 주석 함유 옥사이드, 주석 함유 나이트라이드, 주석 함유 설파이드, 납 함유 옥사이드, 납 함유 나이트라이드, 납 함유 설파이드, 또는 이들의 임의의 조합이다. 일부 실시예들에서, 이는 도 4의 동작 (402) 의 기판의 제공에 대응할 수도 있다.
도 6b에서, 기판 (602) 은 제 2 보다 박형의 유전체 층 (608') 을 형성하기 위해 제 1 유전체 층 (608) 을 에칭하도록 부분적 산소 함유 에칭 화학물질과 같은 에칭 화학물질에 노출되고, 이에 따라 “트렌치 레벨”을 형성하도록 트렌치 (618) 를 형성한다. 일부 실시예들에서, 이는 도 4의 동작 (404) 에 대응할 수도 있다.
도 6c에서, 컨포멀한 제거 가능한 실란트 층 (650) 이 기판 위에 증착된다. 일부 실시예들에서, 이는 도 4의 동작 (406) 에 대응할 수도 있다.
도 6d에서, 제 2 패터닝된 하드 마스크 (624) 가 예를 들어, 스핀-온 탄소일 수도 있는 하드 마스크 재료를 증착하고 패터닝함으로써 형성된다. 하드 마스크는 비아들 (616) 의 하단부들에서 컨포멀한 제거 가능한 실란트 층 (650) 을 노출하도록 패터닝된다. 일부 실시예들에서, 이는 도 4의 동작 (408) 에 대응할 수도 있다.
도 6e에서, 컨포멀한 제거 가능한 실란트 층 (650) 은 에칭된 컨포멀한 제거 가능한 실란트 층 (650') 을 형성하도록 방향성으로 에칭되고, 비아들 (626) 의 하단부들에서 유전체 (608') 를 노출하기 위해 컨포멀한 제거 가능한 실란트 층 아래에 놓인 표면을 개방한다. 일부 실시예들에서, 어느 정도의 부식이 하드마스크의 상단부 (670) 에서 발생할 수도 있지만, 하드마스크의 전체 두께가 제거되지는 않을 것이라는 것에 주의한다. 일부 실시예들에서, 이는 도 4의 동작 (410) 에 대응할 수도 있다.
도 6f에서, 기판은 마스크로 제 2 패터닝된 하드 마스크 (624) 를 사용하여 에칭되고, 에칭 정지 층 (604) 은 에칭된 에칭 정지 층 (604') 을 형성하도록 에칭되고, 이에 따라 금속 라인들 (606a) 및 유전체 (602) 의 노출된 표면을 노출한다. 일부 실시예들에서, 이는 도 4의 동작 (412) 에 대응할 수도 있다.
도 6g에서, 제 2 패터닝된 하드 마스크 (624), 컨포멀한 제거 가능한 실란트 층 (650'), 및 제 1 패터닝된 하드 마스크 (660') 가 모두 제거되고, 이는 3 개 모두에 대한 재료들이 수소 함유 에칭 화학물질을 사용하여 제거 가능하면, 예컨대 수소 가스를 사용하여 일 동작으로 수행될 수도 있다. 예를 들어, 3 개 모두가 동시에 에칭될 수도 있는 일 실시예는 제 2 패터닝된 하드 마스크 (624) 가 스핀-온 탄소이고, 컨포멀한 제거 가능한 실란트 층 (650') 이 주석 함유 옥사이드, 주석 함유 나이트라이드, 또는 둘 모두 중 하나 이상의 층들이고, 그리고 제 1 패터닝된 하드 마스크 (660') 는 주석 함유 옥사이드, 주석 함유 나이트라이드, 또는 둘 모두 중 하나 이상의 층들이다. 이러한 경우에서, 기판은 일 동작에서 제 2 패터닝된 하드 마스크 (624), 컨포멀한 제거 가능한 실란트 층 (650'), 및 제 1 패터닝된 하드 마스크 (660') 를 제거하기 위해 수소 가스에 노출될 수도 있다. 일부 실시예들에서, 이는 도 4의 동작들 (414a, 414b, 및 414c) 에 대응할 수도 있다.
또 다른 예에서, 제 2 패터닝된 하드 마스크 (624) 는 제 1 에칭 화학물질을 사용하여 제거될 수도 있고, 컨포멀한 제거 가능한 실란트 층 (650') 및 제 1 패터닝된 하드 마스크 (660') 는 제 2 에칭 화학물질을 사용하여 에칭된다. 예를 들어, 이는 일 동작으로 동작 (414a) 을 수행하고 또 다른 단일 동작으로 동작들 (414b 및 414c) 을 수행하는 것에 대응할 수도 있다. 예를 들어, 제 2 패터닝된 하드 마스크 (624) 는 산소 함유 플라즈마에 의해 에칭된 스핀-온 탄소일 수도 있고, 컨포멀한 제거 가능한 실란트 층 (650') 및 제 1 패터닝된 하드 마스크 (660') 는 둘 모두가 주석 함유 옥사이드, 주석 함유 나이트라이드, 또는 이들의 조합들이면 수소 함유 화학물질을 사용하여 에칭될 수도 있다. 또 다른 예에서, 제 2 패터닝된 하드 마스크 (624) 는 산소 함유 플라즈마에 의해 에칭된 스핀-온 탄소일 수도 있고, 컨포멀한 제거 가능한 실란트 층 (650') 및 제 1 패터닝된 하드 마스크 (660') 는 둘 모두가 납 함유 옥사이드, 납 함유 나이트라이드, 또는 이들의 조합들이면 약 유기산 화학물질을 사용하여 에칭될 수도 있다.
또 다른 예에서, 제 2 패터닝된 하드 마스크 (624) 는 제 1 에칭 화학물질을 사용하여 제거될 수도 있고, 컨포멀한 제거 가능한 실란트 층 (650') 은 제 2 에칭 화학물질을 사용하여 에칭되고, 그리고 제 1 패터닝된 하드 마스크 (660') 는 제 3 에칭 화학물질을 사용하여 에칭된다. 예를 들어, 제 2 패터닝된 하드 마스크 (624) 는 산소 함유 플라즈마에 의해 에칭된 스핀-온 탄소일 수도 있고, 컨포멀한 제거 가능한 실란트 층 (650') 은 수소 함유 화학물질을 사용하여 에칭된 주석 함유 옥사이드, 주석 함유 나이트라이드, 또는 이들의 조합들일 수도 있고, 그리고 제 1 패터닝된 하드 마스크 (660') 는 약 유기산 화학물질을 사용하여 에칭된 납 함유 옥사이드, 납 함유 나이트라이드, 또는 이들의 조합들일 수도 있다. 또 다른 예에서, 제 2 패터닝된 하드 마스크 (624) 는 산소 함유 플라즈마에 의해 에칭된 스핀-온 탄소일 수도 있고, 컨포멀한 제거 가능한 실란트 층 (650') 은 약 유기산 화학물질을 사용하여 에칭된 납 함유 옥사이드, 납 함유 나이트라이드, 또는 이들의 조합들일 수도 있고, 그리고 제 1 패터닝된 하드 마스크 (660') 는 수소 함유 화학물질을 사용하여 에칭된 주석 함유 옥사이드, 주석 함유 나이트라이드, 또는 이들의 조합들일 수도 있다.
장치
도 7은 저압 분위기를 유지하기 위해 프로세스 챔버 바디 (702) 를 갖는 증착 프로세스 스테이션 (700) 의 일 실시예의 개략적 예시를 도시한다. 복수의 프로세스 스테이션들 (700) 은 공통의 저압 프로세스 툴 환경에서 포함될 수도 있다. 예를 들어, 도 8은 멀티-스테이션 프로세싱 툴 (800) 의 일 실시예를 도시한다. 일부 실시예들에서, 이하에 상세하게 논의된 것들을 포함하는, 프로세스 스테이션 (700) 의 하나 이상의 하드웨어 파라미터들은 하나 이상의 컴퓨터 제어기들 (750) 에 의해 프로그램적으로 조정될 수도 있다.
프로세스 스테이션 (700) 은 분배 샤워헤드 (706) 에 프로세스 가스들을 전달하기 위해 반응물질 전달 시스템 (701) 과 유체로 연통한다. 반응물질 전달 시스템 (701) 은 샤워헤드 (706) 로의 전달을 위해 프로세스 가스들을 블렌딩 (blending) 및/또는 컨디셔닝 (conditioning) 하기 위해 혼합 용기 (704) 를 포함한다. 하나 이상의 혼합 용기 유입구 밸브들 (720) 은 혼합 용기 (704) 로의 프로세스 가스들의 도입을 제어할 수도 있다.
예로서, 도 7의 실시예는 혼합 용기 (704) 에 공급될 액체 반응물질을 기화하기 위해 기화 지점 (703) 을 포함한다. 일부 실시예들에서, 기화 지점 (703) 은 가열된 기화기일 수도 있다. 이러한 기화기들로부터 생성된 포화된 반응물질 증기는 다운스트림 (downstream) 전달 배관에서 응결될 수도 있다. 비호환성 가스들의 응결된 반응물질로의 노출은 작은 입자들을 생성할 수도 있다. 이들 작은 입자들은 배관을 막고, 밸브 동작을 방해하고, 기판들을 오염시키는, 등을 할 수도 있다. 이들 문제들을 해결하기 위한 일부 접근법들은 잔여 반응물질들을 제거하기 위해 전달 배관을 퍼지 및/또는 배기하는 것을 수반한다. 그러나, 전달 배관을 퍼지하는 것은 프로세스 스테이션 사이클 시간을 증가시킬 수도 있고, 프로세스 스테이션 쓰루풋 (throughput) 을 열화한다. 따라서, 일부 실시예들에서, 기화 지점 (703) 의 전달 파이프 다운스트림이 열 추적될 수도 있다. 일부 예들에서, 혼합 용기 (704) 가 또한 열 추적될 수도 있다. 일 비한정적인 예에서, 기화 지점 (703) 의 파이프 다운스트림은 혼합 용기 (704) 에서 대략 100 ℃에서 대략 150 ℃로 연장하는 증가하는 온도 프로파일을 갖는다.
일부 실시예들에서, 액체 전구체 또는 액체 반응물질은 액체 주입기에서 기화될 수도 있다. 예를 들어, 액체 주입기는 혼합 용기의 캐리어 가스 스트림 업스트림 내로 액체 반응물질의 펄스들을 주입할 수도 있다. 일 실시예에서, 액체 주입기는 고압에서 저압으로 액체를 플래싱함으로써 (flashing) 기화될 수도 있다. 또 다른 예에서, 액체 주입기는 후속하여 가열된 전달 파이프에서 기화되는 분산된 마이크로액적들 (microdroplets) 로 액체를 원자화할 수도 있다. 보다 작은 액적들은 보다 큰 액적들보다 빨리 기화될 수도 있고, 액체 주입과 완전환 기화 사이의 지연을 감소시킨다. 보다 빠른 기화는 기화 지점 (703) 으로부터 파이프 다운스트림의 길이를 감소시킬 수도 있다. 일 시나리오에서, 액체 주입기는 혼합 용기 (704) 에 직접 마운팅될 수도 있다. 또 다른 시나리오에서, 액체 주입기는 샤워헤드 (706) 에 직접 마운팅될 수도 있다.
일부 실시예들에서, 기화 지점 (703) 의 업스트림 LFC (Liquid Flow Controller) 는 기화 및 프로세스 스테이션 (700) 으로의 전달을 위한 액체의 질량 흐름을 제어하기 위해 제공될 수도 있다. 예를 들어, LFC는 LFC의 다운스트림에 위치된 열적 MFM (Mass Flow Meter) 을 포함할 수도 있다. LFC의 플런저 밸브가 이후 MFM과 전기로 통신하는 PID (Proportional-Integral-Derivative) 제어기에 의해 제공된 피드백 제어 신호들에 응답하여 조정될 수도 있다. 그러나, 피드백 제어를 사용하여 액체를 안정화하기 위해 1 초 이상이 소요될 수도 있다. 이는 액체 반응물질을 도징하기 위한 시간을 연장할 수도 있다. 따라서, 일부 실시예들에서, LFC는 피드백 제어 모드와 직접 제어 모드 사이에서 동적으로 스위칭될 수도 있다. 일부 실시예들에서, 이는 LFC 및 PID 제어기의 감지 튜브를 디스에이블함으로써 (disabling) 수행될 수도 있다.
샤워헤드 (706) 는 기판 (712) 을 향해 프로세스 가스들을 분배한다. 도 7에 도시된 실시예에서, 기판 (712) 은 샤워헤드 (706) 밑에 위치되고, 페데스탈 (708) 상에 놓인 것으로 도시된다. 샤워헤드 (706) 는 임의의 적합한 형상을 가질 수도 있고, 기판 (712) 에 프로세스 가스들을 분배하기 위한 포트들의 임의의 적합한 수 및 배열을 가질 수도 있다. 예시적인 프로세스 가스들은 소킹 (soak) 가스들, 제거 가능한 실란트 층 전구체 가스들, 산소 함유 또는 질소 함유 반응물질 가스들, 및 캐리어 가스들 또는 퍼지 가스들을 포함한다.
일부 실시예들에서, 마이크로볼륨 (707) 이 샤워헤드 (706) 밑에 위치된다. 프로세스 스테이션의 전체 볼륨보다 마이크로볼륨에서 개시된 실시예들을 실시하는 것은 반응물질 노출 및 퍼지 시간들을 감소시킬 수도 있고, 프로세스 조건들 (예를 들어, 압력, 온도, 등) 을 변경하기 위한 시간들을 감소시킬 수도 있고, 프로세스 가스들에 프로세스 스테이션 로봇들의 노출을 제한할 수도 있다. 예시적인 마이크로볼륨 사이즈들은 0.1 리터와 2 리터 사이의 체적들을 포함하지만, 이에 제한되지 않는다. 이는 또한 생산성 쓰루풋에 영향을 미친다. 일부 실시예들에서, 개시된 실시예들은 마이크로볼륨에서 수행되지 않는다.
일부 실시예들에서, 페데스탈 (708) 은 마이크로볼륨 (707) 에 기판 (712) 을 노출하기 위해 그리고/또는 마이크로볼륨 (707) 의 체적을 가변시키기 위해 상승되거나 하강될 수도 있다. 예를 들어, 기판 이송 페이즈에서, 페데스탈 (708) 은 마이크로볼륨 (707) 내에 기판 (712) 을 위치시키도록 상승될 수도 있다. 일부 실시예들에서, 마이크로볼륨 (707) 은 고 플로우 임피던스의 영역을 생성하기 위해 페데스탈 (708) 의 일부뿐만 아니라 기판 (712) 을 완전히 인클로징할 (enclose) 수도 있다.
선택 가능하게, 페데스탈 (708) 은 마이크로볼륨 (707) 내에 프로세스 압력, 반응물질 농도, 등을 조절하기 위한 프로세스 부분들 동안 상승되고 그리고/또는 하강될 수도 있다. 프로세스 챔버 바디 (702) 가 프로세스 동안 베이스 압력으로 남아있는 일 시나리오에서, 페데스탈 (708) 을 하강시키는 것은 마이크로볼륨 (707) 으로 하여금 배기되게 할 수도 있다. 프로세스 챔버 볼륨에 대한 마이크로볼륨의 예시적인 비들은 1:500 내지 1:10의 체적비들을 포함하지만, 이에 제한되지 않는다. 일부 실시예들에서, 페데스탈 높이가 적합한 컴퓨터 제어기 (750) 에 의해 프로그램적으로 조정될 수도 있다는 것이 인식될 것이다.
또 다른 시나리오에서, 페데스탈 (708) 의 높이를 조정하는 것은 플라즈마 밀도로 하여금 프로세스에 포함된 플라즈마 활성화 및/또는 처리 사이클들 동안 가변되게 할 수도 있다. 프로세스 페이즈의 종결에서, 페데스탈 (708) 은 페데스탈 (708) 로부터 기판 (712) 의 제거를 허용하기 위해 또 다른 기판 이송 페이즈 동안 하강될 수도 있다.
본 명세서에 기술된 예시적인 마이크로볼륨 변동들이 높이-조정 가능한 페데스탈을 지칭하지만, 일부 실시예들에서, 샤워헤드 (706) 의 위치는 마이크로볼륨 (707) 의 체적을 가변시키기 위해 페데스탈 (708) 에 대해 조정될 수도 있다는 것이 인식될 것이다. 또한, 페데스탈 (708) 및/또는 샤워헤드 (706) 의 수직 위치가 본 개시의 범위 내의 임의의 적합한 메커니즘에 의해 가변될 수도 있다는 것이 인식될 것이다. 일부 실시예들에서, 페데스탈 (708) 은 기판 (712) 의 배향을 회전시키기 위한 회전 축을 포함할 수도 있다. 일부 실시예들에서, 하나 이상의 이들 예시적인 조정들이 하나 이상의 적합한 컴퓨터 제어기들 (750) 에 의해 프로그램적으로 수행될 수도 있다는 것이 인식될 것이다.
플라즈마가 상기 논의된 바와 같이 사용될 수도 있는 일부 실시예들에서, 샤워헤드 (706) 및 페데스탈 (708) 은 플라즈마에 전력을 공급하기 위해 RF 전력 공급부 (714) 및 매칭 네트워크 (716) 와 전기적으로 통신한다. 일부 실시예들에서, 플라즈마 에너지는 프로세스 스테이션 압력, 가스 농도, RF 소스 전력, RF 소스 주파수, 및 플라즈마 전력 펄스 타이밍 중 하나 이상을 제어함으로써 제어될 수도 있다. 예를 들어, RF 전력 공급부 (714) 및 매칭 네트워크 (716) 는 목표된 조성의 라디칼 종을 갖는 플라즈마를 형성하기 위해 임의의 적합한 전력으로 동작될 수도 있다. 적합한 전력들의 예들은 상기 포함된다. 마찬가지로, RF 전력 공급부 (714) 는 임의의 적합한 주파수의 RF 전력을 제공할 수도 있다. 일부 실시예들에서, RF 전력 공급부 (714) 는 서로 독립적으로 고 주파수 RF 전력 소스 및 저 주파수 RF 전력 소스를 제어하도록 구성될 수도 있다. 예시적인 저 주파수 RF 주파수들은 50 ㎑ 내지 500 ㎑의 주파수들을 포함할 수도 있지만, 이에 제한되지 않는다. 예시적인 고 주파수 RF 주파수들은 1.8 ㎒ 내지 2.45 ㎓, 예를 들어 2 ㎒, 13.56 ㎒, 또는 27 ㎒의 주파수들을 포함할 수도 있지만, 이에 제한되지 않는다. 임의의 적합한 파라미터들이 표면 반응들을 위해 플라즈마 에너지를 제공하도록 개별적으로 또는 연속적으로 조절될 수도 있다는 것이 인식될 것이다. 일 비한정적인 예에서, 플라즈마 전력은 연속적으로 전력 공급된 플라즈마들에 대해 기판 표면과의 이온 충돌을 감소시키기 위해 간헐적으로 펄싱될 (pulsed) 수도 있다.
일부 실시예들에서, 플라즈마는 하나 이사의 플라즈마 모니터들에 의해 인-시츄 모니터링될 수도 있다. 일 시나리오에서, 플라즈마 전력은 하나 이상의 전압, 전력 센서들 (예를 들어, VI 프로브들) 에 의해 모니터링될 수도 있다. 또 다른 시나리오에서, 플라즈마 밀도 및/또는 플라즈마 가스 농도는 하나 이상의 OES (Optical Emission Spectroscopy) 센서들에 의해 측정될 수도 있다. 일부 실시예들에서, 하나 이상의 플라즈마 파라미터들은 이러한 인-시츄 플라즈마 모니터들로부터의 측정들에 기반하여 프로그램적으로 조정될 수도 있다. 예를 들어, OES 센서는 플라즈마 전력의 프로그램적 제어를 제공하기 위해 피드백 루프 (loop) 에서 사용될 수도 있다. 일부 실시예들에서, 다른 모니터들이 플라즈마 및 다른 프로세스 특징들을 모니터링하기 위해 사용될 수도 있다는 것이 인식될 것이다. 이러한 모니터들은 적외선 (infrared; IR) 모니터들, 음향 모니터들, 및 압력 트랜스듀서들 (transducers) 을 포함할 수도 있지만, 이에 제한되지 않는다.
일부 실시예들에서, 제어기 (750) 에 대한 인스트럭션들이 IOC (Input/Output Control) 시퀀싱 인스트럭션을 통해 제공될 수도 있다. 일례에서, 프로세스 페이즈에 대한 조건들을 설정하기 위한 인스트럭션들이 프로세스 레시피의 대응하는 레시피 페이즈에 포함될 수도 있다. 일부 경우들에서, 프로세스 레시피 페이즈들은 순차적으로 배열될 수도 있어서, 프로세스 페이즈에 대한 모든 인스트럭션들이 프로세스 페이즈와 동시에 실행된다. 일부 실시예들에서, 하나 이상의 반응기 파라미터들을 설정하기 위한 인스트럭션들이 레시피 페이즈에 포함될 수도 있다. 예를 들어, 제 1 레시피 페이즈가 불활성 가스 및/또는 반응물질 가스 (예를 들어, 4 족 금속 함유 전구체) 의 플로우 레이트를 설정하기 위한 인스트럭션들, 캐리어 가스의 플로우 레이트를 설정하기 위한 인스트럭션들, 페데스탈 온도를 설정하기 위한 인스트럭션들, 및 제 1 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 2, 후속하는 레시피 페이즈가 불활성 가스 및/또는 반응물질 가스의 플로우 레이트를 조절하거나 중단하기 위한 인스트럭션들, 캐리어 가스 또는 퍼지 가스의 플로우 레이트를 조절하기 위한 인스트럭션들 및 제 2 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 3 레시피 페이즈가 불활성 가스 및/또는 반응물질 가스 (예를 들어, 산소 함유 반응물질 또는 질소 함유 반응물질) 의 플로우 레이트를 설정하기 위한 인스트럭션들, 캐리어 가스의 플로우 레이트를 조절하기 위한 인스트럭션들, 및 제 3 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 4 레시피 페이즈가 불활성 가스 및/또는 반응물질 가스의 플로우 레이트를 조절하거나 중단하기 위한 인스트럭션들, 캐리어 가스 또는 퍼지 가스의 플로우 레이트를 조절하기 위한 인스트럭션들, 및 제 4 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 이들 레시피 페이즈들이 본 개시의 범위 내에서 임의의 적합한 방식으로 더 분할되고 그리고/또는 반복될 수도 있다는 것이 인식될 것이다.
일부 실시예들에서, 페데스탈 (708) 은 가열기 (710) 를 통해 온도 제어될 수도 있다. 페데스탈은 증착 온도로 설정될 수도 있다. 예를 들어, 페데스탈은 나이트라이드 또는 카바이드의 증착을 위해 약 200 ℃ 내지 약 300 ℃의 온도로 설정될 수도 있다. 또한, 일부 실시예들에서, 프로세스 스테이션 (700) 을 위한 압력 제어가 버터플라이 밸브 (718) 에 의해 제공될 수도 있다. 도 7의 실시예에 도시된 바와 같이, 버터플라이 밸브 (718) 는 다운스트림 진공 펌프 (미도시) 에 의해 제공된 진공을 쓰로틀한다 (throttle). 일부 실시예들에서, 버터플라이 밸브 (718) 는 진공에 커플링하기 위한 유출구로서 역할한다. 그러나, 일부 실시예들에서, 프로세스 스테이션 (700) 의 압력 제어는 또한 프로세스 스테이션 (700) 에 도입된 하나 이상의 가스들의 플로우 레이트를 가변시킴으로써 조정될 수도 있다.
상기 기술된 바와 같이, 하나 이상의 프로세스 스테이션들은 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 도 8은 인바운드 로드 록 (802) 및 아웃바운드 로드 록 (804) 을 갖는 멀티-스테이션 프로세싱 툴 (800) 의 일 실시예의 개략도를 도시하고, 이들 중 하나 또는 모두는 리모트 플라즈마 소스를 포함할 수도 있다. 대기압에서, 로봇 (806) 은 포드 (pod) (808) 를 통해 로딩된 카세트로부터 대기 포트 (810) 를 통해 인바운드 로드 록 (802) 내로 기판들 또는 웨이퍼들을 이동시키도록 구성된다. 기판이 인바운드 로드 록 (802) 내의 페데스탈 (812) 상에 로봇 (806) 에 의해 배치되고, 대기 포트 (810) 는 폐쇄되고, 그리고 로드 록은 펌핑 다운된다. 인바운드 로드 록 (802) 이 리모트 플라즈마 소스를 포함하면, 기판은 프로세싱 챔버 (814) 내로 도입되기 전 로드 록에서 리모트 플라즈마 처리에 노출될 수도 있다. 또한, 기판은 수분 및 흡착된 가스들을 제거하기 위해, 예를 들어, 또한 인바운드 로드 록 (802) 과 마찬가지로 가열될 수도 있다. 다음에, 프로세싱 챔버 (814) 로의 챔버 이송 포트 (816) 가 개방되고, 또 다른 로봇 (미도시) 은 프로세싱을 위해 반응기에 도시된 제 1 스테이션의 페데스탈 상의 반응기 내에 기판을 배치시킨다. 도 8에 도시된 실시예가 로드 록들을 포함하지만, 일부 실시예들에서, 프로세스 스테이션 내로의 기판의 직접 진입이 제공될 수도 있다는 것이 인식될 것이다. 다양한 실시예들에서, 소킹 가스는 기판이 로봇 (806) 에 의해 페데스탈 (812) 상에 배치될 때 스테이션에 도입된다.
도시된 프로세싱 챔버 (814) 는 4 개의 프로세스 스테이션들을 포함하고, 도 8에 도시된 실시예에 1부터 4까지 넘버링된다. 스테이션 각각은 가열된 페데스탈 (스테이션 1에서 (818) 에 도시됨), 및 가스 라인 유입구들을 갖는다. 일부 실시예들에서, 프로세스 스테이션 각각은 상이하거나 복수의 목적들을 가질 수도 있다는 것이 인식될 것이다. 예를 들어, 일부 실시예들에서, 프로세스 스테이션은 ALD 프로세스 모드와 PEALD 프로세스 모드 사이에서 스위칭 가능할 수도 있다. 부가적으로 또는 대안적으로, 일부 실시예들에서, 프로세싱 챔버 (814) 는 ALD 및 PEALD 프로세스 스테이션들의 하나 이상의 매칭된 쌍들을 포함할 수도 있다. 도시된 프로세싱 챔버 (814) 가 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버가 임의의 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세싱 챔버가 5 개 이상의 스테이션들을 가질 수도 있지만, 다른 실시예들에서 프로세싱 챔버가 3 개 이하의 스테이션들을 가질 수도 있다.
도 8은 프로세싱 챔버 (814) 내에서 기판들을 이송하기 위한 웨이퍼 핸들링 시스템 (890) 의 일 실시예를 도시한다. 일부 실시예들에서, 웨이퍼 핸들링 시스템 (890) 은 다양한 프로세스 스테이션들 사이로 그리고/또는 프로세스 스테이션과 로드 록 사이로 기판들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 인식될 것이다. 비한정적인 예들은 웨이퍼 캐러셀들 (carousels) 및 웨이퍼 핸들링 로봇들을 포함한다. 도 8은 또한 프로세스 툴 (800) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (850) 의 일 실시예를 도시한다. 시스템 제어기 (850) 는 하나 이상의 메모리 디바이스들 (856), 하나 이상의 대용량 저장 디바이스들 (854), 및 하나 이상의 프로세서들 (852) 을 포함할 수도 있다. 프로세서 (852) 는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부들 및/또는 디지털 입력/출력 연결부들, 스텝퍼 (stepper) 모터 제어기 보드들, 등을 포함할 수도 있다. 일부 실시예들에서, 시스템 제어기 (850) 는 도 2 내지 도 4에 대해 상기 기술된 바와 같은 동작들을 수행하기 위한 머신-판독 가능한 인스트럭션들을 포함한다.
일부 실시예들에서, 시스템 제어기 (850) 는 프로세스 툴 (800) 의 액티비티들을 제어한다. 시스템 제어기 (850) 는 대용량 저장 디바이스 (854) 내 저장되고, 메모리 디바이스 (856) 내로 로딩되고, 그리고 프로세서 (852) 상에서 실행되는 시스템 제어 소프트웨어 (858) 를 실행한다. 대안적으로, 제어 로직은 제어기 (850) 내에 하드 코딩될 수도 있다. ASICs (Application Specific Integrated Circuits), PLDs (Programmable Logic Devices) (예를 들어, field-programmable gate arrays, 또는 FPGAs) 등이 이들 목적들을 위해 사용될 수도 있다. 이하의 논의에서, “소프트웨어” 또는 “코드”가 사용될 때마다, 기능적으로 비슷한 하드 코딩된 로직이 대신 사용될 수도 있다. 시스템 제어기 소프트웨어 (858) 는 타이밍, 가스들의 혼합물, 가스 플로우의 양, 챔버 압력 및/또는 스테이션 압력, 챔버 온도 및/또는 스테이션 온도, 기판 온도, 타겟 전력 레벨들, RF 전력 레벨들, 기판 페데스탈, 척 및/또는 서셉터 (susceptor) 위치, 및 프로세스 툴 (800) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어 (858) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 (subroutines) 또는 제어 객체들은 다양한 프로세스 툴 프로세스들을 수행하기 위해 사용된 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어 (858) 는 임의의 적합한 컴퓨터 판독 가능한 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어 (858) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC 시퀀싱 인스트럭션들을 포함할 수도 있다. 시스템 제어기 (850) 와 연관된 대용량 저장 디바이스 (854) 및/또는 메모리 디바이스 (856) 상에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 가열기 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램이 기판을 페데스탈 (818) 상으로 로딩하고, 기판과 프로세스 툴 (800) 의 다른 부품들 사이의 인터벌을 제어하기 위해 사용되는 프로세스 툴 컴포넌트들을 위한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램이 가스 조성 (예를 들어, 본 명세서에 기술된 바와 같은 제 1 전구체 가스, 소킹 가스, 제 2 반응물질 가스, 및 퍼지 가스들) 및 플로우 레이트들을 제어하기 위한, 그리고 선택 가능하게 프로세스 스테이션 내의 압력을 안정화하기 위해 증착 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은, 예를 들어 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브, 프로세스 스테이션 내로의 가스 플로우, 등을 조절함으로써 프로세스 스테이션 내 압력을 제어하기 위한 코드를 포함할 수도 있다.
가열기 제어 프로그램이 기판을 가열하기 위해 사용되는 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 가열기 제어 프로그램은 (소킹 가스와 같은) 열 전달 가스의 기판으로의 전달을 제어할 수도 있다.
플라즈마 제어 프로그램이 본 명세서의 실시예들에 따라 하나 이상의 프로세스 스테이션들의 프로세스 전극들에 인가된 RF 전력 레벨들을 설정하기 위한 코드를 포함할 수도 있다.
압력 제어 프로그램이 본 명세서의 실시예들에 따라 반응 챔버 내의 압력을 유지하기 위한 코드를 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (850) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 그리고 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (850) 에 의해 조정된 파라미터들은 프로세스 조건들에 관련될 수도 있다. 비한정적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (850) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (800) 의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비한정적인 예들은 질량 유량 제어기들, (마노미터들 (manometers) 과 같은) 압력 센서들, 써모커플들 (thermocouples), 등을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터 데이터로 사용될 수도 있다.
시스템 제어기 (850) 는 본 명세서에 기술된 임의의 소킹 조건들 하에 수행된 소킹과 함께, 반응 챔버 내에 삽입된 기판에 ALD를 개시하기 전 소킹을 채용하는 프로세스들과 같은, 상기 기술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 직류 (Direct Current; DC) 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션들은 본 명세서에 기술된 다양한 실시예들에 따라 막 스택들의 인-시츄 증착을 동작시키도록 파라미터들을 제어할 수도 있다.
시스템 제어기는 통상적으로 하나 이상의 메모리 디바이스들 및 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들을 포함하여, 장치가 개시된 실시예들에 따른 방법들을 수행할 것이다. 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독 가능 매체는 시스템 제어기에 커플링될 수도 있다.
일부 구현예들에서, 시스템 제어기 (850) 는, 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 전에, 프로세싱 동안에, 그리고 프로세싱 후에 그들의 동작을 제어하기 위해 전자장치들과 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 “제어기”로서 지칭될 수도 있다. 시스템 제어기 (850) 는, 프로세싱 조건들 및/또는 시스템의 유형에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, RF 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 시스템 제어기 (850) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치들로 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs로서 규정된 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 수행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 시스템 제어기 (850) 로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해 규정된 레시피의 일부일 수도 있다.
시스템 제어기 (850) 는, 일부 구현예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 시스템 제어기 (850) 는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 “클라우드” 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (850) 는 하나 이상의 동작들 동안에 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 시스템 제어기 (850) 가 제어하거나 인터페이싱하도록 구성된 툴의 유형 및 수행될 프로세스의 유형에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상기 기술된 바와 같이, 시스템 제어기 (850) 는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산된 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, 원격으로 위치한 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 (spin-rinse) 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 시스템 제어기 (850) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터 그리고 툴 위치들 및/또는 로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
본 명세서에 개시된 방법들을 수행하기에 적절한 장치가 2011년 4월 11일에 출원되고, 명칭이 “PLASMA ACTIVATED CONFORMAL FILM DEPOSITION”인, 미국 특허 출원 번호 제 13/084,399 호; 및 2011년 4월 11일에 출원되고, 명칭이 “SILICON NITRIDE FILMS AND METHODS”인, 미국 특허 출원 번호 제 13/084,305 호에 더 논의되고 기술되고, 이들 각각은 전체가 본 명세서에 인용된다.
본 명세서에 기술된 장치/프로세스는, 예를 들어 반도체 디바이스들, 디스플레이들, LED들, 광전지 패널들 등의 제조 또는 제작을 위한 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시는 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 이하의 동작들의 일부 또는 전부를 포함하고, 동작 각각은 다수의 가능한 툴들로 인에이블된다: (1) 스핀-온 (spin-on) 툴 또는 스프레이-온 (spray-on) 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트의 도포; (2) 핫플레이트 또는 퍼니스 (furnace) 또는 UV (ultraviolet) 경화 툴을 사용하여 포토레지스트의 경화; (3) 웨이퍼 스텝퍼와 같은 툴로 가시광 또는 UV 광 또는 x-ray 광에 포토레지스트를 노출; (4) 레지스트를 선택적으로 제거하고 습식 벤치 (bench) 와 같은 툴을 사용하여 패터닝하도록 레지스트를 현상 (developing); (5) 건식 에칭 툴 또는 플라즈마-보조된 에칭 툴을 사용함으로써 레지스트 패턴을 하부 막 또는 워크피스 내로 전사; 및 (6) RF 플라즈마 레지스트 스트립퍼 (stripper) 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거.
결론
전술한 실시예들이 이해의 명확성의 목적들을 위해 다소 상세하게 기술되었지만, 첨부된 청구항들의 범위 내에서 특정한 변경들 및 수정들이 실시될 수도 있는 것이 명백할 것이다. 본 실시예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것에 주의해야 한다. 따라서, 본 실시예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시예들은 본 명세서에 주어진 세부사항들로 한정되지 않는다.

Claims (43)

  1. 유전체 재료에 형성된 트렌치를 갖는 기판을 제공하는 단계; 및
    상기 트렌치에 선택적으로 제거 가능한 실란트 (sealant) 층을 컨포멀하게 (conformally) 증착하는 단계로서, 상기 선택적으로 제거 가능한 실란트 층은 4족 금속을 포함하는, 상기 증착하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 4족 금속은 주석 및 납으로 구성된 그룹으로부터 선택되는, 방법.
  3. 제 1 항에 있어서,
    상기 선택적으로 제거 가능한 실란트 층은 주석 옥사이드, 주석 나이트라이드, 주석 설파이드, 납 옥사이드, 납 나이트라이드, 납 설파이드, 및 이들의 조합들로 구성된 그룹으로부터 선택되는, 방법.
  4. 제 1 항에 있어서,
    수소 가스 또는 유기 산을 사용하여 상기 유전체 재료에 대해 상기 선택적으로 제거 가능한 실란트 층을 선택적으로 제거하는 단계를 더 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 트렌치는 개구부 및 하단부를 포함하고, 그리고 상기 개구부로부터 상기 하단부로의 거리는 상기 유전체 재료의 총 두께의 적어도 약 25 ％인, 방법.
  6. 제 1 항에 있어서,
    상기 선택적으로 제거 가능한 실란트 층은 2 개 이상의 층을 포함하는, 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기판은 상기 유전체 재료 위에 금속 하드 마스크를 더 포함하는, 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 선택적으로 제거 가능한 실란트 층 상에 제 2 패터닝된 하드 마스크를 형성하는 단계를 더 포함하고, 상기 제 2 패터닝된 하드 마스크는 수소 함유 가스를 사용하여 제거 가능한, 방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 유전체 재료는 초-저-k (ultra-low-k) 실리콘 옥사이드인, 방법.
  10. 제 4 항에 있어서,
    상기 유기 산은 아세트산 및 구연산으로 구성된 그룹으로부터 선택되는, 방법.
  11. 제 7 항에 있어서,
    상기 금속 하드 마스크는 4족 금속을 포함하는, 방법.
  12. 제 7 항에 있어서,
    상기 4족 금속은 주석 및 납으로 구성된 그룹으로부터 선택되는, 방법.
  13. 제 7 항에 있어서,
    수소 함유 가스를 사용하여 상기 유전체 재료에 대해 상기 금속 하드 마스크를 선택적으로 제거하는 단계를 더 포함하는, 방법.
  14. 제 13 항에 있어서,
    상기 수소 함유 가스는 수소 (H2), 메탄 (CH4), 에틸렌 (C2H4), 암모니아 (NH3), 또는 이들의 혼합물들로 구성된 그룹으로부터 선택되는, 방법.
  15. 제 6 항에 있어서,
    상기 선택적으로 제거 가능한 실란트 층은 2 개의 층들을 포함하는, 방법.
  16. 제 15 항에 있어서,
    상기 2 개의 층들은 상이한 조성을 갖는, 방법.
  17. 제 8 항에 있어서,
    상기 수소 함유 가스는 수소 (H2), 메탄 (CH4), 에틸렌 (C2H4), 암모니아 (NH3), 또는 이들의 혼합물들로 구성된 그룹으로부터 선택되는, 방법.
  18. 제 8 항에 있어서,
    상기 제 2 패터닝된 하드 마스크는 스핀 온 탄소를 포함하는, 방법.
  19. 재료 층, 상기 재료 층 위에 제거 가능한 실란트 층, 및 상기 제거 가능한 실란트 층 상에 패터닝된 하드 마스크를 포함하는 반도체 기판을 제공하는 단계로서, 상기 재료 층은 유전체 재료 및 상기 유전체 재료 아래에 금속을 포함하는, 상기 반도체 기판을 제공하는 단계;
    상기 유전체 재료를 노출하기 위해 상기 유전체 재료에 대해 상기 제거 가능한 실란트 층을 선택적으로 에칭하는 단계; 및
    상기 금속의 표면을 노출하기 위해 상기 패터닝된 하드 마스크를 사용하여 상기 유전체 재료를 에칭하는 단계를 포함하는, 방법.
  20. 제 19 항에 있어서,
    상기 제거 가능한 실란트 층은 주석 옥사이드, 주석 나이트라이드, 납 옥사이드, 납 나이트라이드, 및 이들의 조합들로 구성된 그룹으로부터 선택되는, 방법.
  21. 제 19 항에 있어서,
    상기 유전체 재료를 에칭하는 단계는 산소 함유 반응물질에 상기 유전체 재료를 노출하는 단계를 포함하는, 방법.
  22. 제 19 항에 있어서,
    상기 제거 가능한 실란트 층을 선택적으로 에칭하는 단계는 바이어스를 인가하는 단계를 포함하는, 방법.
  23. 트렌치 및 제 1 패터닝된 하드 마스크를 포함하는 유전체 재료를 갖는 반도체 기판을 제공하는 단계;
    상기 유전체 재료 위에 제거 가능한 실란트 층을 컨포멀하게 증착하는 단계로서, 상기 제거 가능한 실란트 층은 4족 금속을 포함하는, 상기 증착하는 단계;
    상기 제거 가능한 실란트 층 위에 제 2 패터닝된 마스크를 형성하는 단계;
    상기 제 2 패터닝된 마스크를 사용하여 상기 유전체 재료를 에칭하는 단계;
    상기 제거 가능한 실란트 층 및 상기 유전체 재료에 대해 상기 제 2 패터닝된 마스크를 선택적으로 제거하는 단계; 및
    상기 유전체 재료에 대해 상기 제거 가능한 실란트 층을 선택적으로 제거하는 단계를 포함하는, 방법.
  24. 제 23 항에 있어서,
    상기 제 2 패터닝된 마스크를 선택적으로 에칭하는 단계 및 상기 제거 가능한 실란트 층을 선택적으로 제거하는 단계는 동일한 에칭 화학물질을 사용하여 수행되는, 방법.
  25. 제 24 항에 있어서,
    상기 에칭 화학물질은 수소 함유 가스를 포함하는, 방법.
  26. 제 25 항에 있어서,
    상기 수소 함유 가스는 수소 (H2), 메탄 (CH4), 에틸렌 (C2H4), 암모니아 (NH3), 또는 이들의 혼합물들로 구성된 그룹으로부터 선택되는, 방법.
  27. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 반도체 기판 상의 다른 노출된 표면들에 대해 상기 제 1 패터닝된 하드 마스크를 선택적으로 제거하는 단계를 더 포함하는, 방법.
  28. 제 27 항에 있어서,
    상기 제 2 패터닝된 마스크를 선택적으로 제거하는 단계 및 상기 제거 가능한 실란트 층을 선택적으로 제거하는 단계는 상기 동일한 에칭 화학물질을 사용하여 수행되는, 방법.
  29. 제 28 항에 있어서,
    상기 에칭 화학물질은 수소 함유 가스를 포함하는, 방법.
  30. 제 29 항에 있어서,
    상기 수소 함유 가스는 수소 (H2), 메탄 (CH4), 에틸렌 (C2H4), 암모니아 (NH3), 또는 이들의 혼합물들로 구성된 그룹으로부터 선택되는, 방법.
  31. 제 27 항에 있어서,
    상기 제 2 패터닝된 마스크를 선택적으로 제거하는 단계, 상기 제거 가능한 실란트 층을 선택적으로 제거하는 단계, 및 상기 제 1 패터닝된 하드 마스크를 제거하는 단계는 상기 동일한 에칭 화학물질을 사용하여 수행되는, 방법.
  32. 제 31 항에 있어서,
    상기 에칭 화학물질은 수소 함유 가스를 포함하는, 방법.
  33. 제 32 항에 있어서,
    상기 수소 함유 가스는 수소 (H2), 메탄 (CH4), 에틸렌 (C2H4), 암모니아 (NH3), 또는 이들의 혼합물들로 구성된 그룹으로부터 선택되는, 방법.
  34. 제 27 항에 있어서,
    상기 제거 가능한 실란트 층을 선택적으로 제거하는 단계, 및 상기 제 1 패터닝된 하드 마스크를 선택적으로 제거하는 단계는 상기 동일한 에칭 화학물질을 사용하여 수행되는, 방법.
  35. 제 34 항에 있어서,
    상기 에칭 화학물질은 수소 가스를 포함하는, 방법.
  36. 금속 표면 위에 배치된 유전체를 갖는 기판을 제공하는 단계;
    상기 금속 표면에 비아를 형성하기 위해 상기 유전체를 에칭하는 단계; 및
    트렌치를 형성하기 위해 상기 유전체의 제 1 양을 에칭하는 단계로서, 상기 에칭된 유전체의 상기 제 1 양은 상기 유전체의 총 두께의 약 50 ％ 내지 약 75 ％인, 상기 에칭하는 단계,
    상기 금속 표면을 노출하기 위해 상기 유전체의 제 2 양을 에칭하는 단계, 및
    상기 유전체의 상기 제 1 양을 에칭하는 단계와 상기 유전체의 상기 제 2 양을 에칭하는 단계 사이에 상기 유전체 위에 제거 가능한 실란트 층을 증착하는 단계에 의해, 상기 유전체의 에칭을 분기하는 (bifurcating) 단계를 포함하는, 방법.
  37. 제 36 항에 있어서,
    상기 제거 가능한 실란트 층은 혐기성 (unaerobic) 조건들을 사용하여 증착된 주석 나이트라이드를 포함하는, 방법.
  38. 제 36 항에 있어서,
    상기 제거 가능한 실란트 층은 주석 옥사이드를 포함하는, 방법.
  39. 제 36 항에 있어서,
    상기 제거 가능한 실란트 층은 2 개 이상의 층을 포함하는, 방법.
  40. 제 36 항에 있어서,
    상기 제거 가능한 실란트 층은 주석 나이트라이드의 하층 및 주석 옥사이드의 상층을 포함하는, 방법.
  41. 제 1 패터닝된 하드마스크에 의해 형성된 트렌치를 포함하는 유전체 재료를 갖는 기판을 제공하는 단계;
    상기 유전체 재료 위에 제거 가능한 실란트 층을 컨포멀하게 증착하는 단계로서, 상기 제거 가능한 실란트 층은 4족 금속을 포함하는, 상기 증착하는 단계;
    상기 제거 가능한 실란트 층 위에 제 2 패터닝된 마스크를 형성하는 단계;
    수소 함유 가스에 상기 제거 가능한 실란트 층을 노출하고 바이어스를 인가함으로써 상기 제거 가능한 실란트 층을 선택적으로 에칭하는 단계;
    상기 제 2 패터닝된 마스크를 마스크로 사용하여 상기 유전체 재료를 에칭하는 단계; 및
    수소 가스를 사용하여 상기 유전체 재료에 대해 상기 제 2 패터닝된 마스크 및 상기 제거 가능한 실란트 층을 선택적으로 제거하는 단계를 포함하는, 방법.
  42. 제 41 항에 있어서,
    상기 수소 함유 가스는 수소 (H2), 메탄 (CH4), 에틸렌 (C2H4), 암모니아 (NH3), 또는 이들의 혼합물들로 구성된 그룹으로부터 선택되는, 방법.
  43. (a) 기판을 홀딩하기 위한 페데스탈을 포함하는 프로세스 챔버;
    (b) 진공에 커플링하기 위한 적어도 하나의 유출구; 및
    (c) 상기 장치의 동작들을 제어하기 위한 제어기로서,
    (i) 4족 금속 함유 전구체의 도입을 유발하고,
    (ii) 산소 함유 반응물질 또는 질소 함유 반응물질의 도입을 유발하고, 그리고
    (iii) 수소 함유 가스의 도입을 유발하기 위한 머신-판독 가능한 인스트럭션들을 포함하는, 상기 제어기를 포함하는, 장치.
KR1020207029725A 2018-03-19 2019-03-14 챔퍼리스 (chamferless) 비아 통합 스킴 (scheme) KR20200123482A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201862644783P 2018-03-19 2018-03-19
US62/644,783 2018-03-19
PCT/US2019/022319 WO2019182872A1 (en) 2018-03-19 2019-03-14 Chamfer-less via integration scheme

Publications (1)

Publication Number Publication Date
KR20200123482A true KR20200123482A (ko) 2020-10-29

Family

ID=67987498

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207029725A KR20200123482A (ko) 2018-03-19 2019-03-14 챔퍼리스 (chamferless) 비아 통합 스킴 (scheme)

Country Status (4)

Country Link
US (1) US11987876B2 (ko)
KR (1) KR20200123482A (ko)
CN (1) CN111886689A (ko)
WO (1) WO2019182872A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
KR20180093798A (ko) 2017-02-13 2018-08-22 램 리써치 코포레이션 에어 갭들을 생성하는 방법
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
US11355353B2 (en) 2018-01-30 2022-06-07 Lam Research Corporation Tin oxide mandrels in patterning
JP7320085B2 (ja) 2019-06-27 2023-08-02 ラム リサーチ コーポレーション 交互のエッチングプロセスおよび不動態化プロセス
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect
US11189524B2 (en) * 2020-04-01 2021-11-30 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of making

Family Cites Families (155)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5826603B2 (ja) 1976-09-01 1983-06-03 日電バリアン株式会社 透明導電膜のプラズマエツチング方法
US4778562A (en) 1984-08-13 1988-10-18 General Motors Corporation Reactive ion etching of tin oxide films using neutral reactant gas containing hydrogen
US4544444A (en) 1984-08-15 1985-10-01 General Motors Corporation Reactive ion etching of tin oxide films using silicon tetrachloride reactant gas
JPS62136579A (ja) 1985-12-09 1987-06-19 Victor Co Of Japan Ltd エツチング方法
JPS62179774A (ja) 1986-02-04 1987-08-06 Fujitsu Ltd イメ−ジセンサの製造方法
US4708766A (en) 1986-11-07 1987-11-24 Texas Instruments Incorporated Hydrogen iodide etch of tin oxide
JP2644758B2 (ja) 1987-07-22 1997-08-25 株式会社日立製作所 レジスト除去方法及び装置
US4824763A (en) 1987-07-30 1989-04-25 Ekc Technology, Inc. Triamine positive photoresist stripping composition and prebaking process
JP3001891B2 (ja) 1987-10-01 2000-01-24 グンゼ株式会社 透明導電膜のエッチング方法及びその装置
JP3001894B2 (ja) 1988-09-30 2000-01-24 グンゼ株式会社 多層薄膜素子のエッチング方法及びその装置
FR2640809B1 (fr) 1988-12-19 1993-10-22 Chouan Yannick Procede de gravure d'une couche d'oxyde metallique et depot simultane d'un film de polymere, application de ce procede a la fabrication d'un transistor
US4878993A (en) 1988-12-22 1989-11-07 North American Philips Corporation Method of etching thin indium tin oxide films
JP2521815B2 (ja) 1989-08-17 1996-08-07 沖電気工業株式会社 透明導電膜のエッチング方法
US5032221A (en) 1990-05-07 1991-07-16 Eastman Kodak Company Etching indium tin oxide
US5171401A (en) 1990-06-04 1992-12-15 Eastman Kodak Company Plasma etching indium tin oxide
US5318664A (en) 1990-06-25 1994-06-07 General Electric Company Patterning of indium-tin oxide via selective reactive ion etching
JPH05267701A (ja) 1992-03-18 1993-10-15 Taiyo Yuden Co Ltd 酸化錫透明導電膜のパターニング方法
RU2053584C1 (ru) 1992-05-26 1996-01-27 Научно-исследовательский институт измерительных систем Способ формирования топологического рисунка пленки диоксида олова
JPH06151379A (ja) 1992-11-09 1994-05-31 Hitachi Ltd Ｉｔｏのエッチング方法
US5286337A (en) 1993-01-25 1994-02-15 North American Philips Corporation Reactive ion etching or indium tin oxide
DE4337309A1 (de) 1993-08-26 1995-03-02 Leybold Ag Verfahren und Vorrichtung zum Ätzen von dünnen Schichten, vorzugsweise von Indium-Zinn-Oxid-Schichten
KR0135165B1 (ko) 1993-10-15 1998-04-22 윤정환 다층레지스트를 이용한 패턴형성방법
US5723366A (en) 1994-09-28 1998-03-03 Sanyo Electric Co. Ltd. Dry etching method, method of fabricating semiconductor device, and method of fabricating liquid crystal display device
US5607602A (en) 1995-06-07 1997-03-04 Applied Komatsu Technology, Inc. High-rate dry-etch of indium and tin oxides by hydrogen and halogen radicals such as derived from HCl gas
JP4127869B2 (ja) 1995-09-28 2008-07-30 三井化学株式会社 乾式エッチング方法
US20020031920A1 (en) 1996-01-16 2002-03-14 Lyding Joseph W. Deuterium treatment of semiconductor devices
JP3587622B2 (ja) 1996-06-20 2004-11-10 三井化学株式会社 エッチングガス
US5667631A (en) 1996-06-28 1997-09-16 Lam Research Corporation Dry etching of transparent electrodes in a low pressure plasma reactor
US6036876A (en) 1997-06-25 2000-03-14 Applied Komatsu Technology, Inc. Dry-etching of indium and tin oxides
TW328624B (en) 1997-07-15 1998-03-21 Powerchip Semiconductor Corp The manufacturing method for MOS with gate-side air-gap structure
US20010008227A1 (en) 1997-08-08 2001-07-19 Mitsuru Sadamoto Dry etching method of metal oxide/photoresist film laminate
GB9726511D0 (en) 1997-12-13 1998-02-11 Philips Electronics Nv Thin film transistors and electronic devices comprising such
US6368978B1 (en) 1999-03-04 2002-04-09 Applied Materials, Inc. Hydrogen-free method of plasma etching indium tin oxide
US6326301B1 (en) * 1999-07-13 2001-12-04 Motorola, Inc. Method for forming a dual inlaid copper interconnect structure
KR100327346B1 (ko) 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
JP4554011B2 (ja) 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR100447263B1 (ko) 1999-12-30 2004-09-07 주식회사 하이닉스반도체 식각 폴리머를 이용한 반도체 소자의 제조방법
US6789910B2 (en) 2000-04-12 2004-09-14 Semiconductor Energy Laboratory, Co., Ltd. Illumination apparatus
KR100856451B1 (ko) 2000-04-25 2008-09-04 도쿄엘렉트론가부시키가이샤 소재의 플라즈마 세정장치 및 방법
US6580475B2 (en) 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6416822B1 (en) 2000-12-06 2002-07-09 Angstrom Systems, Inc. Continuous method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6428859B1 (en) 2000-12-06 2002-08-06 Angstron Systems, Inc. Sequential method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6750394B2 (en) 2001-01-12 2004-06-15 Sharp Kabushiki Kaisha Thin-film solar cell and its manufacturing method
US6623653B2 (en) 2001-06-12 2003-09-23 Sharp Laboratories Of America, Inc. System and method for etching adjoining layers of silicon and indium tin oxide
JP2003068155A (ja) 2001-08-30 2003-03-07 Ulvac Japan Ltd 透明導電性膜のドライエッチング方法
US7547635B2 (en) 2002-06-14 2009-06-16 Lam Research Corporation Process for etching dielectric films with improved resist and/or etch profile characteristics
KR100542736B1 (ko) 2002-08-17 2006-01-11 삼성전자주식회사 원자층 증착법을 이용한 산화막의 형성방법 및 이를이용한 반도체 장치의 캐패시터 형성방법
JP4748986B2 (ja) 2002-11-01 2011-08-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6953705B2 (en) 2003-07-22 2005-10-11 E. I. Du Pont De Nemours And Company Process for removing an organic layer during fabrication of an organic electronic device
KR100574952B1 (ko) 2003-11-04 2006-05-02 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법
US7435610B2 (en) 2003-12-31 2008-10-14 Chung Yuan Christian University Fabrication of array pH sensitive EGFET and its readout circuit
JP2005217240A (ja) 2004-01-30 2005-08-11 Matsushita Electric Ind Co Ltd ドライエッチング装置およびドライエッチング方法
KR100968389B1 (ko) 2004-02-09 2010-07-07 아사히 가라스 가부시키가이샤 투명전극의 제조 방법
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7355672B2 (en) 2004-10-04 2008-04-08 Asml Netherlands B.V. Method for the removal of deposition on an optical element, method for the protection of an optical element, device manufacturing method, apparatus including an optical element, and lithographic apparatus
US7338907B2 (en) 2004-10-04 2008-03-04 Sharp Laboratories Of America, Inc. Selective etching processes of silicon nitride and indium oxide thin films for FeRAM device applications
US7868304B2 (en) 2005-02-07 2011-01-11 Asml Netherlands B.V. Method for removal of deposition on an optical element, lithographic apparatus, device manufacturing method, and device manufactured thereby
EP1707952A1 (de) 2005-03-31 2006-10-04 Micronas GmbH Gassensitiver Feldeffekttransistor mit Luftspalt und Verfahren zu dessen Herstellung
DE102005031469A1 (de) 2005-07-04 2007-01-11 Merck Patent Gmbh Medium zur Ätzung von oxidischen, transparenten, leitfähigen Schichten
JP5096669B2 (ja) * 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7561247B2 (en) 2005-08-22 2009-07-14 Asml Netherlands B.V. Method for the removal of deposition on an optical element, method for the protection of an optical element, device manufacturing method, apparatus including an optical element, and lithographic apparatus
US7393736B2 (en) 2005-08-29 2008-07-01 Micron Technology, Inc. Atomic layer deposition of Zrx Hfy Sn1-x-y O2 films as high k gate dielectrics
US8317929B2 (en) 2005-09-16 2012-11-27 Asml Netherlands B.V. Lithographic apparatus comprising an electrical discharge generator and method for cleaning an element of a lithographic apparatus
US7372058B2 (en) 2005-09-27 2008-05-13 Asml Netherlands B.V. Ex-situ removal of deposition on an optical element
US7405160B2 (en) * 2005-12-13 2008-07-29 Tokyo Electron Limited Method of making semiconductor device
KR20070076721A (ko) 2006-01-19 2007-07-25 삼성전자주식회사 웨이퍼의 박막 형성 공정 개선 방법
JP4609335B2 (ja) 2006-02-02 2011-01-12 富士電機システムズ株式会社 炭化珪素半導体基板のドライエッチング方法
US20080061030A1 (en) 2006-09-13 2008-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for patterning indium tin oxide films
US7709056B2 (en) 2007-05-16 2010-05-04 Uchicago Argonne, Llc Synthesis of transparent conducting oxide coatings
US7833893B2 (en) 2007-07-10 2010-11-16 International Business Machines Corporation Method for forming conductive structures
KR100955265B1 (ko) 2007-08-31 2010-04-30 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
CN101952485A (zh) 2007-11-22 2011-01-19 出光兴产株式会社 蚀刻液组合物
TWI401331B (zh) 2007-12-06 2013-07-11 Intevac Inc 雙面濺射蝕刻基板之系統與方法（二）
US8247315B2 (en) 2008-03-17 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Plasma processing apparatus and method for manufacturing semiconductor device
US8435608B1 (en) 2008-06-27 2013-05-07 Novellus Systems, Inc. Methods of depositing smooth and conformal ashable hard mask films
FR2936651B1 (fr) 2008-09-30 2011-04-08 Commissariat Energie Atomique Dispositif optoelectronique organique et son procede d'encapsulation.
JP5446648B2 (ja) 2008-10-07 2014-03-19 信越化学工業株式会社 パターン形成方法
KR20100044029A (ko) 2008-10-21 2010-04-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20100052598A (ko) 2008-11-11 2010-05-20 삼성전자주식회사 미세 패턴의 형성방법
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
KR101642384B1 (ko) 2008-12-19 2016-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터의 제작 방법
US9640396B2 (en) 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
JP5356516B2 (ja) 2009-05-20 2013-12-04 株式会社東芝 凹凸パターン形成方法
US8163094B1 (en) 2009-07-23 2012-04-24 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method to improve indium bump bonding via indium oxide removal using a multi-step plasma process
US8796483B2 (en) 2010-04-01 2014-08-05 President And Fellows Of Harvard College Cyclic metal amides and vapor deposition using them
US9892917B2 (en) 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US9287113B2 (en) 2012-11-08 2016-03-15 Novellus Systems, Inc. Methods for depositing films on sensitive substrates
US8435901B2 (en) 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
US9487600B2 (en) 2010-08-17 2016-11-08 Uchicago Argonne, Llc Ordered nanoscale domains by infiltration of block copolymers
JP2012099517A (ja) 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
US8747964B2 (en) 2010-11-04 2014-06-10 Novellus Systems, Inc. Ion-induced atomic layer deposition of tantalum
US8901016B2 (en) 2010-12-28 2014-12-02 Asm Japan K.K. Method of forming metal oxide hardmask
US9111775B2 (en) 2011-01-28 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Silicon structure and manufacturing methods thereof and of capacitor including silicon structure
KR20120125102A (ko) 2011-05-06 2012-11-14 한국화학연구원 원자층 증착법을 이용한 주석산화물 박막의 제조방법
US9190316B2 (en) 2011-10-26 2015-11-17 Globalfoundries U.S. 2 Llc Low energy etch process for nitrogen-containing dielectric layer
TWI479663B (zh) 2011-12-22 2015-04-01 Au Optronics Corp 陣列基板及其製作方法
JP6015893B2 (ja) 2012-02-28 2016-10-26 国立研究開発法人産業技術総合研究所 薄膜トランジスタの製造方法
JPWO2013141232A1 (ja) 2012-03-23 2015-08-03 パナソニックＩｐマネジメント株式会社 太陽電池及びその製造方法
US8987047B2 (en) 2012-04-02 2015-03-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel including the same, and method of manufacturing the same
US10861978B2 (en) 2012-04-02 2020-12-08 Samsung Display Co., Ltd. Display device
US9048294B2 (en) 2012-04-13 2015-06-02 Applied Materials, Inc. Methods for depositing manganese and manganese nitrides
US8916477B2 (en) 2012-07-02 2014-12-23 Novellus Systems, Inc. Polysilicon etch with high selectivity
WO2014010310A1 (ja) 2012-07-10 2014-01-16 シャープ株式会社 半導体素子の製造方法
US20140060574A1 (en) 2012-09-04 2014-03-06 Matheson Tri-Gas In-situ tco chamber clean
JP2014086500A (ja) 2012-10-22 2014-05-12 Tokyo Electron Ltd 銅層をエッチングする方法、及びマスク
TWI539626B (zh) 2012-12-21 2016-06-21 鴻海精密工業股份有限公司 發光二極體及其製造方法
US9153486B2 (en) 2013-04-12 2015-10-06 Lam Research Corporation CVD based metal/semiconductor OHMIC contact for high volume manufacturing applications
US9437443B2 (en) 2013-06-12 2016-09-06 Globalfoundries Inc. Low-temperature sidewall image transfer process using ALD metals, metal oxides and metal nitrides
JP6353636B2 (ja) * 2013-06-21 2018-07-04 東京エレクトロン株式会社 酸化チタン膜の除去方法および除去装置
KR20150012540A (ko) 2013-07-25 2015-02-04 삼성디스플레이 주식회사 유기발광표시장치의 제조방법.
US9310684B2 (en) 2013-08-22 2016-04-12 Inpria Corporation Organometallic solution based high resolution patterning compositions
CA2965902C (en) 2013-11-04 2020-06-30 A. Burl Donaldson Direct electrical steam generation for downhole heavy oil stimulation
US9614053B2 (en) 2013-12-05 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacers with rectangular profile and methods of forming the same
US9171703B2 (en) 2013-12-20 2015-10-27 Seagate Technology Llc Apparatus with sidewall protection for features
US9379010B2 (en) 2014-01-24 2016-06-28 Intel Corporation Methods for forming interconnect layers having tight pitch interconnect structures
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US20150247238A1 (en) 2014-03-03 2015-09-03 Lam Research Corporation Rf cycle purging to reduce surface roughness in metal oxide and metal nitride films
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9209038B2 (en) 2014-05-02 2015-12-08 GlobalFoundries, Inc. Methods for fabricating integrated circuits using self-aligned quadruple patterning
US9285673B2 (en) 2014-07-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Assist feature for a photolithographic process
US9515156B2 (en) 2014-10-17 2016-12-06 Lam Research Corporation Air gap spacer integration for improved fin device performance
EP3230294B1 (en) 2014-10-23 2021-06-30 Inpria Corporation Organometallic solution based high resolution patterning compositions
US11114742B2 (en) 2014-11-25 2021-09-07 View, Inc. Window antennas
TWI633596B (zh) 2015-01-14 2018-08-21 聯華電子股份有限公司 形成溝渠的方法
US9478433B1 (en) 2015-03-30 2016-10-25 Applied Materials, Inc. Cyclic spacer etching process with improved profile control
CN107567650A (zh) 2015-04-02 2018-01-09 东京毅力科创株式会社 使用双频电容耦合等离子体(ccp)以euv抗蚀剂进行的沟槽和孔图案化
KR102329363B1 (ko) 2015-04-20 2021-11-19 보드 오브 레젼츠, 더 유니버시티 오브 텍사스 시스템 대면적 다단 나노구조의 제조
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US10049892B2 (en) 2015-05-07 2018-08-14 Tokyo Electron Limited Method for processing photoresist materials and structures
SG10201604524PA (en) 2015-06-05 2017-01-27 Lam Res Corp ATOMIC LAYER ETCHING OF GaN AND OTHER III-V MATERIALS
CN107924816B (zh) 2015-06-26 2021-08-31 东京毅力科创株式会社 具有含硅减反射涂层或硅氧氮化物相对于不同膜或掩模的可控蚀刻选择性的气相蚀刻
US9523148B1 (en) 2015-08-25 2016-12-20 Asm Ip Holdings B.V. Process for deposition of titanium oxynitride for use in integrated circuit fabrication
EP4273625A3 (en) 2015-10-13 2024-02-28 Inpria Corporation Organotin oxide hydroxide patterning compositions, precursors, and patterning
US9996004B2 (en) 2015-11-20 2018-06-12 Lam Research Corporation EUV photopatterning of vapor-deposited metal oxide-containing hardmasks
TWI661466B (zh) 2016-04-14 2019-06-01 日商東京威力科創股份有限公司 使用具有多種材料之一層的基板圖案化方法
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US20220005694A1 (en) 2016-06-28 2022-01-06 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US9997369B2 (en) 2016-09-27 2018-06-12 International Business Machines Corporation Margin for fin cut using self-aligned triple patterning
US9859153B1 (en) 2016-11-14 2018-01-02 Lam Research Corporation Deposition of aluminum oxide etch stop layers
CN108321079B (zh) 2017-01-16 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20180093798A (ko) 2017-02-13 2018-08-22 램 리써치 코포레이션 에어 갭들을 생성하는 방법
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
JP2018160556A (ja) 2017-03-23 2018-10-11 三菱電機株式会社 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、液晶表示装置、および薄膜トランジスタ
US11075079B2 (en) 2017-11-21 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Directional deposition for semiconductor fabrication
US11355353B2 (en) 2018-01-30 2022-06-07 Lam Research Corporation Tin oxide mandrels in patterning
US20210249273A1 (en) 2018-05-08 2021-08-12 Sony Semiconductor Solutions Corporation Etching method of oxide semiconductor film, oxide semiconductor workpiece, and electronic device
CN112020676A (zh) 2018-05-11 2020-12-01 朗姆研究公司 制造euv可图案化硬掩模的方法
US20190390341A1 (en) 2018-06-26 2019-12-26 Lam Research Corporation Deposition tool and method for depositing metal oxide films on organic materials
US10867804B2 (en) 2018-06-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
US10840082B2 (en) 2018-08-09 2020-11-17 Lam Research Corporation Method to clean SnO2 film from chamber
US10845704B2 (en) 2018-10-30 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Extreme ultraviolet photolithography method with infiltration for enhanced sensitivity and etch resistance
JP7320085B2 (ja) 2019-06-27 2023-08-02 ラム リサーチ コーポレーション 交互のエッチングプロセスおよび不動態化プロセス
TW202212012A (zh) 2020-06-15 2022-04-01 美商蘭姆研究公司 在腔室清潔中的錫氧化物的移除
WO2022020507A1 (en) 2020-07-23 2022-01-27 Lam Research Corporation Advanced self aligned multiple patterning using tin oxide

Also Published As

Publication number Publication date
US20210017643A1 (en) 2021-01-21
WO2019182872A1 (en) 2019-09-26
US11987876B2 (en) 2024-05-21
CN111886689A (zh) 2020-11-03

Similar Documents

Publication Publication Date Title
US10903071B2 (en) Selective deposition of silicon oxide
US10658172B2 (en) Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US10832909B2 (en) Atomic layer etch, reactive precursors and energetic sources for patterning applications
US10679848B2 (en) Selective atomic layer deposition with post-dose treatment
US10804144B2 (en) Deposition of aluminum oxide etch stop layers
US9911595B1 (en) Selective growth of silicon nitride
US9997371B1 (en) Atomic layer etch methods and hardware for patterning applications
KR102453443B1 (ko) 하부 기판의 손상 없이 SiN 막의 습식 에칭 레이트를 감소시키는 방법
US10043656B1 (en) Selective growth of silicon oxide or silicon nitride on silicon surfaces in the presence of silicon oxide
US9502238B2 (en) Deposition of conformal films by atomic layer deposition and atomic layer etch
US11987876B2 (en) Chamfer-less via integration scheme
US9355886B2 (en) Conformal film deposition for gapfill
US10651080B2 (en) Oxidizing treatment of aluminum nitride films in semiconductor device manufacturing
US20220319854A1 (en) Selective deposition using hydrolysis
KR20220006663A (ko) 원자 층 증착 동안 막 특성들의 인-시츄 (in-situ) 제어
US20210320004A1 (en) Nitride films with improved etch selectivity for 3d nand integration
US20230066676A1 (en) Core removal

Legal Events

Date Code Title Description
E902 Notification of reason for refusal