CN101499448B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN101499448B
CN101499448B CN2009100033729A CN200910003372A CN101499448B CN 101499448 B CN101499448 B CN 101499448B CN 2009100033729 A CN2009100033729 A CN 2009100033729A CN 200910003372 A CN200910003372 A CN 200910003372A CN 101499448 B CN101499448 B CN 101499448B
Authority
CN
China
Prior art keywords
mentioned
wiring
dielectric film
peristome
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2009100033729A
Other languages
English (en)
Other versions
CN101499448A (zh
Inventor
定别当裕康
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Publication of CN101499448A publication Critical patent/CN101499448A/zh
Application granted granted Critical
Publication of CN101499448B publication Critical patent/CN101499448B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82035Reshaping, e.g. forming vias by heating means
    • H01L2224/82039Reshaping, e.g. forming vias by heating means using a laser
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82047Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92142Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体装置及该半导体装置的制造方法,其中,准备具有半导体基板(8)、外部连接用电极(14a)、以及覆盖上述外部连接用电极(14a)的电极覆盖层(7)的半导体构成体(6),并且,准备具有形成有与外部连接用电极(14a)对应的第1开口部(5)的布线(2)的底板(52)。将半导体构成体(6)固定在上述底板(52)上之后,除去底板(52),在布线(2)的第1开口部(5)所对应的电极覆盖层(7)上形成到达外部连接用电极(14a)的第2开口部(17)。之后,形成将布线(2)和外部连接用电极(14a)电连接的连接导体(22)。

Description

半导体装置及其制造方法 
技术领域
本发明涉及一种半导体装置及其制造方法。 
背景技术
为了增大半导体装置的安装密度,采用将称作CSP(芯片级封装:ChipScale Package)的半导体构成体设置在比该半导体构成体平面尺寸更大的底板上的方法。日本公开专利2004-71998号公报公开有这样的半导体装置的结构以及制造方法。在该现有技术公开的半导体装置中,在半导体构成体的周围的底板上设置有绝缘层。在半导体构成体以及绝缘层上设置有上层绝缘膜。上层绝缘膜上设置上层布线,该上层布线连接于半导体构成体的外部连接用电极(柱状电极)。 
在上述以往的半导体装置的制造方法中,在其尺寸能够形成多个完成的半导体装置的底板上配置多个半导体构成体,形成绝缘层以及上层绝缘膜,并在上层绝缘膜上形成上层布线。因此,在上层绝缘膜上形成上层布线时,半导体构成体已经埋入上层绝缘膜下。 
因此,在形成上层布线后,在进行上层布线的检查的结果被判定为不良的情况下,不得不废弃优良的、价格比较高的半导体构成体,其已经埋入判定为上述不良的上层布线下的上层绝缘膜下。其结果是,如果考虑上述结构的半导体装置的合格率,不得不使上层布线成型的合格率要求变得极为严格。 
例如,50~70μm尺度下形成布线的合格率的现状为80~85%,而从上述结构的半导体装置的成本面来说,合格率要求为99.5%以上,该要求不能被满足。特别是,伴随着布线的细微化的进行,正在寻求能够适用于30~50μm尺度、15~25μm尺度的方法。 
发明内容 
因此,本发明的目的是提供一种能够提高整体合格率的半导体装置的制造方法。 
根据本发明,提供了一种具有以下部分的半导体装置:半导体构成体(6),具有半导体基板(8)、设置于上述半导体基板(8)上的外部连接用电极(14a)、以及形成有使上述外部连接用电极(14a)的至少一部分露出的第2开口部(17)的电极覆盖层(7);绝缘层(34),形成于上述半导体构成体(6)的周围;布线(2),横跨上述半导体构成体(6)下以及上述绝缘层(34)下地形成,并具有连接垫片部(2a),该连接垫片部(2a)形成有与上述外部连接用电极(14a)对应的第1开口部(5);和连接导体(22),经由上述第2开口部(17)以及上述第1开口部(5)将上述外部连接用电极(14a)以及上述布线(2)电连接,上述连接导体(22)从上述布线(2)突出。 
并且,本发明提供一种半导体装置的制造方法,根据该制造方法,准备半导体构成体(6)的工序,该半导体构成体(6)具有半导体基板(8)、设置于上述半导体基板(8)上的外部连接用电极(14a)、以及覆盖上述外部连接用电极(14a)的电极覆盖层(7);准备具有布线(2)的底板(52)的工序,上述布线(2)具有形成有与外部连接用电极(14a)对应的第1开口部(5)的连接垫片部(2a);将半导体构成体(6)固定于上述底板(52)上的工序;在上述半导体构成体的周围的上述底板(52)上形成绝缘层(34)的工序;除去上述底板(52)的工序;将到达上述外部连接用电极(14a)的第2开口部(17)形成在与上述布线(2)的上述第1开口部(5)对应的上述半导体构成体(6)的上述电极覆盖层(7)上的工序;和形成连接导体(22)的工序,该连接导体(22)将上述布线(2)与上述外部连接用电极(14a)电连接,上述连接导体(22)从上述布线(2)突出。 
发明效果 
根据本发明,在分别形成具有外部连接用电极的半导体构成体以及布线并将这两者固定之后,进行外部连接用电极与布线的电连接,所以,在搭载半导体构成体前,能够进行布线的检查,由此,能够提高整体的合格率。 
附图说明
图1是本发明的第1实施方式的半导体装置的截面图。 
图2是图1所示的半导体装置的制造方法的一个例子,是最初准备的装置的截面图。 
图3(A)是图2的后续工序的截面图,图3(B)是其仰视图。 
图4是图3的后续工序的截面图。 
图5是图4的后续工序的截面图。 
图6是图5的后续工序的截面图。 
图7是图6的后续工序的截面图。 
图8是图7的后续工序的截面图。 
图9是图8的后续工序的截面图。 
图10是图9的后续工序的截面图。 
图11是图10的后续工序的截面图。 
图12是图11的后续工序的截面图。 
图13是图12的后续工序的截面图。 
图14是图13的后续工序的截面图。 
图15是本发明的第2实施方式的半导体装置的截面图。 
图16是图15所示的半导体装置的制造方法的一个例子,是最初准备的装置的截面图。 
图17是图16的后续工序的截面图。 
图18是图17的后续工序的截面图。 
图19是图18的后续工序的截面图。 
图20是图19的后续工序的截面图。 
图21是图20的后续工序的截面图。 
图22是图21的后续工序的截面图。 
图23是本发明的第3实施方式的半导体装置的截面图。 
图24是图23所示的半导体装置的制造方法的一个例子,是最初准备的装置的截面图。 
图25是图24的后续工序的截面图。 
图26是图25的后续工序的截面图。 
图27是图26的后续工序的截面图。 
图28是图27的后续工序的截面图。 
图29是图28的后续工序的截面图。 
图30是图29的后续工序的截面图。 
图31是图30的后续工序的截面图。 
图32是图31的后续工序的截面图。 
图33是图32的后续工序的截面图。 
图34是本发明的第4实施方式的半导体装置的截面图。 
图35是本发明的第5实施方式的半导体装置的截面图。 
图36是图35所示的半导体装置的制造方法的一个例子,是最初工序的截面图。 
图37是图36的后续工序的截面图。 
图38是图37的后续工序的截面图。 
图39是图38的后续工序的截面图。 
图40是图39的后续工序的截面图。 
图41是图40的后续工序的截面图。 
图42是本发明的第6实施方式的半导体装置的截面图。 
图43是本发明的第7实施方式的半导体装置的截面图。 
图44是图43所示的半导体装置的制造方法的一个例子,是规定工序的截面图。 
图45是图44的后续工序的截面图。 
图46是图45的后续工序的截面图。 
图47是图46的后续工序的截面图。 
图48是本发明的第8实施方式的半导体装置的截面图。 
图49是图48所示的半导体装置的制造方法的一个例子,是规定工序的截面图。 
图50是图49的后续工序的截面图。 
图51是图50的后续工序的截面图。 
图52是图51的后续工序的截面图。 
图53是本发明的第9实施方式的半导体装置的截面图。 
图54是本发明的第10实施方式的半导体装置的截面图。 
图55是本发明的第11实施方式的半导体装置的截面图。 
图56是本发明的第12实施方式的半导体装置的截面图。 
图57是本发明的第13实施方式的半导体装置的截面图。 
图58是本发明的第14实施方式的半导体装置的截面图。 
附图标记 
1下层绝缘膜(绝缘膜) 
2第1下层布线(布线) 
5开口部(第1开口部) 
6半导体构成体 
7粘结层(电极覆盖层) 
8硅基板 
9连接垫片 
10绝缘膜 
12保护膜 
14布线 
17开口部(第2开口部) 
21第2下层布线 
22连接垫片部(连接导体) 
28开口部(第3开口部) 
31下层覆盖涂层膜 
33锡球 
34绝缘层 
35上层绝缘膜 
36上层布线 
39上层覆盖涂层膜 
41贯通孔 
42上下导通部 
51、52底板 
57副底板 
具体实施方式
(第1实施方式) 
图1表示作为本发明第1实施方式的半导体装置的截面图。该半导体装置具有环氧系树脂、聚酰亚胺系树脂、以及由玻璃布基材环氧树脂等构成的平面方形的绝缘膜1。第1下层布线(布线)2以其上表面与下层绝缘膜1的上表面成为同一平面的方式埋入该下层绝缘膜(绝缘膜)1的上表面侧。第1下层布线2由两层构造构成,两层构造是由镍构成的基底金属层3和设置于基底金属层3的下表面的、由铜构成的上部金属层4。第1下层布线2的一个连接垫片部2a成为具有平面形状为圆形的开口部5的圆环形(参照图3(B)),并配置于下层绝缘膜1的上表面中央部。 
半导体构成体6经由环氧系树脂等构成的粘结层(电极覆盖层)7而搭载于包含第1下层布线2的下层绝缘膜1的上表面中央部。半导体构成体6具有平面方形的硅基板(半导体基板)8。在硅基板8的下表面设置规定功能的集成电路(没有图示),在下表面周边部,与集成电路相连接的、由铝系金属等构成的多个连接垫片9沿着各边排列设置。氧化硅等构成的绝缘膜10设置于除连接垫片9的中央部之外的硅基板8的下表面,连接垫片9的中央部经由设置于绝缘膜10的开口部11而露出。 
聚酰亚胺系树脂等构成的保护膜12设置于绝缘膜10的下表面。开口部13设置于与绝缘膜10的开口部11相对应的部分的保护膜12。保护膜12的下表面设置有布线14。布线14由2层构造形成,2层构造是设置于保护膜12的下表面的、由镍构成的基底金属层15和设置于基底金属层15的下表面的、由铜构成的上部金属层16。布线14的一端部经由绝缘膜10和保护膜12的开口部11、13而连接于连接垫片9。布线14在附图中仅图示2根,实际上,具有与沿着平面方形的硅基板8的各边排列的连接垫片9相对应的根数,上述连接垫片9作为后述连接垫片部14a的各其它端部,在保护膜12上排列成矩阵状。 
而且,通过包含其布线14的保护膜12的下表面经由由环氧系树脂等构成的粘结层7而粘结于包含第1下层布线2的下层绝缘膜1的上表面中央部,半导体构成体6搭载于包含第1下层布线2的下层绝缘膜1的上表 面中央部。圆形的开口部17设置在与半导体构成体6的布线14的连接垫片部(外部连接用电极)14a的下表面中央部所对应的部分的粘结层7上。粘结层7的开口部17与第1下层布线2的一个连接垫片部2a的开口部5连通。 
下层绝缘膜1的下表面设置有第2下层布线21和连接垫片部(连接导体)22。第2下层布线21以及连接垫片部22由两层构造构成,两层构造是设置于下层绝缘膜1的下表面的、由镍构成的基底金属层23、24和设置于基底金属层23、24下表面的、由铜构成的上部金属层25、26。第2下层布线21的一端部,经由设置于下层绝缘膜1的圆形的开口部27而与第1下层布线2的另一个连接垫片部连接。 
连接垫片部22经由设置于下层绝缘膜1的圆形开口部28而与第1下层布线2的一个连接垫片部2a连接,并且,经由第1下层布线2的一个连接垫片部2a的开口部5以及粘结层7的开口部17而与半导体构成体6的布线14的连接垫片部14a连接。换言之,连接垫片部22是用于将第1下层布线2的一个连接垫片部2a和半导体构成体6的布线14的连接垫片部14a连接的装置。 
由阻焊剂等构成的下层覆盖涂层(overcoat)膜31设置于第2下层布线21、连接垫片部22、以及下层绝缘膜1的下表面。在与第2下层布线21的连接垫片部相对应的部分的下层覆盖涂层膜31上设置有开口部32。锡球33与第2下层布线21的连接垫片部连接并设置于下层覆盖涂层膜31的开口部32内以及其下方。 
在半导体构成体6和粘结层7的周围,在第1下层布线2的上表面和下层绝缘膜1的上表面设置有绝缘层34。绝缘层34由环氧系树脂、聚酰亚胺系树脂、以及玻璃布基材环氧树脂等构成。在半导体构成体6和绝缘层34的上表面,设置有上层绝缘膜35,该上层绝缘膜35由与下层绝缘膜1相同的材料构成。 
上层绝缘膜35的上表面设置有上层布线36。上层布线36由两层构造构成,两层构造是设置于上层绝缘膜35的上表面的、由镍构成的基底金属层37和设置于基底金属层37上表面的、由铜构成的上部金属层38。在包含上层布线36的上层绝缘膜35的上表面设置有由阻焊剂等构成的上层覆 盖涂层膜39。在与上层布线36的连接垫片部相对应的部分的上层覆盖涂层膜39设置有开口部40。 
第2下层布线21和上层布线36经由设置于贯通孔41的内壁面的上下导通部42而连接,上述贯通孔41设置于下层绝缘膜1、绝缘层34、以及上层绝缘膜35的规定位置。上下导通部42由2层构造构成,该2层构造是设置于贯通孔41的内壁面的、由镍构成的基底金属层43和设置于基底金属层43的内面的、由铜构成的上部金属层44。上下导通部42内填充有阻焊剂等构成的填充材料45。 
接下来,对该半导体装置的制造方法的一个例子进行说明。首先,如图2所示,首先准备在由铜箔构成的底板51的下表面形成由无电解镀镍构成的第1下层布线用基底金属层形成用层3a以及由电解镀铜构成的第1下层布线用上部金属层形成用层4a的装置。该情况下,该准备的装置的尺寸成为能够形成多个如图1所示的完成的半导体装置的尺寸。 
接下来,当通过光刻法使第1下层布线用上部金属层形成用层4a和第1下层布线用基底金属层形成用层3a形成图形时,如图3(A)和图3(A)的仰视图3(B)所示,在底板51的下表面,形成由基底金属层3以及上部金属层4构成的2层结构的第1下层布线2。在该状态下,开口部5形成于第1下层布线2的一个连接垫片部2a的中央部。 
另外,第1下层布线2的形成方法也可以如下所述。即,首先,准备在图2的底板51的下表面仅有第1下层布线用基底金属层形成用层3a,而没有第1下层布线用上部金属层形成用层4a的装置。而且,在第1下层布线用基底金属层形成用层3a的下表面设置电镀抗蚀层膜,使除去了包含连接垫片部2a的第1下层布线2所对应的区域的电镀抗蚀层膜形成图形。 
接下来,通过将第1下层布线用基底金属层形成用层3a作为电镀电流通路的铜电解电镀,从而在第1下层布线用基底金属层形成用层3a的下表面形成具有开口部5的上部金属层4。接下来,剥离电镀抗蚀层膜,再接下来,将上部金属层4作为掩膜,蚀刻并除去第1下层布线用基底金属层形成用层3a的不需要的部分,形成在上部金属层4的上表面具有开口部5的基底金属层3。这样一来,形成第1下层布线2。另外,以下将这样的形成方法称为图形电镀法。 
接下来,进行第1下层布线2的外观检查或导通检查。通过该检查,在底板51下的多个半导体装置形成区域中,在第1下层布线2如所期望的那样形成的情况下,判定为良,在第1下层布线2没有如所期望的那样形成的情况下,判定为不良。而且,判定为良的半导体装置形成区域作为优良半导体装置形成区域,判定为不良的半导体装置形成区域作为不良半导体装置形成区域而识别。 
接下来,如图4所示,在由铜箔构成的其它的底板52的上表面配置由环氧系树脂、聚酰亚胺系树脂、以及玻璃布基材环氧树脂等构成的下层绝缘膜形成用薄膜1a。在该情况下,下层绝缘膜形成用薄膜1a中的环氧系树脂等构成的热硬化性树脂变为半硬化状态。接下来,在下层绝缘膜形成用薄膜1a的上表面,配置图3(A)、图3(B)所示的装置,即,在底板51的下表面形成了第1下层布线2的装置。 
接下来,如图5所示,使用一对加热加压板53、54从上下对下层绝缘膜形成用薄膜(绝缘膜形成用薄膜)1a进行加热加压。通过该加热加压,下层绝缘膜形成用薄膜1a中的热硬化性树脂流动,并通过之后的冷却而固化,两底板51、52之间形成下层绝缘膜1,并且,第1下层布线2埋入于下层绝缘膜1的上表面侧。这样,在本实施方式中,由于第1下层布线2埋入于下层绝缘膜1的上表面侧,具有使完成的半导体装置的厚度变薄的效果。 
接下来,当通过蚀刻而除去上侧底板51时,如图6所示,使包含第1下层布线2的下层绝缘膜1的上表面露出。在该状态下,第1下层布线2的上表面与下层绝缘膜1的上表面成为同一平面。并且,第1下层布线2的一个连接垫片部2a的开口部5内填充有下层绝缘膜1。另外,也可以在该时点进行第1下层布线2的外观检查或导通检查。 
接下来,如图7所示,准备半导体构成体6。该半导体构成体6通过以下方式获得,即,在晶片状态的硅基板8下形成了集成电路(没有图示)、铝系金属等构成的连接垫片9、氧化硅等构成的绝缘膜10、聚酰亚胺系树脂等构成的保护膜12以及布线14(由镍构成的基底金属层15以及由铜构成的上部金属层16),之后,通过切片而单片化。 
接下来,经由由环氧系树脂等构成的粘结层7,将包含半导体构成体 6的布线14的保护膜12的下表面粘结于包含第1下层布线2的下层绝缘膜1的上表面的半导体构成体搭载区域,由此,搭载半导体构成体6。在该情况下,使用印刷法和调合器等而将称为NCP(非导电性粘胶剂)的胶,或者将称作NCF(非导电性薄膜)的粘结片,供给到第1下层布线2以及下层绝缘膜1的上表面的半导体构成体搭载区域,通过加热压接而将半导体构成体6固定在包含第1下层布线2的下层绝缘膜1的上表面。 
这里,如上所述,进行第1下层布线2的外观检查或导通检查,由于将包含第1下层布线2的下层绝缘膜1的上表面的多个半导体装置形成区域识别为优良半导体装置形成区域和不良半导体装置形成区域,所以,仅在优良半导体装置形成区域搭载半导体构成体6,而不在不良半导体装置形成区域搭载半导体构成体6。 
接下来,如图8所示,使用销等在定位的同时将格子状的绝缘层形成用片34a配置在包含第1下层布线2的下层绝缘膜1的上表面,上述第1下层布线2位于包含粘结层7的半导体构成体6的周围。绝缘层形成用片34a是如下装置,即,例如,该装置使由环氧系树脂等构成的热硬化性树脂浸透玻璃布等构成的基材,使热硬化性树脂为半硬化状态并成为片状,通过冲孔等形成多个方形的开口部55。绝缘层形成用片34a的开口部55的尺寸比半导体构成体6的尺寸稍大。因此,在绝缘层形成用片34a和半导体构成体6之间形成间隙56。 
接下来,在绝缘层形成用片34a的上表面配置如下装置,即,该装置在由铜箔构成的副底板57的下表面形成有上层绝缘膜形成用层35a。上层绝缘膜形成用层35a由与下层绝缘膜1相同的材料构成,其中的由环氧系树脂等构成的热硬化性树脂为半硬化状态。 
接下来,如图9所示,使用一对加热加压板53、54从上下对绝缘层形成用片34a和上层绝缘膜形成用层35a进行加热加压。通过该加热加压,绝缘层形成用片34a和上层绝缘膜形成用层35a中的热硬化性树脂流动并填充图8所示的间隙56,通过之后的冷却而固化,在包含第1下层布线2的下层绝缘膜1的上表面形成绝缘层34,该第1下层布线2位于包含粘结层7的半导体构成体6的周围,并且,在半导体构成体6和绝缘层34的上表面形成上层绝缘膜35。 
这里,如图8所示,由于在绝缘层形成用片34a的下表面配置有下层绝缘膜1和底板52,在绝缘层形成用片34a的上表面配置有上层绝缘膜形成用层35a以及副底板57,该上层绝缘膜形成用层35a由与下层绝缘膜1相同的材料构成,上述副底板57由与底板52相同的材料构成,所以,绝缘层形成用片34a的部分的厚度方向的材料结构对称。其结果是,通过加热加压,绝缘层形成用片34a和上层绝缘膜形成用层35a在厚度方向对称地硬化收缩,进而作为整体难以产生弯曲,能够使向这之后的工序的搬送或这之后的工序中的加工精度不容易出现问题。 
该情况下,下层绝缘膜1由于其中的热硬化性树脂预先硬化,所以即使加热加压也基本不变形。并且,通过副底板57,能够防止上层绝缘膜形成用层35a中的硬化性树脂不必要地附着于上侧的加热加压板53的下表面的情况。其结果是,上侧的加热加压板53能够直接再利用。 
接下来,当通过蚀刻而除去底板52以及副底板57时,如图10所示,下层绝缘膜1的下表面露出,并且,上层绝缘膜35的上表面露出。在该状态下,即使除去底板52和副底板57,通过下层绝缘膜1、绝缘层34以及上层绝缘膜35的存在,能够充分地确保强度。这样,在本实施方式中,由于通过蚀刻而除去制造工序中必要的底板52和副底板57,所以,具有能够使完成的半导体装置的厚度变薄的效果。 
接下来,如图11所示,通过由激光束照射而进行的激光加工,开口部28、27形成于第1下层布线2的一个连接垫片部2a和另一个连接垫片部的各下表面中央部所对应的部分的下层绝缘膜1,并且,在除去第1下层布线2的一个连接垫片部2a的开口部5内的下层绝缘膜1的同时,开口部17形成于半导体构成体6的布线14的连接垫片部14a的下表面中央部所对应的部分的粘结层7。并且,通过使用机械钻孔或通过由激光束照射而进行的激光加工,贯通孔41形成于下层绝缘膜1、绝缘层34以及上层绝缘膜35的规定位置。 
对照射激光束并形成开口部27、28以及17的情况进行说明。当将激光束照射于下层绝缘膜1时,形成与该激光束直径相对应的直径的大小的开口部27、28。这里,半导体构成体6的布线14的连接垫片部14a的直径比第1下层布线2的一个连接垫片部2a的外径小,比内径(开口部5的直 径)大。因此,当激光束的束径在半导体构成体6的布线14的连接垫片部14a的直径以上并不足第1下层布线2的一个连接垫片部2a的外径时,由于通过连接垫片部2a而遮断照射于连接垫片部2a的开口部5的外部的激光束,所以,形成于粘结层7的开口部17的直径为与第1下层布线2的一个连接垫片部2a的开口部5的直径相对应的大小。 
即,第1下层布线2的一个连接垫片部2a,通过在其中央部具有开口部5,从而作为通过由激光束的照射进行的激光加工而在粘结层7形成开口部17时的掩膜而发挥作用,并被连接垫片部2的开口部5自定位于粘结层7,并形成与连接垫片部2的开口部5相同直径的开口部17。 
其结果是,能够使形成于粘结层7的开口部17的直径尽可能的小,并且,半导体构成体6的布线14的连接垫片部14a对于第1下层布线2的一个连接垫片部2a的对位变得比较容易,进而,能够使半导体构成体6的布线14的连接垫片部14a的直径尽可能的小,并且能够实现半导体构成体6的微小化。 
例如,在目前状况下,激光束的束径最小为50μm左右,形成于下层绝缘膜1的开口部27、28的直径为70μm左右。因此,当全部接受照射的激光束时,如果考虑激光加工精度,以目前状况下的方法,半导体构成体6的布线14的连接垫片部14a的直径必须为100~120μm。 
与此相对,在将第1下层布线2的连接垫片部2a作为激光束的掩膜的本实施方式的方法中,由于能够使通过光刻法而形成的第1下层布线2的一个连接垫片部2a的开口部5的直径为20~50μm,特别是为20~30μm,所以,能够使半导体构成体6的布线14的连接垫片部14a的直径为50~80μm,特别是为50~60μm,并且能够实现半导体构成体6的微小化。 
接下来,如图12所示,在经由下层绝缘膜1的开口部27、28而露出的第1下层布线2的两连接垫片部下表面、以及经由第1下层布线2的一个连接垫片部2a的开口部5和粘结层7的开口部17而露出半导体构成体6的布线14的连接垫片部14a下表面、以及下层绝缘膜1的下表面整体、上层绝缘膜35的上表面整体、以及贯通孔41的内壁面,通过铜的无电解电镀,形成基底金属层58、37、43。接下来,通过进行将基底金属层58、37、43作为电流通路的铜电解,在基底金属层58、37、43的表面形成上部金属 层59、38、44。 
接下来,当使用相同的掩膜并通过光刻法使上部金属层59、38以及基底金属层58、37形成图形时,成为图13所示那样。即,在下层绝缘膜1的下表面,形成由基底金属层23、24和上部金属层25、26构成的2层结构的第2下层布线21以及连接垫片部22。并且,在上层绝缘膜35的上表面,形成由基底金属层37以及上部金属层38构成的2层结构的上层布线36。另外,在贯通孔41的内壁面,形成由基底金属层43以及上部金属层44构成2层结构的上下导通部42。另外,第2下层布线21、连接垫片部22、上层布线36、以及上下导通部42也可以通过图形电镀法而形成,图形电镀法是在基底金属层58、37上形成除去了上部金属层形成区域的电镀抗蚀层膜之后,通过电解电镀而形成上部金属层59、38、44。 
接下来,如图14所示,在第2下层布线21、连接垫片部22以及下层绝缘膜1的下表面,通过网板印刷法、旋涂法等,形成由阻焊剂等构成的下层覆盖涂层膜31。并且,在上层布线36以及上层绝缘膜35的上表面,通过网板印刷法、旋涂法等,形成由阻焊剂等构成的上层覆盖涂层膜39。在该状态下,上下导通部42内填充有由阻焊剂等构成的填充材料45。 
接下来,通过由激光照射而进行的激光加工,开口部32形成于第2下层布线21的连接垫片部所对应的部分的下层覆盖涂层膜31。并且,通过由激光照射而进行的激光加工,开口部40形成于上层布线36的连接垫片部所对应的部分的上层覆盖涂层膜39。 
接下来,使锡球33与第2下层布线21的连接垫片部连接并形成于下层覆盖涂层膜31的开口部32内以及其下方。接下来,在相互邻接的半导体构成体6之间,当切断下层覆盖涂层膜31、下层绝缘膜1、绝缘层34、上层绝缘膜35、以及上层覆盖涂层膜39时,得到多个图1所示的半导体装置。该情况下,如上所述,由于半导体构成体6不搭载于不良半导体装置形成区域,所以,除了得到具有半导体构成体6的半导体装置之外,还得到不具有半导体构成体6的半导体装置。 
如上所述,在该半导体装置的制造方法中,在搭载半导体构成体6之前,进行第1下层布线2的外观检查或导通检查,识别优良半导体装置形成区域和不良半导体装置形成区域,由于仅在优良半导体装置形成区域搭 载半导体构成体6,所以除了得到具有如图1所示的半导体构成体6的半导体装置之外,还得到不具有半导体构成体6的半导体装置。 
其结果是,即使第1下层布线2的形成合格率低的情况下,也能够提高具有半导体构成体6的半导体装置的合格率,并能够有效地使用昂贵的半导体构成体6。并且,如果从第1下层布线2来看,即使作为30~50μm尺度、15~25μm尺度,也能够提高合格率。 
参照图6进行说明,考虑在形成于底板52的上表面的下层绝缘膜1的上表面,形成由无电解镀锡构成的第1下层布线用基底金属层形成用层以及由电解铜电镀构成的第1下层布线用上部金属层形成用层,通过形成图形,形成由基底金属层3和上部金属层4构成的2层结构的第1下层布线2。在该情况下,为了使第1下层布线2和下层绝缘膜1的密接性良好,必须通过预先实施表面粗化处理而使下层绝缘膜1的上表面成为粗化面(凹凸面)。但是,当下层绝缘膜1的上表面凹凸时,在其上形成第1下层布线2的微小化中存在限制,难以成为40μm尺度以下。 
与之相对,在上述半导体装置的制造方法中,如图2所示,在底板51的下表面形成由无电解镀镍构成的第1下层布线用基底金属层形成用层3a以及由电解铜电镀构成的第1下层布线用上部金属形成用层4a,通过形成图形,如图2所示,形成由基底金属层3和上部金属层4构成的2层结构的第1下层布线2,在经过图4以及图5所示的工序之后,如图6所示,第1下层布线2埋入在其它的底板52的上表面形成的下层绝缘膜2的上表面侧。 
该情况下,如图2所示,由于在由铜箔构成的底板51的下表面形成由无电解镍电镀构成的第1下层布线用基底金属层形成用层3a,所以,即使底板51的下表面平坦,也能够使第1下层布线用基底金属层形成用层3a和底板51的密接性良好。其结果是,能够促进形成于底板51平坦的下表面的第1下层布线2的微小化,并能够成为40μm尺度以下。 
(第2实施方式) 
图15是表示本发明的第2实施方式的半导体装置的截面图。在该半导体装置中,与图1所示的半导体装置的不同点在于,第1下层布线2为仅由铜层构成的1层结构,并且,该第1下层布线2设置在下层绝缘膜1 的上表面。 
接下来,对该半导体装置的制造方法的一个例子进行说明。首先,如图16所示,准备在由铜箔构成的底板51的上表面形成由环氧系树脂、聚酰亚胺系树脂、玻璃布基材环氧系树脂等构成的下层绝缘膜1以及由铜箔构成的第1下层布线形成用层2b的装置。在该情况下,该准备的装置的尺寸也成为能够形成多个如图1所示的完成的半导体装置的尺寸。下层绝缘膜1中的环氧系树脂等构成的热硬化性树脂已经硬化。 
接下来,当通过光刻法使第1下层布线形成用层2b形成图形时,如图17所示,在下层绝缘膜1的上表面形成仅由铜层构成的第1下层布线2。在该状态下,圆孔5形成于第1下层布线2的一个连接垫片部2a的中央部。 
接下来,进行第1下层布线2的外观检查或导通检查。通过该检查,在底板52上的多个半导体装置形成区域中,在第1下层布线2如所期望的那样形成的情况下,判定为良,在第1下层布线2没有如所期望的那样形成的情况下,判定为不良。而且,判定为良的半导体装置形成区域作为优良半导体装置形成区域,判定为不良的半导体装置形成区域作为不良半导体装置形成区域而识别。 
接下来,如图18所示,经由由环氧系树脂等构成的粘结层7,将包含半导体构成体6的布线14的保护膜12的下表面粘结于包含第1下层布线2的下层绝缘膜1的上表面的半导体构成体搭载区域。在该情况下,将称为NCP的粘结材或者称作NCF的粘结片,预先供给到包含第1下层布线2的下层绝缘膜1的上表面的半导体构成体搭载区域,通过加热压接而将半导体构成体6固定在包含第1下层布线2的下层绝缘膜1的上表面。在该状态下,在第1下层布线2的一个连接垫片部2a的圆孔5内填充有粘结层7。 
在该情况下,如上所述,进行第1下层布线2的外观检查或导通检查,由于将包含第1下层布线2的下层绝缘膜1的上表面的多个半导体装置形成区域识别为优良半导体装置形成区域和不良半导体装置形成区域,所以,仅在优良半导体装置形成区域搭载半导体构成体6,而不在不良半导体装置形成区域搭载半导体构成体6。 
接下来,如图19所示,使用销等在定位的同时将格子状的绝缘层形成用片34a配置在包含第1下层布线2的下层绝缘膜1的上表面,上述第1 下层布线2位于包含粘结层7的半导体构成体6的周围。在该情况下,绝缘层形成用片34a是如下装置,即,例如,该装置使由环氧系树脂等构成的热硬化性树脂浸透玻璃布等构成的基材,使热硬化性树脂为半硬化状态并成为片状,通过冲孔等形成多个方形的开口部55。绝缘层形成用片34a的开口部55的尺寸比半导体构成体6的尺寸稍大。因此,在绝缘层形成用片34a和半导体构成体6之间形成间隙56。 
接下来,在绝缘层形成用片34a的上表面配置如下装置,即,该装置在由铜箔构成的副底板57的下表面形成上层绝缘膜形成用层35a。在该情况下,上层绝缘膜形成用层35a由与下层绝缘膜1相同的材料构成,其中的由环氧系树脂等构成的热硬化性树脂为半硬化状态。 
接下来,如图20所示,使用一对加热加压板53、54从上下对绝缘层形成用片34a和上层绝缘膜形成用层35a进行加热加压。通过该加热加压,绝缘层形成用片34a和上层绝缘膜形成用层35a中的热硬化性树脂流动并填充图19所示的间隙56,通过之后的冷却而固化,在包含第1下层布线2的下层绝缘膜1的上表面形成绝缘层34,该第1下层布线2位于包含粘结层7的半导体构成体6的周围,并且,在半导体构成体6和绝缘层34的上表面形成上层绝缘膜35。 
接下来,当通过蚀刻而除去底板52以及副底板57时,如图21所示,下层绝缘膜1的下表面露出,并且,上层绝缘膜35的上表面露出。在该状态下,即使除去底板52和副底板57,通过下层绝缘膜1、绝缘层34以及上层绝缘膜35的存在,能够充分地确保强度。 
接下来,如图22所示,通过由激光束照射而进行的激光加工,开口部28、27形成于第1下层布线2的一个连接垫片部2a和另一个连接垫片部的各下表面中央部所对应的部分的下层绝缘膜1,并且,在除去第1下层布线2的一个连接垫片部2a的圆孔5内的粘结层7的同时,开口部17形成于半导体构成体6的布线14的连接垫片部14a的下表面中央部所对应的部分的粘结层7。并且,通过使用机械钻孔或通过由激光束照射而进行的激光加工,贯通孔41形成于下层绝缘膜1、绝缘层34以及上层绝缘膜35的规定位置。 
在该情况下,半导体构成体6的布线14的连接垫片部14a的直径比 第1下层布线2的一个连接垫片部2a的外径小,比内径(圆孔5的直径)大,因此,与上述第1实施方式的情况相同,能够使半导体构成体6的布线14的连接垫片部14a的直径尽可能的小,并且能够实现半导体构成体6的微小化。 
之后,经过与上述第1实施方式的情况相同的工序,得到多个图15所示的半导体装置。在该情况下,如上所述,由于在不良半导体装置形成区域不搭载半导体构成体6,所以如图15所示,除了具有半导体构成体6的半导体装置之外,还能得到不具有半导体构成体6的半导体装置,所以,与上述第1实施方式的情况相同,能够提高合格率。 
(第3实施方式) 
图23是表示本发明的第3实施方式的半导体装置的截面图。在该半导体装置中,与图1所示的半导体装置的不同点在于,将第1下层布线2埋入下层绝缘膜1的下表面侧,并且,将第1下层布线2连接于上下导通部42。该情况下,第1下层布线2的包含一个连接垫片部2a的两端部成为在基底金属层3的上表面设置有上部金属层4的2层结构,并且端部之间仅由上部金属层4构成。 
设置于第1下层布线2的一个连接垫片部2a的下表面的连接垫片部22,经由第1下层布线2的一个连接垫片部2a的圆孔5和设置于下层绝缘膜1以及粘结层7的开口部17,与半导体构成体6的布线14的连接垫片部14a连接。第2下层布线21仅由形成于上下导通部42的下部的部分构成。锡球33与设置于第1下层布线2的中途的连接垫片部连接,而设置于下层覆盖涂层膜31的开口部32内以及其下方。 
接下来,对该半导体装置的制造方法的一个例子进行说明。首先,如图24所示,准备在由铜箔构成的底板52的上表面形成由无电解镍电镀构成的第1下层布线用基底金属层形成用层3a以及由电解铜电镀构成的第1下层布线用上部金属层形成用层4a的装置。在该情况下,该准备的装置的尺寸也成为能够形成多个如图23所示的完成的半导体装置的尺寸。 
接下来,当通过光刻法使第1下层布线用上部金属层形成用层4a以及第1下层布线用基底金属层形成用层3a形成图形时,如图25所示,在底板51的上表面,形成由基底金属层3和上部金属层4构成的2层结构的 第1下层布线2。在该状态下,圆孔5形成于第1下层布线2的一个连接垫片部2a的中央部。 
接下来,进行第1下层布线2的外观检查或导通检查。通过该检查,在底板52上的多个半导体装置形成区域中,在第1下层布线2如所期望的那样形成的情况下,判定为良,在第1下层布线2没有如所期望的那样形成的情况下,判定为不良。而且,判定为良的半导体装置形成区域作为优良半导体装置形成区域,判定为不良的半导体装置形成区域作为不良半导体装置形成区域而识别。 
接下来,如图26所示,在包含第1下层布线2的底板52的上表面,形成由环氧系树脂、聚酰亚胺系树脂、玻璃布基材环氧树脂等构成的下层绝缘膜1。在该状态下,在第1下层布线2的一个连接垫片部2a的圆孔5内填充有下层绝缘膜1。并且,由该下层绝缘膜1中的环氧系树脂等构成的热硬化树脂已经硬化。 
接下来,如图27所示,经由由环氧系树脂等构成的粘结层7,将包含半导体构成体6的布线14的保护膜12的下表面粘结于下层绝缘膜1的上表面的半导体装置形成区域,由此,搭载半导体构成体6。在该情况下,将称为NCP的粘结材或者称作NCF的粘结片,预先供给到下层绝缘膜1的上表面的半导体装置形成区域,通过加热压接而将半导体构成体6固定在下层绝缘膜1的上表面。 
在该情况下,如上所述,进行第1下层布线2的外观检查或导通检查,由于将包含第1下层布线2的下层绝缘膜1的上表面的多个半导体装置形成区域识别为优良半导体装置形成区域和不良半导体装置形成区域,所以,仅在优良半导体装置形成区域搭载半导体构成体6,而不在不良半导体装置形成区域搭载半导体构成体6。 
接下来,如图28所示,使用销等在定位的同时将格子状的绝缘层形成用片34a配置在下层绝缘膜1的上表面,上述下层绝缘膜1位于包含粘结层7的半导体构成体6的周围。在该情况下,绝缘层形成用片34a是如下装置,即,例如,该装置使由环氧系树脂等构成的热硬化性树脂浸透玻璃布等构成的基材,使热硬化性树脂为半硬化状态并成为片状,通过冲孔等形成多个方形的开口部55。绝缘层形成用片34a的开口部55的尺寸比半 导体构成体6的尺寸稍大。因此,在绝缘层形成用片34a和半导体构成体6之间形成间隙56。 
接下来,在绝缘层形成用片34a的上表面配置如下装置,即,该装置在由铜箔构成的副底板57的下表面形成了上层绝缘膜形成用层35a的装置。在该情况下,上层绝缘膜形成用层35a由与下层绝缘膜1相同的材料构成,其中的由环氧系树脂等构成的热硬化性树脂为半硬化状态。 
接下来,如图29所示,使用一对加热加压板53、54从上下对绝缘层形成用片34a和上层绝缘膜形成用层35a进行加热加压。通过该加热加压,绝缘层形成用片34a和上层绝缘膜形成用层35a中的热硬化性树脂流动并填充图28所示的间隙56,通过之后的冷却而固化,在包含粘结层7的半导体构成体6周围的下层绝缘膜1的上表面形成绝缘层34,并且,在半导体构成体6和绝缘层34的上表面形成上层绝缘膜35。 
接下来,当通过蚀刻而除去底板52以及副底板57时,如图30所示,包含第1下层布线2的下层绝缘膜1的下表面露出,并且,上层绝缘膜35的上表面露出。在该状态下,即使除去底板52和副底板57,通过下层绝缘膜1、绝缘层34以及上层绝缘膜35的存在,能够充分地确保强度。并且,第1下层布线2的基底金属层3的下表面与下层绝缘膜1的下表面成为同一平面。 
接下来,如图31所示,通过由激光束照射而进行的激光加工,在除去第1下层布线2的一个连接垫片部2a的圆孔5内的下层绝缘膜1的同时,开口部17形成于半导体构成体6的布线14的连接垫片部14a的下表面中央部所对应的部分的下层绝缘膜1和粘结层7。并且,通过使用机械钻孔或通过由激光束照射而进行的激光加工,贯通孔41形成于含有第1下层布线2的下层绝缘膜1、绝缘层34以及上层绝缘膜35的规定位置。 
在该情况下,半导体构成体6的布线14的连接垫片部14a的直径比第1下层布线2的一个连接垫片部2a的外径小,比内径(圆孔5的直径)大,因此,与上述第1实施方式的情况相同,能够使半导体构成体6的布线14的连接垫片部14a的直径尽可能的小,并且能够实现半导体构成体6的微小化。 
接下来,如图32所示,在半导体构成体6的布线14的连接垫片部14a 下表面,以及包含第1下层布线2的下层绝缘膜1的下表面整体、上层绝缘膜35的上表面整体以及贯通孔41的内壁面,通过镍的无电解电镀,形成基底金属层58、37、43,上述连接垫片部14a经由第1下层布线2的一个连接垫片部2a的圆孔5和下层绝缘膜1及粘结层7的开口部17而露出。接下来,通过进行将基底金属层58、37、43作为电镀电流通路的铜的电解,在基底金属层58、37、43的表面形成上部金属层59、38、44。 
接下来,当使用相同的掩膜并通过光刻法使上部金属层59、38,基底金属层58、37,和第1下层布线2的基底金属层3形成图形时,成为图33所示那样。即,在下层绝缘膜1的下表面,形成由基底金属层23、24和上部金属层25、26构成的2层结构的第2下层布线21以及连接垫片部22。并且,在上层绝缘膜35的上表面,形成由基底金属层37以及上部金属层38构成的2层结构的上层布线36。另外,在贯通孔41的内壁面,形成由基底金属层43以及上部金属层44构成2层结构的上下导通部42。 
另外,除去第1下层布线2的除了包含一个连接垫片部2a的两端部以外区域的基底金属层3,该区域的上部金属层4的下表面露出。另外,第2下层布线21、连接垫片部22、上层布线36、以及上下导通部42也可以通过图形电镀法而形成。在该情况下也同样,除去第1下层布线2的除了包含一个连接垫片部2a的两端部以外区域的基底金属层3,该区域的上部金属层4的下表面露出。 
之后,经过与上述第1实施方式的情况相同的工序,得到多个图23所示的半导体装置。在该情况下,如上所述,由于在不良半导体装置形成区域不搭载半导体构成体6,所以如图23所示,除了具有半导体构成体6的半导体装置之外,还能得到不具有半导体构成体6的半导体装置,所以,与上述第1实施方式的情况相同,能够提高合格率。 
(第4实施方式) 
图34是表示本发明的第4实施方式的半导体装置的截面图。在该半导体装置中,与图23所示的半导体装置的不同点在于,在仅由第1下层布线2的上部金属层4构成的部分的中途设置的连接垫片部下表面,将由镍层、镍层以及铜层构成的3层结构的连接垫片部60设置成岛状,将锡球设置于其中的铜层表面下。该情况下,下层覆盖涂层膜31的开口部22的大 小比锡球33的大小大。 
在该半导体装置的制造方法中,在图33所示工序中,在仅由第1下层布线2的上部金属层4构成的部分的中途设置的连接垫片部下表面,使由镍层、镍层以及铜层构成的3层结构的连接垫片部60形成岛状即可。在这样的情况下,由于使锡球33形成于3层结构的连接垫片部60中的最下层的铜层表面下,所以能够提高其接合强度。 
(第5实施方式) 
图35是表示本发明的第5实施方式的半导体装置的截面图。在该半导体装置中,与图15所示的半导体装置的较大不同点在于,将激光掩膜层71埋入并设置于第2下层布线21上的下层绝缘膜1的下面侧。该情况下,激光掩膜层71成为基底金属层72和设置于其上的上部金属层73的2层结构。 
在激光掩膜层71的一端部设置有具有圆孔74的环状部71a。激光掩膜层71的另一端部连接于上下导通部42。开口部27设置于激光掩膜层71的环状部71a的圆孔74所对应的部分的下层绝缘膜31。第2下层布线21的一端部,经由激光掩膜层71的环状部71a的圆孔74以及下层绝缘膜31的开口部27,而连接于第1下层布线2的另一个连接垫片部。 
接下来,对该半导体装置的制造方法的一个例子进行说明。首先,如图36所示,在由铜箔构成的底板52的上表面,使由基底金属层72以及上部金属层73构成的2层结构的激光掩膜层71形成图形,上述基底金属层72由无电解镍电镀构成,上述上部金属层73由电解铜电镀构成。在该状态下,在激光掩膜层71的一端部形成具有圆孔74的环状部71a。 
接下来,在包含激光掩膜层71的底板52的上表面形成下层绝缘膜1,该下层绝缘膜1由环氧系树脂、聚酰亚胺系树脂、以及玻璃布基材环氧树脂等构成。在该情况下,由下层绝缘膜1中的环氧系树脂等构成的热硬化性树脂已经硬化。接下来,在下层绝缘膜1的上表面,使由铜箔构成的第1下层布线2形成图形。在该状态下,圆孔5形成于第1下层布线2的一个连接垫片部2a的中央部。 
接下来,进行第1下层布线2的外观检查或导通检查。通过该检查,在底板52上的多个半导体装置形成区域中,在第1下层布线2如所期望的 那样形成的情况下,判定为良,在第1下层布线2没有如所期望的那样形成的情况下,判定为不良。而且,判定为良的半导体装置形成区域作为优良半导体装置形成区域,判定为不良的半导体装置形成区域作为不良半导体装置形成区域而识别。 
接下来,如图37所示,经由由环氧系树脂等构成的粘结层7,将包含半导体构成体6的布线14的保护膜12的下表面粘结于包含第1下层布线2的下层绝缘膜1的上表面的半导体装置形成区域,由此,搭载半导体构成体6。在该情况下,将称为NCP的粘结材或者称作NCF的粘结片,预先供给到包含第1下层布线2的下层绝缘膜1的上表面的半导体装置形成区域,通过加热压接而将半导体构成体6固定在包含第1下层布线2的下层绝缘膜1的上表面。在该状态下,在第1下层布线2的一个连接垫片部2a的圆孔5内填充有粘结层7。 
在该情况下,如上所述,进行第1下层布线2的外观检查或导通检查,由于将包含第1下层布线2的下层绝缘膜1的上表面的多个半导体装置形成区域识别为优良半导体装置形成区域和不良半导体装置形成区域,所以,仅在优良半导体装置形成区域搭载半导体构成体6,而不在不良半导体装置形成区域搭载半导体构成体6。 
接下来,如图38所示,使用销等在定位的同时将格子状的绝缘层形成用片34a配置在包含第1下层布线2的下层绝缘膜1的上表面,上述下层绝缘膜1位于包含粘结层7的半导体构成体6的周围。在该情况下,绝缘层形成用片34a是如下装置,即,例如,该装置为使由环氧系树脂等构成的热硬化性树脂浸透玻璃布等构成的基材,使热硬化性树脂为半硬化状态并成为片状,通过冲孔等形成多个方形的开口部55。绝缘层形成用片34a的开口部55的尺寸比半导体构成体6的尺寸稍大。因此,在绝缘层形成用片34a和半导体构成体6之间形成间隙56。 
接下来,在绝缘层形成用片34a的上表面配置如下装置,即,该装置在由铜箔构成的副底板57的下表面形成上层绝缘膜形成用层35a。在该情况下,上层绝缘膜形成用层35a由与下层绝缘膜1相同的材料构成,其中的由环氧系树脂等构成的热硬化性树脂为半硬化状态。 
接下来,如图39所示,使用一对加热加压板53、54从上下对绝缘层 形成用片34a和上层绝缘膜形成用层35a进行加热加压。通过该加热加压,绝缘层形成用片34a和上层绝缘膜形成用层35a中的热硬化性树脂流动并填充图19所示的间隙56,通过之后的冷却而固化,在包含粘结层7的半导体构成体6周围的包含第1下层布线2的下层绝缘膜1的上表面形成绝缘层34,并且,在半导体构成体6和绝缘层34的上表面形成上层绝缘膜35。 
接下来,当通过蚀刻而除去底板52以及副底板57时,如图40所示,包含激光掩膜层71的下层绝缘膜1的下表面露出,并且,上层绝缘膜35的上表面露出。在该状态下,即使除去底板52和副底板57,通过下层绝缘膜1、绝缘层34以及上层绝缘膜35的存在,能够充分地确保强度。 
接下来,如图41所示,通过由激光束照射而进行的激光加工,开口部28形成于下层绝缘膜1,该下层绝缘膜1位于第1下层布线2的一个连接垫片部2a的下表面中央部所对应的部分,并且,在除去第1下层布线2的一个连接垫片部2a的圆孔5内的粘结层7的同时,开口部17形成于半导体构成体6的布线14的连接垫片部14a的下表面中央部所对应的部分的粘结层7。并且,在除去激光掩膜层71的环状部71a的圆孔74内的下层绝缘膜1的同时,开口部27形成于下层绝缘膜1,该下层绝缘膜1位于第1下层布线2的其它的连接垫片部的下表面中央部所对应的部分。另外,通过使用机械钻孔或通过由激光束照射而进行的激光加工,贯通孔41形成于包含激光掩膜层71的下层绝缘膜1、绝缘层34以及上层绝缘膜35的规定位置。 
在该情况下,半导体构成体6的布线14的连接垫片部14a的直径比第1下层布线2的一个连接垫片部2a的外径小,比内径(圆孔5的直径)大,因此,与上述第1实施方式的情况相同,能够使半导体构成体6的布线14的连接垫片部14a的直径尽可能的小,并且能够实现半导体构成体6的微小化。并且,第1下层布线2的另一连接垫片部的直径比激光掩膜层71的环状部71a的外径小,比内径(圆孔74的直径)大,因此,与上述相同,能够使第1下层布线2的另一连接垫片部的直径尽可能的小,并且能够实现第1下层布线2的微小化 
之后,经过与上述第1实施方式的情况相同的工序,得到多个图35所示的半导体装置。在该情况下,如上所述,由于在不良半导体装置形成 区域不搭载半导体构成体6,所以如图35所示,除了具有半导体构成体6的半导体装置之外,还能得到不具有半导体构成体6的半导体装置,所以,与上述第1实施方式的情况相同,能够提高合格率。另外,激光掩膜层71也可以仅作为具有圆孔74的环状部71a。 
(第6实施方式) 
图42是表示本发明的第6实施方式的半导体装置的截面图。在该半导体装置中,与图1所示的半导体装置的较大不同点在于,通过积层(build-up)方法,使下层布线为2层布线结构,使上层布线为3层布线结构。即,在包含第2下层布线21A的第1下层绝缘膜1A的下表面,设置有第2下层绝缘膜1B,该下层绝缘膜1B由与第1下层绝缘膜1A相同的材料构成。 
设置于第2下层绝缘膜1B的下表面的第3下层布线21B的一端部,经由设置于第2下层绝缘膜1B的开口部75而连接于第2下层布线21A的连接垫片部。在包含第3下层布线21B的第2下层绝缘膜1B的下表面,设置有下层覆盖涂层膜31。锡球33连接于第3下层布线21B的连接垫片部并设置于下层覆盖涂层膜31的开口部32内以及其下方。 
在包含第1上层布线36A的第1上层绝缘膜35A的上表面,设置有第2上层绝缘膜35B,该上层绝缘膜35B由与第1上层绝缘膜35A相同的材料构成。设置于第2上层绝缘膜35B的上表面的第2上层布线36B的一端部,经由设置于第2上层绝缘膜35B的开口部76,而连接于第1上层布线36A的连接垫片部。在包含第2上层布线36B的第2上层绝缘膜35B的上表面,设置有上层覆盖涂层膜39。开口部40设置于第2上层布线36B的连接垫片部所对应的部分的上层覆盖涂层膜39。另外,下层布线可以是4层以上的布线结构,并且上层布线也可以是3层以上的布线结构。 
(第7实施方式) 
图43是表示本发明的第7实施方式的半导体装置的截面图。在该半导体装置中,与图1所示的半导体装置的较大不同点在于,在上层绝缘膜35的下表面设置有其它的上层布线77。在该情况下,半导体构成体6的硅基板8的上表面经由粘结层78而连接于包含第2上层布线77的上层绝缘膜35的下表面。上层布线36的一端部经由设置于上层绝缘膜35的开口部 79而连接于其它的上层布线77的连接垫片部。 
接下来,对该半导体装置的制造方法的一个例子进行说明。该情况下,在如图8所示的工序中,如图44所示,使用调合器等在半导体构成体6的硅基板8的上表面涂布包含硅连接剂的环氧系树脂等构成的液状的粘结材78a。接下来,使用销等在定位的同时将在上层绝缘膜35的下表面形成由铜箔构成的其它的上层布线77的装置配置于绝缘层形成用片34a的上表面,该上层绝缘膜35形成在副底板57的下表面。在该情况下,上层绝缘膜35中的由环氧系树脂等构成的热硬化性树脂已经硬化。 
接下来,如图45所示,当使用一对加热加压板53、54从上下进行加热加压时,在包含第1下层布线2的下层绝缘膜1的上表面形成绝缘层34,上述第1下层布线2位于包含粘结层7的半导体构成体6的周围,半导体构成体6的硅基板8的上表面经由粘结层78而粘结于包含其它上层布线77的上层绝缘膜35的下表面,包含其它上层布线77的上层绝缘膜35的下表面固接于绝缘层34的上表面。接下来,当通过蚀刻而除去底板52以及副底板57时,如图46所示,下层绝缘膜1的下表面露出,并且,上层绝缘膜35的上表面露出。 
接下来,如图47所示,通过由激光束照射而进行的激光加工,开口部28、27形成于第1下层布线2的一个连接垫片部2a和另一个连接垫片部的各下表面中央部所对应的部分的下层绝缘膜1,并且,在除去第1下层布线2的一个连接垫片部2a的圆孔5内的粘结层7的同时,开口部17形成于半导体构成体6的布线14的连接垫片部14a的下表面中央部所对应的部分的粘结层7。 
并且,通过由激光束照射而进行的激光加工,开口部79形成于其它的上层布线77的连接垫片部所对应的部分的上层绝缘膜35。另外,通过使用机械钻孔或通过由激光束照射而进行的激光加工,贯通孔41形成于下层绝缘膜1、绝缘层34以及上层绝缘膜35的规定位置。之后,经过与上述第1实施方式的情况相同的工序,得到多个图43所示的半导体装置。 
这样得到的半导体装置中,与图42所示的半导体装置相比较,由于使上层布线为2层布线结构,而上层绝缘膜为1层,所以,能够薄型化。另外,在使用一对加热加压板的加热加压工序中,如果绝缘层形成用片34a 中的流动化的热硬化性树脂充分地蔓延进半导体构成体6的硅基板8的上表面,省略粘结层78也可。 
(第8实施方式) 
图48是表示本发明的第8实施方式的半导体装置的截面图。在该半导体装置中,与图1所示的半导体装置的较大不同点在于,不具有上下导通部42,作为其替代,在半导体构成体6的周围的绝缘层34中,以方形框状埋入地配置有两面布线结构的电路基板81。 
该情况下,电路基板81具有由玻璃布基材环氧树脂等构成的方形框状的基板82。由铜箔构成的第3下层布线21B设置于基板82的下表面,由铜箔构成的第2上层布线36B设置于上表面。第3下层布线21B和第2上层布线36B经由上下导通部83而连接,上述上下导通部83由设置于基板82内部的导电性糊剂等构成。 
设置于下层绝缘膜1的下表面的第2下层布线21A,经由设置于下层绝缘膜1以及绝缘层34的开口部84而连接于第3下层布线21B的连接垫片部。设置于上层绝缘膜35的上表面的第1上层布线36A经由设置于上层绝缘膜35以及绝缘层34的开口部85而连接于第2上层布线36B的连接垫片部。 
接下来,对该半导体装置的制造方法的一个例子进行说明。在该情况下,在如图8所示的工序中,如图49所示,使用销等在定位的同时将格子状的绝缘层形成用片34a、格子状的电路基板81、以及格子状的绝缘层形成用片34a配置在包含第1下层布线2的下层绝缘膜1的上表面,上述第1下层布线2位于包含粘结层7的半导体构成体6的周围。接下来,在上侧的绝缘层形成用片34a的上表面配置如下装置,即,该装置在副底板57的下表面形成上层绝缘膜形成用层35a。 
接下来,如图50所示,当使用一对加热加压板53、54从上下加热加压时,在包含第1下层布线2的下层绝缘膜1的上表面形成绝缘层34,上述第1下层布线2位于包含粘结层7的半导体构成体6的周围,并且,电路基板81埋入绝缘层34中,上层绝缘膜35形成于半导体构成体6以及绝缘层34的上表面。接下来,当通过蚀刻而除去底板52以及副底板57时,如图51所示,下层绝缘膜1的下表面露出,并且,上层绝缘膜35的上表 面露出。 
接下来,如图52所示,通过由激光束照射而进行的激光加工,开口部28、27形成于第1下层布线2的一个连接垫片部2a和另一个连接垫片部的各下表面中央部所对应的部分的下层绝缘膜1,并且,在除去第1下层布线2的一个连接垫片部2a的圆孔5内的粘结层7的同时,开口部17形成于半导体构成体6的布线14的连接垫片部14a的下表面中央部所对应的部分的粘结层7。 
并且,通过由激光束照射而进行的激光加工,开口部84、85形成于电路基板81的第3下层布线21B以及第2上层布线36B的各连接垫片部所对应的部分的下层绝缘膜1以及上层绝缘膜35。之后,经过与上述第1实施方式的情况相同的工序后,得到多个图48所示的半导体装置。 
这样得到的半导体装置中,与图42所示的半导体装置相比较,由于下层布线为3层结构,上层布线为2层布线结构,下层绝缘膜以及上层绝缘膜为1层,所以,能够薄型化。并且,由于不具有上下导通部42,所以不需要通过机械冲孔而形成贯通孔41。 
(第9实施方式) 
图53是表示本发明的第9实施方式的半导体装置的截面图。在该半导体装置中,与图1所示的半导体装置的不同点在于,在包含半导体构成体6的布线14的保护膜12的下表面,设置由聚酰亚胺系树脂、环氧树脂等绝缘材料构成的防静电用保护膜86。 
因此,在该情况下,半导体构成体6的防静电用保护膜86的下表面经由粘结层7而连接于包含第1下层布线2的下层绝缘膜1的上表面中央部。连接垫片部22,经由下层绝缘膜1的开口部27、第1下层布线2的一个连接垫片部2a的圆孔5、粘结层7以及保护膜86的开口部17,而连接于半导体构成体6的布线14的连接垫片部14a。 
在将半导体构成体6搭载于下层绝缘膜1上之前,保护膜86上不形成开口部17。而且,不具有开口部17的保护膜86是如下装置,即,该装置为从形成于其自身为晶片状态的硅基板8下的时点开始,到半导体构成体6搭载于下层绝缘膜1上的时点为止,保护形成于硅基板8下的集成电路不受静电影响。 
(第10实施方式) 
图54是表示本发明的第10实施方式的半导体装置的截面图。在该半导体装置中,与图1所示的半导体装置的不同点在于,在包含半导体构成体6的布线14的连接垫片部14a下表面设置有由电解铜电镀构成的保护层87。在该情况下,保护层87是在激光束照射时保护布线14的连接垫片部14a的装置。即,布线14形成5~10μm的厚度,预计通过激光束而蚀刻的量,仅在该布线14的连接垫片部14a上形成数μm厚度的保护层87时,能够实现半导体构成体6的薄型化。另外,在图54中,为了明确化,没有图示保护层87,而在激光束照射后,希望该保护层87的厚度实质上接近于0。 
(第11实施方式) 
图55是表示本发明的第11实施方式的半导体装置的截面图。在该半导体装置中,与图1所示的半导体装置的不同点在于,将由电解铜电镀构成的柱状电极(外部连接用电极)88设置于半导体构成体6的布线14的连接垫片部14a下表面中央部,以使由环氧系树脂等构成的密封膜89的下表面与柱状电极88的下表面成为同一平面的方式,将该密封膜89设置于包含布线14的保护膜12的下表面。 
因此,在该情况下,包含柱状电极88的密封膜89的下表面经由粘结层7而粘结于下层绝缘膜1的上表面中央部。连接垫片部22,经由下层绝缘膜1的开口部27、第1下层布线2的一个连接垫片部2a的圆孔5、以及粘结层7的开口部17,而连接于半导体构成体6的柱状电极88。 
(第12实施方式) 
图56是表示本发明的第12实施方式的半导体装置的截面图。在该半导体装置中,与图1所示的半导体装置的不同点在于,在包含半导体构成体6和第1下层布线2的下层绝缘膜1的上表面,仅设置由环氧系树脂等构成密封膜(绝缘层)91。在该情况下,密封膜91通过传递模塑法等模塑方法而形成。 
(第13实施方式) 
图57是表示本发明的第13实施方式的半导体装置的截面图。在该半导体装置中,与图56所示的半导体装置的不同点在于,在埋入下层绝缘膜1的上表面侧的第1下层布线2的上表面,搭载有电阻或电容器等构成的芯 片部件92,上述下层绝缘膜1位于包含粘结层7的半导体构成体6的周围。在该情况下,芯片部件92的两电极93经由焊锡94而连接于第1下层布线2。包含焊锡94的芯片部件92通过密封膜91覆盖。 
(第14实施方式) 
图58是表示本发明的第14实施方式的半导体装置的截面图。在该半导体装置中,与图57所示的半导体装置的较大不同点在于,经由粘结层7a而将芯片部件92粘结在包含第1下层布线2的下层绝缘膜1的上表面,上述粘结层7a由与粘结层7相同的材料构成,上述第1下层布线2位于包含粘结层7的半导体构成体6的周围。 
在该情况下,芯片部件92的两电极93由铜形成,而且,设置于下层绝缘膜1的下表面的连接垫片部22a经由下层绝缘膜1的开口部27a而连接于第1下层布线2的另一个连接垫片部2c,并且,经由第1下层布线2的另一连接垫片部2c的圆孔5c以及粘结层7a的开口部17a而连接于芯片部件92的电极93。 
另外,在上述各实施方式中,第1下层布线2的连接垫片部2a的开口部5、形成于粘结层7的开口部17等的平面形状为圆形,但是本发明并不仅限定于此,可以为任意的平面形状,例如多边形。并且,半导体构成体6上,形成有连接于连接垫片9的布线14,但是本发明还能够适用于仅形成有不具有布线敷设部的外部连接用电极的半导体构成体。除此之外,按照本发明的主旨,能够进行各种变形并使用。 

Claims (20)

1.一种半导体装置,其特征在于,具有:
半导体构成体(6),具有半导体基板(8)、设置于上述半导体基板(8)上的外部连接用电极(14a)、以及形成有使上述外部连接用电极(14a)的至少一部分露出的第2开口部(17)的电极覆盖层(7);
绝缘层(34),形成于上述半导体构成体(6)的周围;
布线(2),横跨上述半导体构成体(6)下以及上述绝缘层(34)下地形成,并具有连接垫片部(2a),该连接垫片部(2a)形成有与上述外部连接用电极(14a)对应的第1开口部(5);和
连接导体(22),经由上述第2开口部(17)以及上述第1开口部(5)将上述外部连接用电极(14a)以及上述布线(2)电连接,
上述连接导体(22)从上述布线(2)突出。
2.如权利要求1所述的半导体装置,其特征在于,上述半导体基板(8)上形成保护膜(12),上述外部连接用电极(14a)构成为上述保护膜(12)上所形成的布线(14)的一部分。
3.如权利要求1所述的半导体装置,其特征在于,具有覆盖上述布线(2)的绝缘膜(1)。
4.如权利要求3所述的半导体装置,其特征在于,在上述绝缘膜(1)上形成与上述第1开口部(5)对应的第3开口部(28),上述连接导体(22)经由上述第3开口部(28)而被导出于上述绝缘膜(1)上。
5.如权利要求3所述的半导体装置,其特征在于,上述布线(2)从上述绝缘膜(1)的上表面突出地形成,并在上述半导体构成体(6)的上述电极覆盖层(7)以及上述绝缘层(34)的厚度方向上凹陷。
6.如权利要求1所述的半导体装置,其特征在于,具有绝缘膜(1),该绝缘膜(1)形成在上述半导体构成体(6)的上述电极覆盖层(7)与上述布线(2)之间以及上述绝缘层(34)与上述布线(2)之间。
7.如权利要求6所述的半导体装置,其特征在于,上述布线(2)凹陷入上述绝缘膜(1)内地形成。
8.如权利要求1所述的半导体装置,其特征在于,电路基板(81)埋入上述绝缘层(34)内。
9.如权利要求1所述的半导体装置,其特征在于,具有覆盖上述外部连接用电极(14a)的表面的金属保护层(87)。
10.如权利要求1所述的半导体装置,其特征在于,上述半导体构成体(6)具有形成于上述半导体基板(8)上的保护膜(12)以及形成于上述保护膜(12)上的布线(14),上述外部连接用电极(14a)是形成于上述布线(14)上的柱状电极(88)。
11.如权利要求1所述的半导体装置,其特征在于,上述绝缘层(91)具有覆盖上述半导体基板(8)的背面的部分。
12.一种半导体装置的制造方法,其特征在于,具有:
准备半导体构成体(6)的工序,该半导体构成体(6)具有半导体基板(8)、设置于上述半导体基板(8)上的外部连接用电极(14a)、以及覆盖上述外部连接用电极(14a)的电极覆盖层(7);
准备具有布线(2)的底板(52)的工序,上述布线(2)具有形成有与上述外部连接用电极(14a)对应的第1开口部(5)的连接垫片部(2a);
将半导体构成体(6)固定于上述底板(52)上的工序;
在上述半导体构成体的周围的上述底板(52)上形成绝缘层(34)的工序;
除去上述底板(52)的工序;
将到达上述外部连接用电极(14a)的第2开口部(17)形成在与上述布线(2)的上述第1开口部(5)对应的上述半导体构成体(6)的上述电极覆盖层(7)上的工序;和
形成连接导体(22)的工序,该连接导体(22)将上述布线(2)与上述外部连接用电极(14a)电连接,并从上述布线(2)突出。
13.如权利要求12所述的半导体装置的制造方法,其特征在于,上述准备具有第1布线(2)的底板(52)的工序包含:在上述底板(52)与上述布线(2)之间形成绝缘膜(1)的工序,上述第1布线(2)形成有与上述外部连接用电极(14a)对应的第1开口部(5)。
14.如权利要求13所述的半导体装置的制造方法,其特征在于,在上述底板(52)与上述布线(2)之间形成绝缘膜(1)的工序包含:将上述布线(2)形成于金属底板(51)的工序、将上述金属底板(51)的上述布线(2)固定在上述底板(52)的上述绝缘膜(1)上的工序、和除去上述金属底板的工序。
15.如权利要求14所述的半导体装置的制造方法,其特征在于,将上述金属底板(51)的上述布线(2)固定在上述底板(52)的上述绝缘膜(1)上的工序,包含将上述布线(2)埋入上述绝缘膜(1)的上表面侧的工序。
16.如权利要求13所述的半导体装置的制造方法,其特征在于,包含:在形成上述绝缘膜(1)之后,除去上述底板(52),在与上述第1开口部
(5)对应的上述绝缘膜(1)的部分上形成第3开口部(28),经由上述第3开口部形成上述连接导体(22)的工序。
17.如权利要求13所述的半导体装置的制造方法,其特征在于,在上述底板(52)与上述布线(2)之间形成绝缘膜(1)的工序包含:在上述底板(52)上形成上述绝缘膜(1)的工序、和在上述绝缘膜(1)上形成上述布线(2)的工序,另外包含:在除去上述底板(52)之后,在与上述第1开口部(5)对应的上述绝缘膜(1)的部分上形成第3开口部(28),经由上述第3开口部而形成上述连接导体(22)的工序。
18.如权利要求12所述的半导体装置的制造方法,其特征在于,上述准备具有布线(2)的底板(52)的工序包含:在上述底板(52)上和上述布线(2)上形成上述绝缘膜(1)的工序,上述布线(2)形成有与上述外部连接用电极(14a)对应的第1开口部(5)。
19.如权利要求12所述的半导体装置的制造方法,其特征在于,将到达上述外部连接用电极(14a)的第2开口部(17)形成在与上述布线(2)的上述第1开口部(5)对应的上述半导体构成体(6)的上述电极覆盖层(7)上的工序包含:通过以上述布线(2)的上述连接垫片部(2a)作为掩膜并将激光束照射于与第1开口部(5)对应的部分的上述电极覆盖层(7),而形成上述第2开口部(17)的工序,
20.如权利要求12所述的半导体装置的制造方法,其特征在于,准备半导体构成体(6)的工序包含:在上述外部连接用电极(14a)上形成由金属构成的保护层(87)的工序,该半导体构成体(6)具有上述半导体基板(8)、设置于上述半导体基板(8)上的外部连接用电极(14a)、以及覆盖上述外部连接用电极(14a)的电极覆盖层(7)。
CN2009100033729A 2008-01-31 2009-01-22 半导体装置及其制造方法 Expired - Fee Related CN101499448B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP020693/2008 2008-01-31
JP2008020693A JP2009182202A (ja) 2008-01-31 2008-01-31 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN101499448A CN101499448A (zh) 2009-08-05
CN101499448B true CN101499448B (zh) 2011-05-11

Family

ID=40930858

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009100033729A Expired - Fee Related CN101499448B (zh) 2008-01-31 2009-01-22 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US7843071B2 (zh)
JP (1) JP2009182202A (zh)
KR (1) KR20090084683A (zh)
CN (1) CN101499448B (zh)
TW (1) TW200941665A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7986048B2 (en) 2009-02-18 2011-07-26 Stats Chippac Ltd. Package-on-package system with through vias and method of manufacture thereof
JP4883203B2 (ja) * 2009-07-01 2012-02-22 株式会社テラミクロス 半導体装置の製造方法
US8216918B2 (en) * 2010-07-23 2012-07-10 Freescale Semiconductor, Inc. Method of forming a packaged semiconductor device
US8572840B2 (en) * 2010-09-30 2013-11-05 International Business Machines Corporation Method of attaching an electronic module power supply
US10141251B2 (en) * 2014-12-23 2018-11-27 General Electric Company Electronic packages with pre-defined via patterns and methods of making and using the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1568546A (zh) * 2002-08-09 2005-01-19 卡西欧计算机株式会社 半导体器件及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3918681B2 (ja) * 2002-08-09 2007-05-23 カシオ計算機株式会社 半導体装置
JP4117603B2 (ja) * 2002-08-26 2008-07-16 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる疑似ウェーハの製造方法
JP4157829B2 (ja) * 2003-06-03 2008-10-01 カシオ計算機株式会社 半導体装置およびその製造方法
JP4561079B2 (ja) * 2003-11-05 2010-10-13 カシオ計算機株式会社 半導体装置の製造方法
JP4324732B2 (ja) * 2003-11-28 2009-09-02 カシオ計算機株式会社 半導体装置の製造方法
JP5259053B2 (ja) * 2005-12-15 2013-08-07 パナソニック株式会社 半導体装置および半導体装置の検査方法
JP5230997B2 (ja) * 2007-11-26 2013-07-10 新光電気工業株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1568546A (zh) * 2002-08-09 2005-01-19 卡西欧计算机株式会社 半导体器件及其制造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开2004-87661A 2004.03.18
JP特开2005-159199A 2005.06.16

Also Published As

Publication number Publication date
CN101499448A (zh) 2009-08-05
US7843071B2 (en) 2010-11-30
KR20090084683A (ko) 2009-08-05
US20090194888A1 (en) 2009-08-06
JP2009182202A (ja) 2009-08-13
TW200941665A (en) 2009-10-01

Similar Documents

Publication Publication Date Title
CN101785106B (zh) 包括半导体组件的半导体装置及其制造方法
US8004089B2 (en) Semiconductor device having wiring line and manufacturing method thereof
KR100838440B1 (ko) 전자 장치용 기판과 그 제조 방법, 및 전자 장치와 그 제조방법
KR101193416B1 (ko) 3차원 실장 반도체 장치 및 그의 제조 방법
CN110890320B (zh) 半导体封装件及其制造方法
US9779940B2 (en) Chip package
KR101009123B1 (ko) 반도체 장치의 제조방법
CN101499448B (zh) 半导体装置及其制造方法
CN101604675B (zh) 基板及其制造方法、电路装置及其制造方法
CN103889168A (zh) 承载电路板、承载电路板的制作方法及封装结构
CN101689539A (zh) 半导体装置及其制造方法
CN109509727B (zh) 一种半导体芯片封装方法及封装结构
US9685376B2 (en) Semiconductor device and method of manufacturing semiconductor device
US10334728B2 (en) Reduced-dimension via-land structure and method of making the same
JP2009260165A (ja) 半導体装置
JP4870501B2 (ja) 電子部品内蔵基板の製造方法
US11062985B2 (en) Wiring structure having an intermediate layer between an upper conductive structure and conductive structure
JP2009043858A (ja) 半導体装置およびその製造方法
CN104952858B (zh) 半导体器件、半导体层叠模块构造、层叠模块构造以及它们的制造方法
KR101257457B1 (ko) 집적회로 칩이 내장된 인쇄회로기판의 제조 방법
CN101740410B (zh) 芯片封装结构的制程
JP5393649B2 (ja) 半導体装置の製造方法
CN101740411A (zh) 芯片封装结构的制程

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ZHAOZHUANGWEI CO., LTD.

Free format text: FORMER OWNER: CASIO COMPUTER CO., LTD.

Effective date: 20120314

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120314

Address after: Tokyo, Japan, Japan

Patentee after: Casio Computer Co Ltd

Address before: Tokyo, Japan, Japan

Patentee before: CASIO Computer Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110511

Termination date: 20160122

EXPY Termination of patent right or utility model