CN101465350A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法。在半导体衬底上可以形成n－阱区，在n－阱区上可以形成基极接触区。在n－阱上还可以形成发射极接触区、集电极接触区和p－基极区。发射极接触区和集电极接触区可以包括n－型离子，基极接触区和p－基极区可以包括p－型离子。因此，半导体器件可以包括n－沟道金属氧化物半导体晶体管和NPN双极晶体管。本发明可以改善双极晶体管的噪声特性。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
双极晶体管是一种半导体集成器件，其为一种基极、集电极和发射极形成在硅衬底上的两个PN结的半导体器件。双极晶体管通常执行切换和放大的功能。
双极晶体管通常配置为集电极环绕在发射极的周围，以使电流从发射极通过基极流向集电极。因此，基极掺杂物的极性与发射极和集电极的掺杂物的极性不同。可以选择性地改变基极的电阻以控制从发射极流向集电极的电流。
发明内容
本发明的实施例提供了一种具有良好电特性的半导体器件及形成这种半导体器件的方法。根据实施例，可以在互补金属氧化物半导体(CMOS)器件中形成NPN双极沟道。
在一个实施例中，半导体器件可包括：半导体衬底，包括n-阱；n-沟道金属氧化物半导体(nMOS)晶体管，位于所述半导体衬底上，且通过器件隔离层与所述n-阱分隔；p-基极区，位于所述n-阱上；基极接触区和发射极接触区，位于所述p-基极区上；以及集电极接触区，位于所述n-阱上。其中，所述发射极接触区包括n-型离子，所述集电极接触区包括n-型离子，所述基极接触区包括p-型离子，且所述P-基极区包括p-型离子。
在另一个实施例中，一种半导体器件的制造方法可以包括：在半导体衬底上形成n-阱区；在所述半导体衬底上形成栅极，所述栅极通过器件隔离层与所述n-阱区分隔；在所述n-阱区上形成基极接触区；在所述半导体衬底上形成所述栅极的源极区和漏极区；在所述n-阱区上形成发射极接触区和集电极接触区；以及在包括所述基极接触区和所述发射极接触区的所述n-阱上形成p-基极区。其中，所述源极区包括n-型离子，漏极区包括n-型离子，发射极接触区包括n-型离子，集电极接触区包括n-型离子，基极接触区包括p-型离子以及p-基极区包括p-型离子。
本发明可以改善双极晶体管的噪声特性。
一个或多个实施例的细节将结合所附附图和以下的描述提出。通过具体实施方式、附图和权利要求书，本发明的其它特征是显而易见的。
附图说明
图1到图6为示出根据本发明实施例的半导体器件的制造方法的剖视图。
具体实施方式
现在将对本发明公开的实施例进行详细说明，其实例示出在附图中。
当此处使用术语“上”或“之上”时，当其涉及层、区域、图案或者结构时，应理解为所述的层、区域、图案或者结构可以直接位于另一层或结构上，或者也可以存在居间的层、区域、图案、或者结构。当此处使用术语“下”或“之下”时，当其涉及层、区域、图案或者结构时，应理解为所述的层、区域、图案或者结构可以直接位于另一层或结构下，或者也可以存在居间的层、区域，图案，或结构。
图6为根据本发明的实施例的半导体器件的剖面图。
参见图6，根据实施例的半导体器件可以包括：半导体衬底10，具有n-阱20和器件隔离层5；n-沟道金属氧化物半导体(nMOS)晶体管35，其包括在半导体衬底10上形成的源极与漏极区30以及栅极15；基极接触区40、发射极接触区50和集电极接触区60，形成在n-阱20上；和p-基极区70，形成在n-阱20上.
半导体衬底10可以由如p-型硅衬底构成，并且半导体衬底10可包括附加层，如外延层。
在一个实施例中，在半导体衬底10上形成包括接触件(contact)85的层间电介质80，该半导体衬底10包括nMOS晶体管35和NPN双极晶体管100。接触件85可以分别连接到源极与漏极区30、基极接触区40、发射极接触区50和集电极接触区60。
可以在器件隔离层5和半导体衬底10之间形成热氧化层2。
可以形成热氧化层2来提高在半导体衬底10和器件隔离层5的电介质之间的界面特性(interfacial characteristics)。
可以在p-基极区中设置基极接触区40和发射极接触区50。p-基极区70可以形成在n-阱20上。
在实施例中，源极与漏极区30、发射极接触区50和集电极接触区60可由n-型离子构成，基极接触区40和p-基极区70可由p-型离子构成。
根据实施例，发射极接触区50、p-基极区70和n-阱20构成了NPN双极晶体管100。
另外，p-基极区70可由低浓度的p-型离子构成，基极接触区40可由浓度高于p-基极区70(即高浓度)的p-型离子构成。
图1到图6为示出根据本发明实施例的半导体器件的制造方法的剖视图。
参见图1，可以在半导体衬底10上形成n-阱20和器件隔离层5。
在实施例中，器件隔离层5可以形成在半导体衬底10上，并且将第一区(A)和第二区(B)分开，可以在半导体衬底10的第二区(B)上形成n-阱20。
n-阱20可通过本领域公知的任何适当的工艺来形成。例如，可以在第一区(A)上形成第一光刻胶图案，并且可以执行第一离子注入以形成n-阱20。用于第一离子注入的离子可以是本领域公知的任何适当的离子，如磷(P)离子。
第一区(A)可以是用于形成nMOS晶体管的区域，第二区(B)可以是用于形成NPN双极晶体管的区域。
半导体衬底10可以由例如p-型硅衬底构成，并且半导体衬底10可以包括附加层，如外延层。
另外，可以在包括n-阱20的半导体衬底10上执行第一热处理工艺，以激活注入到n-阱20中的离子。
在第一热处理工艺期间，注入到n-阱20中的离子可以被激活，并且在半导体衬底10上出现的任何缺陷都可以修复。
通过将半导体衬底10中的沟道图案化可以形成器件隔离层5。然后，可以在沟道中形成热氧化层2，并且以电介质填充沟道。
可以形成热氧化层2以改善半导体衬底10和电介质之间的界面特性。但是，在某些实施例中，可以省略热氧化层2。
参见图2，可以在第一区(A)中的半导体衬底10上形成栅极15。
栅极15可以通过本领域中任何适当的工艺来形成。例如，栅极可以由第一氧化层图案、多晶硅图案和间隔件来形成。可以在半导体衬底10上形成第一氧化层和多晶硅层，且将第一氧化层和多晶硅层分别图案化以形成第一氧化层图案和多晶硅图案。在一个实施例中，间隔件可以是氧化物-氮化物-氧化物间隔件。例如，可以在包括第一氧化物层图案和多晶硅图案的半导体衬底10上形成氧化物-氮化物-氧化物(ONO)层，且可以执行各向异性蚀刻以形成间隔件。间隔件的实施例不限于ONO结构，还可以用如氧化物-氮化物(ON)结构。
另外，虽然图中并未示出，但是在间隔件形成之前，可以在包括栅极15的半导体衬底10上形成轻掺杂漏极(LDD)区，以抑制沟道电流的泄露。
参见图3A，可以在半导体衬底10上形成第二光刻胶图案200，并且可以执行第二离子注入以形成基极接触区40。
基极接触区40可以由例如p-型离子来构成。
可以使用本领域公知的任何适当的离子(例如硼)来执行第二离子注入工艺。
可以在第二区(B)中形成的n-阱20上的形成基极接触区40。
参见图3B，在一个实施例中，基极接触区40可以与形成在第三区(C)上的pMOS栅极17的源极与漏极区45同时形成。因此，在制造CMOS晶体管时，在第二离子注入期间不需要单独的掩模(separate mask)。
接着，参见图4，可以在半导体衬底10上形成第三光刻胶图案300，且可以执行第三离子注入工艺以在第二区(B)中形成发射极接触区50和集电极接触区60以及在第一区(A)中形成源极/漏极区30。
在实施例中，可以执行第三离子注入工艺以同时形成源极/漏极区30、发射极接触区50和集电极接触区60。因此，在第三离子注入期间不需要单独的掩模。
可以使用本领域公知的任意适当的离子，如磷(P)离子，执行第三离子注入工艺。
源极与漏极区30连同栅极15一起可以形成nMOS晶体管35。
此外，可以在第二区(B)内的n-阱20上形成发射极接触区50和集电极接触区60。
参见图5，可以在半导体衬底10上形成第四光刻胶图案400，并且可以执行第四离子注入工艺以在n-阱20中形成p-基极区70。
可以使用本领域内公知的任意适当的离子(如硼离子)执行第四离子注入工艺。另外，可以用p-型离子以浅的深度对p-型基极区70进行轻掺杂，以利于提高电流增益。
虽然p-基极区70的深度浅，但是其仍可以比发射极接触区50和基极接触区40深。
另外，在实施例中，可以以比p-基极区70浓度高的离子浓度对基极接触区40进行掺杂，以在后期提供与基极接触区40的欧姆接触。
另外，在实施例中，在CMOS晶体管形成工艺期间，可以在用于ESD保护的静电放电(ESD)工艺的同时形成P-基极区70。因此，当执行第四离子注入工艺时不需要单独的掩模。
然后，可以在半导体衬底10上执行第二加热处理工艺，以激活源极与漏极区30、基极接触区40、发射极接触区50和集电极接触区60。
根据本发明的实施例，NPN双极晶体管100可以由发射极接触区50、p-基极区70和n-阱20构成。
包括p-基极区70的NPN双极晶体管100相对于PNP双极晶体管而言可以利于提高电流增益。
由于电子是NPN双极晶体管100的多数载流子，因此其相对于空穴作为多数载流子的PNP双极晶体管而言具有更好的迁移率。因此，可以改善双极晶体管100的噪声特性。
另外，通过使用具有较高闪烁噪声特性的双极晶体管100，晶体管可以用在具有电压控制振荡器(VCO)电路的良好相位噪声特性的器件中。
接着，再次参见图6，可以在包括nMOS晶体管35和NPN双极晶体管100的半导体衬底10上形成包括接触件85的层间电介质80。
接触件85可以连接到源极与漏极区30、基极接触区40、发射极接触区50和集电极接触区60，并且可以形成在层间电介质80中。
接触件85可以通过本领域公知的任何适当的工艺来形成。例如，可以在层间电介质80上形成接触孔，且以金属材料填充接触孔以形成接触件85。金属材料可以是本领域公知的任何适当的材料，如钨(W)。
另外，虽然图中并未示出，但是可以在包括接触件85的层间电介质80上形成金属布线层。
使用上述根据本发明实施例的半导体器件及其形成方法，可以形成由nMOS晶体管和NPN双极晶体管构成的半导体器件。可以在具有nMOS晶体管的p-半导体衬底上形成n-阱、p-基极接触区、基极接触件、发射极接触件和集电极接触件。
在一个实施例中，pMOS晶体管的源极与漏极区可以与基极接触区同时形成，从而在离子注入期间不需要单独的掩模。
另外，根据某些实施例，发射极接触区和集电极接触区可以与nMOS晶体管的源极/漏极区同时形成，因此在离子注入期间不需要单独的掩模。
另外，在实施例中，p-基极接触区可以在用于ESD保护的ESD工艺的同时形成，因此在离子注入工艺中不需要单独的掩模。
另外，可以对p-型接触区轻掺杂，以利于提高电流增益。
因此，因为电子是NPN双极晶体管的多数载流子，因此其相比空穴作为多数载流子的PNP双极晶体管而言可以得到优良的迁移率以获得更好的噪声特性。
另外，通过使用具有优良闪烁噪声特性的双极晶体管，半导体器件可以用在例如具有良好相位噪声特性的电压控制振荡器(VCO)的器件中。
在本说明书中提到的“一个实施例”、“实施例”，“示例性实施例”等，都意味着结合实施例所描述的特定的特征、结构、或特性被包含在本发明的至少一个实施例中。在本说明书各处出现的这些词语并不一定都指同一个实施例。此外，当结合任一实施例来描述特定的特征、结构、或特性时，则认为其落入本领域技术人员可以结合其它的实施例而实施这些特征、结构或特性的范围内。
虽然以上参考本发明的多个示例性实施例而对实施例进行了描述，但应理解的是，本领域人员可以导出落在此公开的原理的精神和范围内的其它任何改型和实施例。更具体地，可以在此公开、附图以及所附权利要求书的范围内对组件和/或附件组合排列中的排列进行各种变更与改型。除了组件和/或排列的变更与改型之外，本发明的其他应用对本领域技术人员而言也是显而易见的。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，包括n-阱；
n-沟道金属氧化物半导体晶体管，位于所述半导体衬底上，且通过器件隔离层与所述n-阱分隔；
p-基极区，位于所述n-阱上；
基极接触区和发射极接触区，位于所述p-基极区上；以及
集电极接触区，位于所述n-阱上；
其中，所述发射极接触区包括n-型离子，所述集电极接触区包括n-型离子，所述基极接触区包括p-型离子，且所述P-基极区包括p-型离子。
2.如权利要求1所述的半导体器件，其中所述p-基极区包括低浓度的p-型离子。
3.如权利要求1所述的半导体器件，其中所述发射极接触区与所述p-基极区和所述n-阱电连接，以形成NPN双极晶体管。
4.如权利要求3所述的半导体器件，还包括：电介质，位于所述n-沟道金属氧化物半导体晶体管和所述NPN双极晶体管上，其中所述电介质包括连接到所述基极接触区的接触件、连接到所述发射极接触区的接触件以及连接到所述集电极接触区的接触件。
5.如权利要求1所述的半导体器件，还包括热氧化层，位于所述半导体衬底和所述器件隔离层之间。
6.如权利要求1所述的半导体器件，其中所述p-基极区的深度大于所述基极接触区的深度和所述发射极接触区的深度。
7.如权利要求6所述的半导体器件，其中p-基极区的深度小于n-阱的深度。
8.如权利要求1所述的半导体器件，其中所述基极接触区的所述p-型离子的浓度高于所述p-基极区的所述p-型离子的浓度。
9.一种半导体器件的制造方法，包括：
在半导体衬底上形成n-阱区；
在所述半导体衬底上形成栅极，所述栅极通过器件隔离层与所述n-阱区分隔；
在所述n-阱区上形成p-型基极接触区；
在所述半导体衬底上形成包括n-型离子的源极区和漏极区；
在所述n-阱区上形成n-型发射极接触区和n-型集电极接触区；以及
在包括所述基极接触区和所述发射极接触区的所述n-阱上形成p-型p-基极区。
10.如权利要求9所述的方法，其中所述p-基极区包括低浓度的p-型离子。
11.如权利要求9所述的方法，其中所述栅极、所述源极区和所述漏极区在所述半导体衬底上构成nMOS晶体管，所述发射极接触区、所述p-基极区和所述n-阱提供NPN双极晶体管。
12.如权利要求11所述的方法，还包括在所述nMOS晶体管和所述NPN双极晶体管上形成电介质和接触件。
13.如权利要求9所述的方法，其中使用离子注入工艺，在形成所述发射极接触区和所述集电极接触区的同时，形成所述源极区和所述漏极区。
14.如权利要求9所述的方法，还包括在所述半导体衬底和所述器件隔离层之间形成热氧化层。
15.如权利要求9所述的方法，其中所述p-基极区形成为深度大于所述n-阱中的所述基极接触区和所述发射极接触区的深度。
16.如权利要求15所述的方法，其中所述p-基极区形成为深度小于所述n-阱的深度。
17.如权利要求9所述的方法，其中所述基极接触区的p-型离子的浓度高于所述p-基极区的p-型离子的浓度。
18.如权利要求9所述的方法，还包括在所述p-基极区形成在所述n-阱上之后，对所述半导体衬底进行热处理。
19.如权利要求9所述的方法，还包括形成pMOS晶体管。
20.如权利要求19所述的方法，其中形成所述基极接触区是在形成所述pMOS晶体管的源极与漏极区的工艺的同时进行的。
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Open date: 20090624