CN101419769A - 数字模拟变换电路、数据驱动器及显示装置 - Google Patents

数字模拟变换电路、数据驱动器及显示装置 Download PDF

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Abstract

一种数字模拟变换电路、数据驱动器及显示装置，可针对多比特化而抑制参照电压的数的增加，实现省面积(低成本)，谋求画质的提高。对于第1至第(2×h+1)(此处，h为给定的正整数)参照电压，按由第(2×j－1)个(此处，j为1～h的给定的正整数)的h个参照电压构成的第1参照电压小组(21)、由第(2×j)个的h个参照电压构成的第2参照电压小组(22)和由第(2×j+1)个的h个参照电压构成的第3参照电压小组(23)进行编组，具备：第1辅助解码器(111)、第2辅助解码器(112)、第3辅助解码器(113)、第4辅助解码器(13)和放大电路(30)。

Description

数字模拟变换电路、数据驱动器及显示装置
技术领域
本发明涉及数字模拟变换电路、数据驱动器及采用了它的显示装置。
背景技术
近来，以薄型、轻量、低功率为特征的液晶显示装置(LCD)广泛普及，显示装置大量用于手机(移动电话、蜂窝电话)、PDA(个人数字助手)、笔记本电脑等移动设备的显示部。可是最近，液晶显示装置的大画面化、动画对应的技术也不断提高，不仅是移动用途，而且不动型的大画面显示装置、大画面液晶电视也能实现。作为这些液晶显示装置，利用了可进行高清晰显示的有源阵列驱动方式的液晶显示装置。
首先，参照图21，简单说明有源阵列驱动方式的液晶显示装置的典型构成。另外，在图21中，以等效电路示意地表示与液晶显示部的1像素连接的主要构成。
一般而言，有源阵列驱动方式的液晶显示装置的显示部960是使按矩阵状配置了透明的像素电极964及薄膜晶体管(TFT)963的半导体基板(例如在彩色SXGA面板的场合是1280×3像素列×1024像素行)和在整个面上形成了1个透明的电极967的相对基板这2枚基板相对，在其间封入了液晶的构造。液晶具有电容性，在像素电极964和电极967之间构成电容965。还有，常常还具备用于辅助液晶的电容性的辅助电容966。
上述液晶显示装置以扫描信号来控制具有开关功能的TFT963的接通/断开，TFT963变为接通时，与视频数据信号对应的灰度级信号电压被加在像素电极964上，由各像素电极964和相对基板电极967之间的电位差使液晶的透过率变化，TFT963断开之后也会由液晶电容965及辅助电容966把该电位差保持一定期间，从而显示图像。
在半导体基板上，输送向各像素电极964上施加的多个电平电压(灰度级信号电压)的数据线962和输送扫描信号的扫描线961按格子状布线(在上述彩色SXGA面板的场合，数据线为1280×3条，扫描线为1024条)，扫描线961及数据线962由于在彼此的交叉部产生的电容、在相对基板电极之间夹着的液晶电容等而成为大的电容性负载。
另外，扫描信号是由栅极驱动器970向扫描线961供给，还有，对各像素电极964的灰度级信号电压的供给是由数据驱动器980经数据线962进行。还有，栅极驱动器970及数据驱动器980是由显示控制器950控制，分别需要的时钟CLK、控制信号等是由显示控制器950供给，视频数据被供给到数据驱动器980。另外，现在视频数据是数字化数据成为主流。电源电路940向栅极驱动器970、数据驱动器980供给驱动电源。
1画面的量的数据的改写是在1帧期间(1/60·秒)进行，由各扫描线按每1像素行(线)依次选择，在选择期间内，由各数据线供给灰度级信号电压。
栅极驱动器970至少供给2值的扫描信号即可，而数据驱动器980则需要以与灰度级数对应的多值电平的灰度级信号电压来驱动数据线。因此，数据驱动器980具备包含把视频数据变换为灰度级信号电压的解码器和把灰度级信号电压放大输出到数据线962上的运算放大器的数字模拟变换电路(DAC)。
在手机终端、笔记本电脑、监视器、液晶TV等中，正在推进高画质化(多色化)。有至少RGB各6比特视频数据(26万色)，甚至8比特视频数据(2680万色)以上的需求。
因此，对于输出与多比特视频数据对应的灰度级信号电压的数据驱动器，要求进行多灰度级电压输出以及与灰度级对应的非常高精度的电压输出。若增加与多灰度级电压对应而产生的参照电压(基准电压)，则要增加参照电压产生电路的元件数、选择与输入视频信号对应的参照电压的解码器电路的开关晶体管的元件数。
在后述专利文献1中，提出了利用内插技术来削减参照电压数及开关晶体管数的技术。图23是表示专利文献1(图10)中公开的数据驱动器的数字模拟变换电路的选择电路的构成的图。该构成采用2输入的输出放大器电路(内插放大器)。内插放大器是输入OUT1(Vn)、OUT2(Vn+2)，输出把2个输入按1：1内分所得的电压。对于把输入8比特分割为6比特和3比特(1比特重复)而对6比特的信号进行解码的解码器，采用分级方式的解码器(分级1，2，3)。对于8比特的显示数据，是把6比特(D0P，D0N，D1P，D1N，D2P，D2N，D3P，D3N，D4P，D4N，D5P，D5N)的输入灰度级分割为以下3个块(A，B，C)。
由分级1对V(0)，V(8)，…V(0+8n)，…V(248)，V(256)进行解码。由分级2对V(2)，V(6)，V(2+4n)，…V(250)，V(254)进行解码。由分级3对V(4)，V(4+8n)，…，V(252)进行解码。
由分级1、分级2及分级3构成6比特输入的第1解码器(1st解码器)。
第1解码器的输出VA，VB，VC通过以D0N，D0P为切换信号的1比特的选择电路而被输入到2比特(D6P，D6N，D7P，D7N)的第2解码器(2nd解码器)，得到2个输出OUT1(Vn)，OUT2(Vn+2)。另外，D0N，D0P被输入到1st解码器和2nd解码器两者中。
选择电路从分级1，2，3的输出VA，VB，VC中选择1个输出，将其向第2解码器输入。
第2解码器的2个输出OUT1(Vn)，OUT2(Vn+2)被输入到未图示的2输入的输出放大器电路(内插放大器)。
该电路采用内插放大器，把参照电压(灰度级电压)的数设为约1/2。
图24(A)是表示图23中的分级1的构成的图，图24(B)是表示分级3的构成的图。在图24(A)中，分级1输入灰度级电压0+8n(V00，V08，V16，…V248，V256)，对6比特的显示数据(D0P，D0N，D1P，D1N，D2P，D2N，D3P，D3N，D4P，D4N，D5P，D5N)进行解码而得到输出VA。分级2输入灰度级电压2+4n(2，6，10，14，…250，254)，对6比特的显示数据(D0P，D0N，D1P，D1N，D2P，D2N，D3P，D3N，D4P，D4N，D5P，D5N)进行解码而得到输出VB。分级3输入灰度级电压4+8n(V04，V12，V20，…V244，V252)，对5比特的显示数据(D1P，D1N，D2P，D2N，D3P，D3N，D4P，D4N，D5P，D5N)进行解码而得到输出VC。
另外，数据驱动器通常为了防止液晶的劣化，对于液晶面板的相对基板电极的电压VCOM，进行交替施加正和负的电压的交流驱动。因此，输出正极驱动和负极驱动的灰度级电压信号。图22(A)是表示通常为白色的液晶上的施加电压和透过率的关系的图。图22(B)是表示驱动具有图22(A)的特性的液晶的液晶显示装置的灰度级和数据驱动器的输出电压(液晶的施加电压)的关系的图。在图22(B)中，在0灰度级，液晶施加电压最高时，透过率最低(黑显示)，随着灰度级升高，液晶施加电压下降，透过率上升，接近白显示。液晶施加电压和透过率的关系及灰度级和数据驱动器的输出电压的关系如图22(A)，(B)所示，成为非线性的特性。正极驱动中的数据驱动器的输出电压例如处于从与灰度级255(8比特)对应的VCOM到与灰度级0对应的高位侧电源电压VDD的范围，在负极驱动中，数据驱动器的输出电压处于从与灰度级255对应的VCOM到与灰度级0对应的低位侧电源电压(负电源电压)VSS的范围。
专利文献1：特开2001—034234号公报
专利文献2：特开2000—183747号公报
专利文献3：特开2002—043944号公报
发明内容
发明打算解决的课题
随着液晶电视等的普及，多灰度级化不断推进(8至10比特以上)，解码电路的面积增加，从而导致驱动器的成本增加。
如图图23，24所示，专利文献1中公开的数据驱动器的数字模拟变换电路的构成是把参照电压的数设为所需个数的1/2，谋求开关数的削减的构成，不过，是分级1输入V(0+8n)(n＝0，1，…，32)的33个参照电压而以6比特进行解码，分级2输入V(2+4n)(n＝0，1，…，63)的64个参照电压，以6比特进行解码，分级3输入V(4+8n)(n＝0，1，31)的32个参照电压，以5比特进行解码的构成，分级1，2各自的构成不同。还有，分级1，3输入8倍的参照电压的组合(V(0+8n)，V(4+8n))，分级2输入4倍的参照电压的组合(V(2+4n))，这是所受的制约。因此，分级1，2，分级3的构成若脱离8的倍数的组合、4的倍数的组合，则必须为不同的构成。在该场合，在多比特DAC中，电路会复杂化。
还有，在分别从分级1，2经VA，VB到达OUT1(Vn)或OUT2(Vn+2)的总线中，对于输入8比特，串联***了9段开关。若串联***的开关的段数增加，则开关的接通电阻变得不能忽视。开关的接通电阻随所选择的参照电压而不同，不过，若该接通电阻的差增加，则对画质带来的影响也不能忽视。还有，若为了降低开关的接通电阻而加大开关尺寸，则会产生解码器面积增加的问题。
因而，本发明的目的在于提供一种针对输入数字信号的多比特化而抑制参照电压数的增加，实现高分辨率，并且抑制开关的接通电阻增加的数字模拟变换电路。
还有，本发明另一目的在于提供一种针对多比特化而抑制参照电压数的增加，可实现省面积(低成本)，谋求画质的提高的数据驱动器。
本发明另一目的在于提供一种采用上述数据驱动器来谋求画质的提高，低功率，可降低成本的显示装置。
解决课题的方案
本申请所公开的发明，为了解决上述课题，概括为以下构成。
本发明的1个侧面所涉及的数字模拟变换电路，具备：
把第1电压作为电压范围的一端，相邻的电压以2×单位电压分开的给定个第1参照电压群；
把从上述第1电压以单位电压分开的电压作为电压范围的一端，相邻的电压互相以2×单位电压分开的给定个的第2参照电压群；
把从上述第1电压以2×单位电压分开的电压作为电压范围的一端，相邻的电压互相以2×单位电压分开的给定个的第3参照电压群；
根据上述第1参照电压群的电压范围的一端的电压，选择由输入数字信号指定的第给定个的参照电压的第1选择电路；
根据上述第2参照电压群的电压范围的一端的电压，选择由上述输入数字信号指定的第给定个的参照电压的第2选择电路；
根据上述第3参照电压群的电压范围的一端的电压，选择由上述输入数字信号指定的第给定个的参照电压的第3选择电路；
接受由上述第1至第3选择电路各自选择到的电压，而选择包含重复的2个参照电压来输出的第4选择电路；以及
接受由上述第4选择电路选择到的上述2个参照电压，输出对上述2个参照电压实施给定的运算所得的结果的运算电路，
由上述第1至第3选择电路选择的参照电压互相以单位电压分开。
本发明的1个侧面的数字模拟变换电路，对于第1至第(2×h+1)(此处，h为给定的正整数)的参照电压，按
由第(2×j—1)个(此处，j为1至h的给定的正整数)的h个参照电压构成的第1参照电压群；
由第(2×j)个的h个参照电压构成的第2参照电压群；以及
由第(2×j+1)个的h个参照电压构成的第3参照电压群；
进行编组，
具备：
接受上述第1参照电压群而基于输入数字信号来选择第1参照电压的第1选择电路；
接受上述第2参照电压群而基于上述输入数字信号来选择第2参照电压的第2选择电路；
接受上述第3参照电压群而基于上述输入数字信号来选择第3参照电压的第3选择电路；
接受由上述第1至第3选择电路各自选择到的参照电压，基于输入数字信号，选择包含重复的2个参照电压来输出的第4选择电路；以及
接受由上述第4选择电路选择到的上述2个参照电压，输出上述2个参照电压的运算结果的放大电路。
在本发明中，上述第1至第3选择电路中输入包含上述输入数字信号的最高位比特的给定的高位比特，上述第4选择电路中输入包含上述输入数字信号的最低位比特的给定的低位比特。在本发明中，上述给定的高位比特和上述给定的低位比特是不包含互相重复的比特的构成。
在本发明中，具备输入上述输入数字信号的给定的高位比特中的给定的比特段而对其进行解码的预解码器，上述第1至第3选择电路中输入由上述预解码器解码所得的信号和上述输入数字信号的给定的高位比特中的除给定的比特段以外的比特信号。
在本发明中，上述放大电路输出对由上述第4选择电路选择到的上述2个参照电压进行内插所得的电压。在由上述第4选择电路选择到的上述2个参照电压相同(重复)的场合，上述放大电路输出相同的该参照电压。
在本发明中，上述放大电路在第1、第2输入端子上接受由上述第4选择电路选择到的上述2个参照电压，输出对上述第1、第2输入端子的电压进行内插所得的电压。在由上述第4选择电路选择到的至少2个参照电压相同(重复)的场合，上述放大电路输出相同的该参照电压。
在本发明中，上述放大电路在第1、第2、第3输入端子上接受由上述第4选择电路选择到的上述2个参照电压，输出以给定的系数加权运算上述第1、第2、第3输入端子的电压所得的电压。在由上述第4选择电路选择到的上述2个参照电压相同(重复)的场合，上述放大电路输出相同的该参照电压。
在本发明中，具备与上述第1至第(2×h+1)参照电压的电压范围不同的第1电压范围的参照电压群，具备输入上述第1电压范围的参照电压群而按照上述输入数字信号来选择2个电压的第5选择电路。在本发明中，具备与上述第1至第(2×h+1)参照电压的电压范围、第1电压范围不同的第2电压范围的参照电压群，具备输入上述第2电压范围的参照电压群而按照上述输入数字信号来选择2个电压的第6选择电路。
在本发明中，对于上述第1至第(2×h+1)参照电压，按照上述输入数字信号的值，输出4×h的电平的电压。
在本发明中，对于上述第1至第(2×h+1)参照电压，按照上述输入数字信号的值，输出8×h的电平的电压。
本发明中，在h为2^m—1<h≤2^m(^表示幂乘)的场合，上述第1至第3选择电路中输入输入数字信号的高位m比特，选择h个参照电压中的1个。
在本发明中，上述第4选择电路从由上述第1至第3选择电路选择到的3个参照电压中，基于上述输入数字信号的低位2比特，选择包括重复的上述2个参照电压，将其从2个输出节点输出。还有，在本发明中，上述第4选择电路从由上述第1至第3选择电路选择到的3个参照电压中，基于上述输入数字信号的低位3比特，选择包括重复的上述2个参照电压，将其从3个输出节点输出。
根据本发明，可提供一种数据驱动器，其具备接受与输入视频信号对应的输入数字信号，输出与上述输入数字信号对应的电压的本发明所涉及的数字模拟变换电路，以与上述输入数字信号对应的电压来驱动数据线。
根据本发明，可提供一种显示装置，
其具备在数据线和扫描线的交叉部包含像素开关和显示单元的单位像素，通过由上述扫描线接通的像素开关在显示单元上写入上述数据线的信号，
具备上述数据驱动器作为驱动上述数据线的数据驱动器。
根据本发明，具备：
在一方向互相平行地延伸的多条数据线；
在与上述一方向正交的方向互相平行地延伸的多条扫描线；以及
在上述多条数据线和上述多条扫描线的交叉部按矩阵状配置的多个像素电极，
具备：
具有与上述多个像素电极各自对应，漏极及源极中的一方输入与对应的上述像素电极连接，上述漏极及源极中的另一方输入与对应的上述数据线连接，栅极与对应的上述扫描线连接的多个晶体管，
对上述多个扫描线分别供给扫描信号的栅极驱动器；以及
对上述多个数据线分别供给与输入数据对应的灰度级信号的数据驱动器，
上述数据驱动器由上述数据驱动器构成。
发明效果
根据本发明的数字模拟变换电路，能抑制在多比特化的情况下参照电压的数的增加。
还有，根据本发明的数据驱动器，能抑制在多比特化的情况下参照电压的数的增加，可节省面积(低成本)，可谋求画质的提高。
再有，根据本发明的显示装置，采用上述数据驱动器，可谋求画质的提高，可降低功率，降低成本。
附图说明
图1是表示本发明的一实施例的构成的图。
图2是表示本发明的另一实施例的构成的图。
图3是表示图2的预解码器14的构成的一个例子的图。
图4是表示图2的预解码器14的构成另一例的图。
图5(A)是说明图1或图2的具体例的图，(B)是说明放大电路的图。
图6是表示图5的具体例中的图1的辅助解码器11的构成的图。
图7是表示图5的具体例中的图2的辅助解码器12的构成的一个例子的图。
图8是表示图5的具体例中的图1或图2的辅助解码器13的构成的图。
图9是表示图5的实施例中的图2的辅助解码器12的构成的另一例的图。
图10是表示图5的实施例中的图1或图2的放大电路30的构成的一个例子的图。
图11是例示比较例(图23)和图1、图2的实施例的开关的数的图。
图12(A)是说明图1或图2的另一具体例的图，(B)是说明放大电路的图。
图13是表示图12的具体例中的图1的辅助解码器11的构成的图。
图14是表示图12的具体例中的图2的辅助解码器12的构成的图。
图15是表示图12的具体例中的图11或图2的辅助解码器13的构成的图。
图16是表示图12的实施例中的图1或图2的放大电路30的构成的一个例子的图。
图17(A)是说明图1或图2的另一具体例的图，(B)是说明放大电路的图。
图18是表示图12的具体例中的DAC的构成的图。
图19是表示图12的具体例中的图2的辅助解码器11的构成的图。
图20是表示本实施例的数据驱动器的构成的图。
图21是表示有源矩阵型液晶显示装置的构成的图。
图22(A)是表示液晶施加电压和透过率，(B)是表示灰度级和数据驱动器输出电压的关系的图。
图23是表示专利文献1的构成的图。
图24是表示专利文献1的构成的图。
符号说明
3 输出端子
10 解码器
11，111～113，12，121～123 第1～第3辅助解码器
13 第4辅助解码器
14 预解码器
21～23 第1～第3参照电压小组
24，25 第4，第5参照电压小组
20 参照电压产生电路
30 放大电路
41 第5辅助解码器
42 第6辅助解码器
70 锁存器地址选择器
80 锁存器
90 电平移位器
101～104，201～206Nch 晶体管
109，212 放大级
111，112，210，211Pch 晶体管
113，114，207～209 电流源
940 电源电路
950 显示控制器
960 显示部
961 扫描线
962 数据线
963 薄膜晶体管(TFT)
964 像素电极
965 电容
966 辅助电容
967 相对基板电极
970 栅极驱动器
980 数据驱动器
Dn～D(m—1) 第1比特小组
D0～D(n—1) 第2比特小组
NAND1～NAND4 与非电路
NOR1～NOR4 或非电路
T1，T2，T3 放大电路的输入端子
Vr1～Vr(2h+1)，Vr1～Vr129，Vrd1～Vrd7 参照电压
Vrk，Vr(k+1)，Vr(k+2) 辅助解码器的选择电压
具体实施方式
为进一步详细叙述上述本发明，以下参照附图进行说明。图1是表示本发明的一实施例的数字模拟变换电路(DAC)的构成的图。没有特别限制，图1所示的数字模拟变换电路通过与放大电路组合，可适用于驱动液晶显示面板等的数据线的数据驱动器。
参照图1，在本实施例的数字模拟变换电路中，对于从未图示的参照电压产生电路输出的第1至第(2×h+1)(此处，h为给定的正整数)参照电压Vr1～Vr(2×h+1)(此处，Vr1<Vr2，····<Vr(2h)<Vr(2h+1))，按由第(2×j—1)个(此处，j为1～h的给定的正整数)的h个参照电压构成的第1参照电压小组21、由第(2×j)个的h个参照电压构成的第2参照电压小组22和由第(2×j+1)个的h个参照电压构成的第3参照电压小组23进行了编组。并且，具备基于输入数字信号来选择参照电压的解码器10和放大电路30。另外，从后述的图20的参照电压产生电路20输出第1至第(2×h+1)参照电压Vr1～Vr(2×h+1)。
解码器10具备：
(a)接受第1参照电压小组21的h个参照电压Vr1，Vr3，…，Vrk，…，Vr(2h—1)，基于输入数字信号的第1比特小组(Dn～D(m—1))来选择1个参照电压Vrk的第1辅助解码器(本发明的第1选择电路)111；
(b)接受第2参照电压小组22的h个参照电压Vr2，Vr4，…，Vr(k+1)，…，Vr(2h)，基于输入数字信号的第1比特小组(Dn～D(m—1))来选择1个参照电压Vr(k+1)的第2辅助解码器(本发明的第2选择电路)112；
(c)接受第3参照电压小组23的h个参照电压Vr3，Vr5，…，Vr(k+2)，…，Vr(2h+1)，基于输入数字信号的第1比特小组(Dn～D(m—1))来选择1个参照电压Vr(k+2)的第3辅助解码器(本发明的第3选择电路)113；以及
(d)接受由第1，第2，第3辅助解码器111，112，113各自选择的参照电压Vrk，Vr(k+1)，Vr(k+2)，基于输入数字信号的第2比特小组(D0～D(n—1))，至少选择2个Vo1，Vo2，也包括重复的，来输出的第4辅助解码器(本发明的第4选择电路)13。
在本实施例中，对于(2h+1)个参照电压Vr1，Vr2，Vr3，…，Vr(2h)，Vr(2h+1)，在向第1至第3参照电压小组21，22，23的分割中，第1，第3参照电压小组21，23的第j个(j＝1～h)参照电压Vr(2j—1)，Vr(2j+1)互相以2个参照电压的间隔(电位差)的量偏离，第2参照电压小组22的第j个电压V(2j)是第1参照电压小组21和第3参照电压小组23的第j个参照电压Vr(2j—1)，Vr(2j+1)的中间的参照电压。
在本实施例中，第1～第3辅助解码器111～113是相同构成(在本说明书及附图中有时也省略角标而以参照符号11来参照)，按照m比特的输入数字信号中的第1比特小组Dn～D(m—1)(此处，0<n<m—1)的值，按第1～第3参照电压小组21，22，23各自选择1个参照电压。
按照第1比特小组Dn～D(m—1)的比特列的值，由第1辅助解码器111选择第1参照电压小组21的第j个(1≤j≤h)参照电压Vr(2j—1)时，由第2，第3辅助解码器112，113分别选择第2，第3参照电压小组22，23的第j个电压Vr(2j)，Vr(2j+1)。在这里，若k＝2j—1，则如图1所示，从第1，第2，第3辅助解码器111，112，113选择输出相邻的3个参照电压Vrk，Vr(k+1)，Vr(k+2)。
第4辅助解码器13按照m比特的输入数字信号中的构成低位比特的第2比特小组D0～D(n—1)(D0为LSB(Least Significant Bit))的比特列的值，从由第1，第2，第3辅助解码器111，112，113各自所选择的3个参照电压Vrk，Vr(k+1)，Vr(k+2)中，选择相同或相邻的2个参照电压Vo1，Vo2，将其向放大电路30的P个(此处，P为2以上的给定的整数)输入端子T1…TP输出。
输入相邻的3个参照电压(Vrk，Vr(k+1)，Vr(k+2))的第4辅助解码器13，选择输出
同一参照电压对(Vrk，Vrk)，(Vr(k+1)，Vr(k+1))，(Vr(k+2)，Vr(k+2))，
邻接参照电压对(Vrk，Vr(k+1))，(Vr(k+1)，Vrk)，(Vrk(k+1)，Vr(k+2))，(Vrk(k+2)，Vr(k+1))
中的任意1组作为2个电压(Vo1，Vo2)。
放大电路30接受从第4辅助解码器13输出的电压Vo1，Vo2，也包括重复的，是在输入端子T1～TP上接受，针对输入端子T1～TP上输入的电压，输出给定的运算结果(合成电压)。在本实施例中，放大电路30由内插放大器构成。
在本实施例中，在放大电路(内插放大器)30中，邻接参照电压或同一参照电压作为Vo1，Vo2，在端子T1～TP上被输入，可生成把邻接参照电压间的电位差以2分割以上进行内分所得的多个电平(例如后述的4电平)。内插放大器可以由多个输入端子的电压的加权相加的任意运算放大电路构成。
图2是表示本发明的第2实施例的构成的图。参照图2，本实施例由预解码器电路14对图1的第1比特小组Dn～D(m—1)的一部分比特信号进行预解码而将其向辅助解码器111～113输入。
本实施例是对第1比特小组的一部分信号进行预解码而将其向辅助解码器111～113输入的构成，因而与图1所示的实施例比较，削减了辅助解码器111～113的开关晶体管数。另外，在图2中，对与图1相同构成的要素赋予相同的参照符号。
在图2中，第1，第2，第3辅助解码器121，122，123是相同构成(在本说明书及附图中有时也省略角标而以参照符号12来参照)，输入由预解码器14对第1比特小组Dn～D(m—1)中的给定的比特进行预解码所得的信号和第1比特小组Dn～D(m—1)的其余比特信号，分别从第1，第2，第3参照电压小组21，22，23的h个参照电压中选择1个。
从第1，第2，第3辅助解码器121，122，123分别选择输出的电压Vrk，Vr(k+1)，Vr(k+2)被输入到第4辅助解码器13，与上述第1实施例同样，第4辅助解码器13向放大电路30的多个输入端子T1～TP供给2个输出信号Vo1，Vo2，也包括重复的。放大电路30，与上述第1实施例同样，由内插放大器构成。
图3(A)是表示图2的预解码器14的构成的一个例子的图。图3(B)是表示图3(A)的电路的动作的真值表。图3的预解码器14输入第1比特小组Dn～D(m—1)的2比特D(x+1)，Dx，输出解码所得的4比特的信号LN1，LN2，LN3，LN4。另外，图3(A)中表示由Nch晶体管构成的场合的电路构成。另外，在本说明书中，作为信号标记，DxB表示Dx的反相(互补)信号。
参照图3(A)，预解码器14具备：输入Dx(对应于图2为Dx＝Dn)和比其高1比特的D(x+1)而输出LN1的或非电路NOR1；输入D(x+1)和DxB(Dx的互补信号)而输出LN2的NOR2；输入Dx和D(x+1)B而输出LN3的NOR3；以及输入DxB和D(x+1)B而输出LN4的NOR4。与(D(x+1)，Dx)＝(Low，Low)，(Low，High)，(High，Low)，(High，High)对应，LN1，LN2，LN3，LN4分别为High。在接受由预解码器14解码所得的信号LN1，LN2，LN3，LN4的辅助解码器12(Nch晶体管构成)中，栅极与LN1，LN2，LN3，LN4中的High的信号连接的Nch晶体管开关接通。
图4(A)是表示图2的预解码器14的构成的图，是由Pch晶体管构成的场合的图。图4(B)是表示图4(A)的电路的动作的真值表。图4所示的例子是输入第1比特小组Dn～D(m—1)的2比特D(x+1)，Dx而输出解码所得的4比特的信号LP1，LP2，LP3，LP4。
参照图4(A)，其具备：输入Dx的互补信号DxB和比其高1比特的D(x+1)的互补信号D(x+1)B而输出LP1的与非电路NAND1；输入Dx和D(x+1)B而输出LP2的NAND2；输入DxB和D(x+1)而输出LP3的NAND3；以及输入Dx和D(x+1)而输出LP4的NOR4。与(D(x+1)，Dx)＝(Low，Low)，(Low，High)，(High，Low)，(High，High)对应，LP1，LP2，LP3，LP4分别为Low。在接受由预解码器14解码所得的信号LP1，LP2，LP3，LP4的辅助解码器11(Pch晶体管构成)中，栅极与LP1，LP2，LP3，LP4中的Low的信号连接的Pch晶体管开关接通。
图5(A)是对于参照图1或图2说明了的实施例以表形式归结表示具体动作规范的一个例子的图。图5(B)表示图1或图2的放大电路(内插放大器)30。图5所示的例子是在图1或图2中，设为m＝8，n＝2，h＝64(＝2^6)，设为2h+1＝2*64+1＝129。
在图5(A)中，电平栏(0～255)是放大电路(内插放大器)30的输出电压电平，与给解码器10的8比特的数字输入信号对应，可输出0～255的256电平。
图5(A)的Vref表示电平和参照电压的对应。例如图1或图2的第1参照电压小组21的第1个参照电压Vr1与电平0对应，图1或图2的第2参照电压小组22的第1个参照电压Vr2与电平2对应，图1或图2的第3参照电压小组23的第1个参照电压Vr3(第1参照电压小组21的第2个参照电压)与电平4对应。
T1，T2是放大电路(内插放大器)30的2个输入端子。参照图5(B)，放大电路(内插放大器)30是分别在2个正相输入端子T1，T1(电压为V(T1)，V(T2))上连接Vo1，Vo2，输出端与反相输入端子连接的电压跟随器构成，输出端子电压Vout以Vout＝{V(T1)+V(T2)}/2给出。
图5(A)的D7—D2与图1或图2的D(m—1)—Dn对应，是高位8—2＝6比特，图5(A)的D1，D0与图1或图2的D(n—1)—D0对应，是低位2比特。
如图5(A)所示，与4个连续的电平所构成的区间对应，分配邻接的2个参照电压，对于1个区间的端的电平(低位起第4个电平)共用相邻的区间的最低电平的1个参照电压，对于电平0～255的总数256电压电平，以2×h+1＝2×64+1＝129个供给参照电压的个数。
具体而言，参照图5(A)，在电平0～3的区间(第1区间)，分配参照电压Vr1，Vr2，该第1区间的端的电平3通过属于相邻的第2区间(电平4～7)的最低电平的参照电压Vr3和第1区间的参照电压Vr2的内插来生成。因此，对于电平0～3，基于第1比特小组(D7—D2)，由第1，第2，第3辅助解码器111，112，113选择参照电压的3个组(Vr1，Vr2，Vr3)，将其向第4辅助解码器13输入，第4辅助解码器13基于第2比特小组(D1，D0)而选择2个，也包括重复的。
具体而言，(D1，D0)＝(0，0)时，由第4辅助解码器13选择(Vo1，Vo2)＝(V(T1)，V(T2))＝(Vr1，Vr1)，放大电路(内插放大器)30输出Vout＝(Vr1+Vr1)/2＝Vr1。
(D1，D0)＝(0，1)时，由第4辅助解码器13选择(Vo1，Vo2)＝(V(T1)，V(T2))＝(Vr2，Vr1)，放大电路(内插放大器)30输出Vr1和Vr2的中间电平Vout＝(Vr2+Vr1)/2。
(D1，D0)＝(1，0)时，由第4辅助解码器13选择(Vo1，Vo2)＝(V(T1)，V(T2))＝(Vr2，Vr2)，放大电路(内插放大器)30输出Vout＝(Vr2+Vr2)/2＝Vr2。
(D1，D0)＝(1，1)时，由第4辅助解码器13选择(Vo1，Vo2)＝(V(T1)，V(T2))＝(Vr3，Vr2)，放大电路(内插放大器)30输出Vr2和Vr3的中间电平Vout＝(Vr3+Vr2)/2。
同样，在电平4～7的第2区间分配参照电压Vr4，Vr5，该区间的端的电平7通过相邻的第3区间(电平8～11)的参照电压Vr5和第2区间的参照电压Vr4的内插来生成。因此对于电平4～7，基于第1比特小组(D7—D2)，由第1，第2，第3辅助解码器111，112，113选择参照电压的3个的组(Vr3，Vr4，Vr5)，将其向第4辅助解码器13输入，第4辅助解码器13基于第2比特小组(D1，D0)而选择2个，也包括重复的。
具体而言，(D1，D0)＝(0，0)时，由第4辅助解码器13选择(Vo1，Vo2)＝(V(T1)，V(T2))＝(Vr3，Vr3)，放大电路(内插放大器)30输出Vout＝(Vr3+Vr3)/2＝Vr3。
(D1，D0)＝(0，1)时，由第4辅助解码器13选择(Vo1，Vo2)＝(V(T1)，V(T2))＝(Vr4，Vr3)，放大电路(内插放大器)30输出Vr3和Vr4的中间电平Vout＝(Vr4+Vr3)/2。
(D1，D0)＝(1，0)时，由第4辅助解码器13选择(Vo1，Vo2)＝(V(T1)，V(T2))＝(Vr4，Vr4)，放大电路(内插放大器)30输出Vout＝(Vr4+Vr4)/2＝Vr4。
(D1，D0)＝(1，1)时，由第4辅助解码器13选择(Vo1，Vo2)＝(V(T1)，V(T2))＝(Vr5，Vr4)，放大电路(内插放大器)30输出Vr4和Vr5的中间电平Vout＝(Vr5+Vr4)/2。
在电平252～255的第64区间，分配参照电压Vr127，Vr128，该区间的端的电平255通过相邻的参照电压Vr129(Vr129为h＝64的场合的最高位的参照电压Vr(2h+1)＝Vr(2×64+1))和第64区间内的参照电压Vr128的内插来生成。因此，对于电平252～255，基于第1比特小组(D7—D2)，由第1，第2，第3辅助解码器111，112，113选择参照电压的3个的组(Vr127，Vr128，Vr129)，将其向第4辅助解码器13输入，第4辅助解码器13基于第2比特小组(D1，D0)而选择2个，也包括重复的。
具体而言，(D1，D0)＝(0，0)时，由第4辅助解码器13选择(Vo1，Vo2)＝(V(T1)，V(T2))＝(Vr127，Vr127)，放大电路(内插放大器)30输出Vout＝(Vr127+Vr127)/2＝Vr127。
(D1，D0)＝(0，1)时，由第4辅助解码器13选择(Vo1，Vo2)＝(V(T1)，V(T2))＝(Vr128，Vr127)，放大电路(内插放大器)30输出Vr127和Vr128的中间电平Vout＝(Vr128+Vr127)/2。
(D1，D0)＝(1，0)时，由第4辅助解码器13选择(Vo1，Vo2)＝(V(T1)，V(T2))＝(Vr128，Vr128)，放大电路(内插放大器)30输出Vout＝(Vr128+Vr128)/2＝Vr128。
(D1，D0)＝(1，1)时，由第4辅助解码器13选择(Vo1，Vo2)＝(V(T1)，V(T2))＝(Vr129，Vr128)，放大电路(内插放大器)30输出Vr128和Vr129的中间电平Vout＝(Vr129+Vr128)/2。
图6是表示在图5所示的实施例(m＝8，n＝2，h＝64)中图1的第1，第2，第3辅助解码器111，112，113的构成的一个例子的图。另外，如上所述，第1，第2，第3辅助解码器111，112，113是相同构成。在图6中，把图1的第1比特小组Dn～D(m—1)设为6比特(D2，D2B，…D7，D7B)，从低位比特(D2，D2B)侧向高位比特(D7，D7B)依次选择参照电压。
在图6中，按图上的情况，表示为把3个参照电压作为1组，把h个参照电压向1个辅助解码器电路输入的构成，不过，与第1参照电压小组21(Vr1，Vr3，…，Vrk，…，Vr125，Vr127)、第2参照电压小组22(Vr2，Vr4，…，Vr(k+1)，…，Vr126，Vr128)、第3参照电压小组23(Vr3，Vr5，…，Vr(k+2)，…，Vr127，Vr129)对应而具备3个图6的辅助解码器11，分别从第1至第3辅助解码器111～113输出Vrk，Vr(k+1)，Vr(k+2)。
第1辅助解码器111是分级构成，由分别与第1比特小组的低位比特(D2，D2B)连接的Nch晶体管开关选择第1参照电压小组21的邻接的2个参照电压(Vr1，Vr3)，(Vr5，Vr7)，…(Vr125，Vr127)中的一方，分别与(D3，D3B)连接的Nch晶体管开关选择由分别与低1比特的(D2，D2B)连接的Nch晶体管开关选择到的2个参照电压中的一方，以下，与高位的比特连接的Nch晶体管开关选择由低1比特选择到的2个参照电压中的一方，与(D7，D7B)连接的Nch晶体管开关输出由与低1比特的(D6，D6B)连接的Nch晶体管开关选择到的2个参照电压中的一方参照电压Vrk。第2，第3辅助解码器112，113也同样，基于第1比特小组(D2，D2B，…，D7，D7B)，分别从第2，第3参照电压小组22，23输出1个参照电压Vr(k+1)，Vr(k+2)。另外，例如与D2连接的Nch晶体管开关是栅极与D2连接，在D2为High时接通，为Low时断开。与D2B连接的Nch晶体管开关是栅极与D2B连接，在D2B为Low时接通，为High时断开。
图6所示的辅助解码器11的晶体管开关的总数是126个。还有，在图6所示的辅助解码器11中，与第1比特小组的低位比特(例如D2，D2B)连接的Nch晶体管开关是选择电压电平接近的参照电压的构成。根据这种构成，Nch晶体管开关的一部分不需要大的漏极耐压(漏极—基板间的耐压)。因此也可以按照耐压减小晶体管开关尺寸，削减电路面积。
图7是表示在图5所示的实施例(m＝8，n＝2，h＝64)中图2的第1，第2，第3辅助解码器121，122，123的构成的图(第1，第2，第3辅助解码器121，122，123为相同构成)。
图2的第1比特小组(D2，D2B，…D7，D7B)中的低位2比特(D2，D2B，D3，D3B)被输入到预解码器14(图3的(Dx，DxB，D(x+1)，D(x+1)B)，用预解码器14的输出信号LN1～LN4来选择参照电压，用第1比特小组的高位比特(D5，D5B)，(D6，D6B)，(D7，D7B)以分级方式从(D5，D5B)到(D7，D7B)依次选择由LN1～LN4选择到的16个参照电压。
另外，在图7中，按图上制作的情况，表示为把3个参照电压作为1组，把h个参照电压向辅助解码器12输入的构成，不过，与第1参照电压小组21(Vr1，Vr3，…，Vrk，…，Vr125，Vr127)、第2参照电压小组22(Vr2，Vr4，…，Vr(k+1)，…，Vr126，Vr128)、第3参照电压小组23(Vr3，Vr5，…，Vr(k+2)，…，Vr127，Vr129)对应而具备3个图7的辅助解码器12，分别从第1至第3辅助解码器121～123输出Vrk，Vr(k+1)，Vr(k+2)。
基于第1比特小组(D2，D2B，…D7，D7B)的低位2比特(D2，D2B，D3，D3B)，图2的预解码器14的输出LN1，LN2，LN3，LN4有某一个成为High，第1辅助解码器121选择第1参照电压小组21的连续的4个参照电压(Vr1，Vr3，Vr5，Vr7)，(Vr9，Vr11，Vr13，Vr15)，…(Vr121，Vr123，Vr125，Vr127)中的一个。
分别与(D4，D4B)连接的Nch晶体管开关选择由分别与LN1，LN2，LN3，LN4连接的Nch晶体管开关选择到的、2个邻接的4个的组的参照电压的各1个(例如，参照电压(Vr1，Vr3，Vr5，Vr7)中的选择到的1个和参照电压(Vr9，Vr11，Vr13，Vr15)中的选择到的1个)中的一方。
分别与(D5，D5B)连接的Nch晶体管开关选择由分别与(D4，D4B)连接的Nch晶体管开关选择到的2个参照电压中的一方，分别与(D6，D6B)连接的Nch晶体管开关选择由分别与(D5，D5B)连接的Nch晶体管开关选择到的2个参照电压中的一方，分别与(D7，D7B)连接的Nch晶体管开关输出由分别与(D6，D6B)连接的Nch晶体管开关选择到的2个参照电压中的一方参照电压Vrk。第2，第3辅助解码器122，123也同样，基于第1比特小组(D2，D2B，…，D7，D7B)，分别从第2，第3参照电压小组22，23输出1个参照电压Vr(k+1)，Vr(k+2)。图7所示的辅助解码器12的晶体管总数是94个。还有，图7所示的辅助解码器12中也是，与第1比特小组的低位比特连接的Nch晶体管开关的一部分不需要大的漏极耐压(漏极—基板间的耐压)。因此也可以按照耐压减小晶体管开关尺寸，削减电路面积。
图8是表示在图5所示的实施例(m＝8，n＝2，h＝64)中图1或图2的第4辅助解码器13的构成的图。在图8中，Vrk，Vr(k+1)，Vr(k+2)，是向由第1至第3辅助解码器111～113(121～123)选择到的第4辅助解码器13输入的参照电压。V(T1)，V(T2)是放大电路30的输入端子T1，T2的电压。
参照图8，V(T1)通过与D1B连接的Nch晶体管开关和与D0B连接的Nch晶体管开关而与Vrk连接，通过与D1B连接的Nch晶体管开关和与D0连接的Nch晶体管开关而与Vr(k+1)连接，并且V(T1)通过与D1连接的Nch晶体管开关和与D0B连接的Nch晶体管开关而与Vr(k+1)连接，通过与D1连接的Nch晶体管开关和与D0连接的Nch晶体管开关而与Vr(k+1)连接。V(T2)通过与D1连接的Nch晶体管开关而与Vr(k+1)连接，通过与D1B连接的Nch晶体管开关而与Vrk连接。
在这种构成的第4辅助解码器13中，
(D1，D0)＝(0，0)时，输出(V(T1)，V(T2))＝(Vrk，Vrk)。
(D1，D0)＝(0，1)时，输出(V(T1)，V(T2))＝(Vr(k+1)，Vrk)。
(D1，D0)＝(1，0)时，输出(V(T1)，V(T2))＝(Vr(k+1)，Vr(k+1))。
(D1，D0)＝(1，1)时，输出(V(T1)，V(T2))＝(Vr(k+2)，Vr(k+1))。
图9是表示图5所示的实施例中的图2的电路12的构成的图，由Pch晶体管构成图7的Nch晶体管。如图9所示，基于(D2，D2B，D3，D3B)，预解码器14(图4的(Dx，DxB，D(x+1)，D(x+1)B)的输出LP1，LP2，LP3，LP4中有1个成为High，辅助解码器121选择连续的4个参照电压(Vr1，Vr3，Vr5，Vr7)，(Vr9，Vr11，Vr13，Vr15)，…(Vr121，Vr123，Vr125，Vr127)中的一个。与(D4，D4B)连接的Nch晶体管开关选择由LN1，LN2，LN3，LN4选择到的、2个邻接的4个的组的参照电压的各1个(例如，参照电压(Vr1，Vr3，Vr5，Vr7)中的选择到的1个和参照电压(Vr9，Vr11，Vr13，Vr15)中的选择到的1个)中的一方。与(D5，D5B)连接的Pch晶体管开关选择由与(D4，D4B)连接的Pch晶体管开关选择到的2个参照电压中的一方，与(D6，D6B)连接的Pch晶体管开关选择由与(D5，D5B)连接的Pch晶体管开关选择到的2个参照电压中的一方，与(D7，D7B)连接的Pch晶体管开关选择输出由与(D6，D6B)连接的Pch晶体管开关选择到的2个参照电压中的一方参照电压Vrk。第2，第3辅助解码器122，123也同样，基于第1比特小组(D2，D2B，…，D7，D7B)，分别从第2，第3参照电压小组22，23输出1个参照电压Vr(k+1)，Vr(k+2)。在该场合，辅助解码器12的Pch晶体管开关的总数是94个。
图10是表示图5(B)的放大电路(内插放大器)30的构成的图(另外，专利文献2的图5中公开了同样的构成)。如图10所示，其具备：共接的源极与电流源113连接，栅极分别与端子T1(电压V(T1))和输出端子3(输出端子电压Vout)连接的Nch晶体管101，102所组成的第1差动对；共接的源极与电流源114连接，栅极分别与端子T2(电压V(T2))和输出端子3连接的Nch晶体管103，104所组成的第2差动对；连接在Nch晶体管101，103的共接的漏极和电源VDD间的Pch晶体管111；连接在Nch晶体管102，104的共接的漏极和电源VDD间，栅极和漏极连接，并且栅极与Pch晶体管111的栅极连接的Pch晶体管112；以及输入端与Pch晶体管111的漏极和Nch晶体管101，103的共接的漏极的连接点连接，输出端与输出端子3连接的放大级109。Pch晶体管111，112构成电流镜。Nch晶体管101，102，103，104是相同尺寸，电流源113，114的电流值相等。Nch晶体管101，102，103，104的漏极电流ID1，ID2，ID3，ID4如下。
ID1＝(β/2)(V(T1)—VTH))^2 …(1)
ID2＝(β/2)(Vout—VTH))^2 …(2)
ID3＝(β/2)(V(T2)—VTH))^2 …(3)
ID4＝(β/2)(Vout—VTH))^2 …(4)
此处，β是增益系数，β(＝μ(W/L)(εx/tox)，而μ是电子的实效移动度，εx是栅极绝缘膜的介电常数，tox是栅极绝缘膜的膜度，W是沟道宽度，L是沟道长度，VTH是阈值电压。
电流ID2+ID4是电流镜的输入侧的Pch晶体管112中流动的电流(输入电流)，电流ID1+ID3是电流镜电路的输出侧的Pch晶体管111中流动的电流(输出电流)，按电流镜电路的输入电流与输出电流相等的方式进行控制。
ID1+ID3＝ID2+ID4  …(5)
把式(1)至(4)的括号内展开而代入式(5)，对于VTH的一次项使两边相等，V(T1)+V(T2)＝2×Vout，即成为
Vout＝{V(T1)+V(T2)}/2 …(6)
或者，把第1，第2差动对的跨导设为gm，把ID1—ID2＝gm(V(T1)—Vout)，ID3—ID4＝gm(V(T2)—Vout)代入式(5)而导出式(6)。
图11是把DAC的开关的数与本实施例比较而归结出的东西。在图23，图24的构成的场合，如图11(A)所示，对于8比特，1st解码器的分级1，分级2，分级3为126，126，62个，2nd解码器为12个，共计326个。对于10比特，1st解码器的分级1，分级2，分级3为510，510，254，2nd解码器为12，共计1286个。
在图5的实施例中，在图1，图6，图8的构成的场合，如图11(B)所示，对于8比特，电路11为126个，电路13为8个，共126×3+8＝386个。对于10比特，电路11为510个，电路13为8个，共510×3+8＝1538个。
在图5的实施例中，在具备预解码器的图2，图7，图8的构成的场合，如图11(C)所示，对于8比特，电路11为94个，电路13为8个，共94×3+8＝290个。对于10比特，电路11为382个，电路13为8个，共382×3+8＝1154个。
在图1的实施例的场合，与专利文献1相比，晶体管开关元件数增加了，而在具备预解码器的图2的实施例中，削减了晶体管开关元件数，能实现省面积。
还有，在图6的构成的场合，对于m＝8，n＝2，在第1辅助解码器111、图8的第4辅助解码器13中，从第1参照电压小组21作为Vrk被选择输出，作为V(T1)/V(T2)(V(T1)或V(T2))被选择的总线中串联***的晶体管开关的总数是最大8个。同样，在第2辅助解码器112、第4辅助解码器13中，从第2参照电压小组22作为Vr(k+1)被选择输出，作为V(T1)/V(T2)被选择的总线中串联***的开关的数是最大8个。同样，在第3辅助解码器113、第4辅助解码器13中，从第3参照电压小组23作为Vr(k+2)被选择输出，作为V(T1)/V(T2)被选择的总线中串联***的晶体管开关的个数是最大8个。
还有，在图7的构成的场合，对于m＝8，n＝2，在第1辅助解码器121、图8的第4辅助解码器13中，从第1参照电压小组21作为Vrk被选择输出，作为V(T1)/V(T2)被选择的总线中串联***的开关的数是最大7个。同样，在第2辅助解码器122、第4辅助解码器13中，从第2参照电压小组22作为Vr(k+1)被选择输出，作为V(T1)/V(T2)被选择的总线中串联***的开关的数是最大7个。在第3辅助解码器123、第4辅助解码器13中，从第3参照电压小组23作为Vr(k+2)被选择输出，作为V(T1)/V(T2)被选择的总线中串联***的晶体管开关的个数是最大7个。
图12(A)是说明图1或图2所示的实施例与图5不同的动作规范的图。本实施例是在图1中，设为m＝8，n＝3，h＝32(2h+1＝65，因而参照电压为Vr1～V65)的情况。图12(B)表示图1，图2的放大电路(内插放大器)30的构成。
图12(A)的电平(0～255)是放大电路(内插放大器)30的输出电压电平，可输出0～255的256电平。
图12(A)的Vref表示电平(放大电路(内插放大器)30的输出电压电平)和参照电压的对应。例如第1参照电压小组21的第1个参照电压Vr1与电平0对应，第2参照电压小组22的第1个参照电压Vr2与电平4对应，第3参照电压小组23的第1个参照电压Vr3(第1参照电压小组21的第2个参照电压)与电平8对应。
图12(A)的T1，T2，T3是放大电路30的输入端子。
图12(A)的D7—D3是图1或图2的D(m—1)—Dn，即高位8—3＝5比特，D2—D0是图1或图2的D(n—1)—D0，即低位3比特。
图1或图2的第4辅助解码器13从放大电路(内插放大器)30的3个端子T1，T2，T3输出Vo1，Vo2。放大电路(内插放大器)30把3个端子T1，T2，T3的电压设为V(T1)，V(T2)，V(T3)，输出(V(T1)+V(T2)+2×V(T3))/4的电压。
在图12(A)所示的例子中，与8个连续的电平所构成的区间对应，分配连续的2个参照电压，对于1个区间的端的电平(第8个电平)共用相邻的区间的1个参照电压，对于0～255的256电平，把参照电压设为1/4的64+1＝65。
在电平0～7的第1区间，分配参照电压Vr1，Vr2，第1区间的上侧的3个电平5，6，7是通过第2区间(电平8～15)的参照电压Vr3和第1区间的参照电压Vr2的内插来生成。因此，对于电平0～7，基于第1比特小组(D7—D3)，由第1，第2，第3辅助解码器111，112，113选择3个连续阶段的参照电压(Vr1，Vr2，Vr3)，将其向第4辅助解码器13输入，第4辅助解码器13基于第2比特小组(D2，D1，D0)，选择2个电压Vo1，Vo2(也包括Vo1，Vo2为相同电压)，向放大电路30的3个输入端子T1，T2，T3输出Vo1，Vo2，也包括重复的。
具体而言，(D2，D1，D0)＝(0，0，0)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr1，Vr1，Vr1)，放大电路(内插放大器)30输出Vout＝(Vr1+Vr1+2×Vr1)/4＝Vr1。
(D2，D1，D0)＝(0，0，1)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr2，Vr1，Vr1)，放大电路(内插放大器)30输出Vout＝(Vr2+Vr1+2×Vr1)/4＝Vr1+(Vr2—Vr1)/4。
(D2，D1，D0)＝(0，1，0)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr1，Vr1，Vr2)，放大电路(内插放大器)30输出Vout＝(Vr1+Vr1+2×Vr2)/4＝Vr1+(Vr2—Vr1)/2。
(D2，D1，D0)＝(0，1，1)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr2，Vr1，Vr2)，放大电路(内插放大器)30输出Vout＝(Vr2+Vr1+2×Vr2)/4＝Vr1+(Vr2—Vr1)×3/4。
(D2，D1，D0)＝(1，0，0)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr2，Vr2，Vr2)，放大电路(内插放大器)30输出Vout＝(Vr2+Vr2+2×Vr2)/4＝Vr2。
(D2，D1，D0)＝(1，0，1)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr3，Vr2，Vr2)，放大电路(内插放大器)30输出Vout＝(Vr3+Vr2+2×Vr2)/4＝Vr2+(Vr3—Vr2)/4。
(D2，D1，D0)＝(1，1，0)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr2，Vr2，Vr3)，放大电路(内插放大器)30输出Vout＝(Vr2+Vr2+2×Vr3)/4＝Vr2+(Vr3—Vr2)/2。
(D2，D1，D0)＝(1，1，1)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr3，Vr2，Vr3)，放大电路(内插放大器)30输出Vout＝(Vr3+Vr2+2×Vr3)/4＝Vr2+(Vr3—Vr2)×3/4。
在电平248～255的第32区间，分配参照电压Vr63，Vr64，第32区间的上侧的3个电平253，254，255是通过电压Vr65和第32区间的参照电压Vr64的内插来生成。
基于第1比特小组(D7—D3)，由第1，第2，第3辅助解码器111，112，113选择3个连续阶段的参照电压(Vr63，Vr64，Vr65)，将其向第4辅助解码器13输入，第4辅助解码器13基于第2比特小组(D2，D1，D0)，选择2个电压Vo1，Vo2(也包括Vo1，Vo2为相同电压)，向放大电路30的3个输入端子T1，T2，T3输出Vo1，Vo2，也包括重复的。
具体而言，(D2，D1，D0)＝(0，0，0)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr63，Vr63，Vr63)，放大电路(内插放大器)30输出Vout＝(Vr63+Vr63+2×Vr63)/4＝Vr63。
(D2，D1，D0)＝(0，0，1)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr64，Vr63，Vr63)，放大电路(内插放大器)30输出Vout＝(Vr64+Vr63+2×Vr63)/4＝Vr63+(Vr64—Vr63)/4。
(D2，D1，D0)＝(0，1，0)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr63，Vr63，Vr64)，放大电路(内插放大器)30输出Vout＝(Vr63+Vr63+2×Vr64)/4＝Vr63+(Vr64—Vr63)/2。
(D2，D1，D0)＝(0，1，1)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr64，Vr63，Vr64)，放大电路(内插放大器)30输出Vout＝(Vr64+Vr63+2×Vr64)/4＝Vr63+(Vr64—Vr63)×3/4。
(D2，D1，D0)＝(1，0，0)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr64，Vr64，Vr64)，放大电路(内插放大器)30输出Vout＝(Vr64+Vr64+2×Vr64)/4＝Vr64。
(D2，D1，D0)＝(1，0，1)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr65，Vr64，Vr64)，放大电路(内插放大器)30输出Vout＝(Vr65+Vr64+2×Vr64)/4＝Vr64+(Vr65—Vr64)/4。
(D2，D1，D0)＝(1，1，0)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr64，Vr64，Vr65)，放大电路(内插放大器)30输出Vout＝(Vr64+Vr64+2×Vr65)/4＝Vr64+(Vr65—Vr64)/2。
(D2，D1，D0)＝(1，1，1)时，由第4辅助解码器13选择(V(T1)，V(T2)，V(T3))＝(Vr65，Vr64，Vr65)，放大电路(内插放大器)30输出Vout＝(Vr65+Vr64+2×Vr65)/4＝Vr64+(Vr65—Vr64)×3/4。
图13是表示在图12的实施例(m＝8，n＝3，h＝32)中图1的第1至第3辅助解码器111～113的构成(相同构成)的图。
如图13所示，辅助解码器11由把图1的第1比特小组设为(D3，D3B，…D7，D7B)，从低位比特(D3，D3B)侧到高位比特(D7，D7B)依次选择参照电压的分级型解码器构成。
另外，在图13中，按图上制作的情况，表示为把3个参照电压作为1组，把h个参照电压向辅助解码器11输入的构成，不过，与第1参照电压小组21(Vr1，Vr3，…，Vrk，…，Vr61，Vr63)、第2参照电压小组22(Vr2，Vr4，…，Vr(k+1)，…，Vr62，Vr64)、第3参照电压小组23(Vr3，Vr5，…，Vr(k+2)，…，Vr63，Vr65)对应而具备3个图12的辅助解码器11，分别从第1至第3辅助解码器111～113输出Vrk，Vr(k+1)，Vr(k+2)。
在第1辅助解码器111中，由与第1比特小组的低位侧比特(D3，D3B)连接的Nch晶体管开关选择在第1参照电压小组21中连续的2个参照电压(Vr1，Vr3)，(Vr5，Vr7)，…(Vr61，Vr63)中的一方，由与高位比特(D4，D4B)连接的Nch晶体管开关选择由与(D3，D3B)连接的Nch晶体管开关选择到的2个参照电压中的一方，以下，由高位的比特选择由与低1位的比特连接的Nch晶体管开关选择到的2个参照电压中的一方，由与(D7，D7B)连接的Nch晶体管开关选择由与低1位的比特(D6，D6B)连接的Nch晶体管开关选择到的2个参照电压中的一方而输出Vrk。此时，同样，第2，第3辅助解码器112，113基于第1比特小组，分别选择输出Vr(k+1)，Vr(k+2)。在该场合，辅助解码器11的晶体管开关的总数是62个。
图14是表示在图12的实施例(m＝8，n＝3，h＝32)中图2的辅助解码器121～123的构成(相同构成)的图。
图2的第1比特小组Dn～D(m—1)是(D3，D3B，…D7，D7B)。其中低位2比特(D3，D3B，D4，D4B)作为图3的(Dx，DxB，D(x+1)，D(x+1)B)被输入到预解码器14。辅助解码器12从由预解码器14预解码所得的信号LN1～LN4到第1比特小组的高位比特(D5，D5B)，(D6，D6B)，(D7，D7B)依次选择参照电压。
另外，在图14中，按图上制作的情况，表示为把连续的3个参照电压作为1组，把h个参照电压向辅助解码器12输入的构成，不过，与第1参照电压小组21(Vr1，Vr3，…，Vrk，…，Vr61，Vr63)、第2参照电压小组22(Vr2，Vr4，…，Vr(k+1)，…，Vr62，Vr64)、第3参照电压小组23(Vr3，Vr5，…，Vr(k+2)，…，Vr63，Vr65)对应而具备3个图14的辅助解码器12，分别从第1至第3辅助解码器121～123输出Vrk，Vr(k+1)，Vr(k+2)。
参照图14，基于(D3，D3B，D4，D4B)，预解码器14的输出LN1，LN2，LN3，LN4中有某一个成为High，第1辅助解码器121选择在第1参照电压小组21中连续的4个参照电压(Vr1，Vr3，Vr5，Vr7)，(Vr9，Vr11，Vr13，Vr15)，…(Vr57，Vr59，Vr61，Vr63)中的一个。与(D5，D5B)连接的Nch晶体管开关选择由LN1，LN2，LN3，LN4选择到的、2个邻接的4个的组的参照电压的各1个(例如，参照电压(Vr1，Vr3，Vr5，Vr7)中的选择到的1个和参照电压(Vr9，Vr11，Vr13，Vr15)中的选择到的1个)中的一方。与(D6，D6B)连接的Nch晶体管开关选择由与(D5，D5B)连接的Nch晶体管开关选择到的2个参照电压中的一方，与(D7，D7B)连接的Nch晶体管开关选择输出由与(D6，D6B)连接的Nch晶体管开关选择到的2个参照电压中的一方参照电压Vrk。同样，第2，第3辅助解码器122，123基于预解码器14的输出LN1，LN2，LN3，LN4和(D5，D5B，…D7，D7B)，分别选择输出Vr(k+1)，Vr(k+2)。在该场合，辅助解码器12的晶体管开关的总数是46个。
图15是表示在图12所示的实施例(m＝8，n＝3，h＝32)中图1或图2的第4辅助解码器13的构成的图。参照图15，V(T1)通过与D2B连接的Nch晶体管开关和与D0B连接的Nch晶体管开关而与Vrk连接，通过与D2B连接的Nch晶体管开关和与D0连接的Nch晶体管开关而与Vr(k+1)连接，通过与D2连接的Nch晶体管开关和与D0B连接的Nch晶体管开关而与Vr(k+1)连接，通过与D2连接的Nch晶体管开关和与D0连接的Nch晶体管开关而与Vr(k+2)连接。
V(T2)通过与D2B连接的Nch晶体管开关而与Vrk连接，通过与D2连接的Nch晶体管开关而与Vr(k+1)连接。
V(T3)通过与D2B连接的Nch晶体管开关和与D1B连接的Nch晶体管开关而与Vrk连接，通过与D2B连接的Nch晶体管开关和与D1连接的Nch晶体管开关而与Vr(k+1)连接，通过与D2连接的Nch晶体管开关和与D1B连接的Nch晶体管开关而与Vr(k+1)连接，通过与D2连接的Nch晶体管开关和与D1连接的Nch晶体管开关而与Vr(k+2)连接。
具体而言，(D2，D1，D0)＝(0，0，0)时，输出(V(T1)，V(T2)，V(T3))＝(Vrk，Vrk，Vrk)。
(D2，D1，D0)＝(0，0，1)时，输出(V(T1)，V(T2)，V(T3))＝(Vr(k+1)，Vrk，Vrk)。
(D2，D1，D0)＝(0，1，0)时，输出(V(T1)，V(T2)，V(T3))＝(Vrk，Vrk，Vr(k+1))。
(D2，D1，D0)＝(0，1，1)时，输出(V(T1)，V(T2)，V(T3))＝(Vr(k+1)，Vrk，Vr(k+1))。
(D2，D1，D0)＝(1，0，0)时，输出(V(T1)，V(T2)，V(T3))＝(Vr(k+1)，Vr(k+1)，Vr(k+1))。
(D2，D1，D0)＝(1，0，1)时，输出(V(T1)，V(T2)，V(T3))＝(Vr(k+2)，Vr(k+1)，Vr(k+1))。
(D2，D1，D0)＝(1，1，0)时，输出(V(T1)，V(T2)，V(T3))＝(Vr(k+1)，Vr(k+1)，Vr(k+2))。
(D2，D1，D0)＝(1，1，1)时，输出(V(T1)，V(T2)，V(T3))＝(Vr(k+2)，Vr(k+1)，Vr(k+2))。
在图12的实施例(m＝8，n＝3，h＝32)中，图1的第1辅助解码器111为图13，第4辅助解码器13为图15的场合，从第1参照电压小组21作为Vrk被选择输出，作为V(T1)/V(T2)(V(T1)或V(T2))被选择的总线中串联***的晶体管开关的总数是最大7个。同样，在第2辅助解码器112，第4辅助解码器13中，从第2参照电压小组22作为Vr(k+1)被选择输出，作为V(T1)/V(T2)被选择的总线中串联***的开关的数是最大7个。同样，在第3辅助解码器113，第4辅助解码器13中，从第3参照电压小组23作为Vr(k+2)被选择输出，作为V(T1)/V(T2)被选择的总线中串联***的晶体管开关的个数是最大7个。
还有，在图12的实施例(m＝8，n＝3，h＝32)中，图2的第1辅助解码器121为图14，第4辅助解码器13为图15的场合，从第1参照电压小组21作为Vrk被选择输出，作为V(T1)/V(T2)被选择的总线中串联***的开关的数是最大6个。同样，在第2辅助解码器122，第4辅助解码器13中，从第2参照电压小组22作为Vr(k+1)被选择输出，作为V(T1)/V(T2)被选择的总线中串联***的开关的数是最大6个。在第3辅助解码器123，第4辅助解码器13中，从第2参照电压小组22作为Vr(k+2)被选择输出，作为V(T1)/V(T2)被选择的总线中串联***的晶体管开关的个数是最大6个。
图16是表示图12(B)的放大电路的构成的图(专利文献3的图2中公开了与图16同样的构成)。其具备：共接的源极与电流源207连接，栅极分别与端子T1(电压V(T1))和输出端子3(输出端子电压Vout)连接的Nch晶体管201，202所组成的第1差动对；共接的源极与电流源208(电流值与电流源207的电流值I相等)连接，栅极分别与T2(电压V(T2))和输出端子3连接的Nch晶体管203，204所组成的第2差动对；以及共接的源极与电流源209(电流值为电流源207的电流值I的2倍)连接，栅极分别与T2(电压V(T3))和输出端子3连接的Nch晶体管205，206(栅极宽度为2W)所组成第3差动对，具备：连接在Nch晶体管201，203，205的共接的漏极和电源VDD间的Pch晶体管210；以及连接在Nch晶体管202，204，206的共接的漏极和电源VDD间，栅极和漏极连接，并且栅极与Pch晶体管210的栅极连接的Pch晶体管211，具备Pch晶体管210的漏极和Nch晶体管201，203，205的共接的漏极的连接点与输入端连接，输出端与输出端子3连接的放大级212。Pch晶体管210，211构成电流镜。若把Nch晶体管201，202，203，204的增益系数设为β，则Nch晶体管205，206的增益系数为2β。因此，晶体管201～206的漏极电流ID1，ID2，ID3，ID4，ID5，ID6如下。
ID1＝(β/2)(V(T1)—VTH))^2 …(7)
ID2＝(β/2)(Vout—VTH))^2 …(8)
ID3＝(β/2)(V(T2)—VTH))^2 …(9)
ID4＝(β/2)(Vout—VTH))^2 …(10)
ID5＝2(β/2)(V(T3)—VTH))^2 …(11)
ID6＝2(β/2)(Vout—VTH))^2 …(12)
电流ID2+ID4+ID6是电流镜的输入侧的Pch晶体管211中流动的电流(输入电流)，电流ID1+ID3+ID5是电流镜电路的输出侧的Pch晶体管111中流动的电流(输出电流)。电流镜电路的输入电流与输出电流相等。
ID1+ID3+ID5＝ID2+ID4+ID6 …(13)
把式(7)至(12)的括号内展开而代入式(13)，对于VTH的一次项使两边相等，
V(T1)+V(T2)+2×V(T3)＝4×Vout，即，输出端子电压Vout为
Vout＝{V(T1)+V(T2)+2×V(T3)}/4 …(14)
图17(A)是说明图1或图2所示的实施例的动作规范的另一例的图。该实施例是在图1，图2中设为m＝8，n＝2，h＝62的情况。图17(B)是说明放大电路30的图。输出Vout＝{V(T1)+V(T2)}/2。如参照图22说明了的，在正极及负极驱动中，对于256灰度级(8比特)，在灰度级0及灰度级255的两端侧的区域，驱动器输出电压的每1灰度级的电压变化量比其他中间灰度的区间的大(γ特性)。通过不同的2个参照电压的内插输出而生成的灰度级电压，在2个参照电压间的电位差大的情况下，依赖于构成放大电路30的元件的偏差，有时输出误差会增加。因此在本实施例中，与第1至第3参照电压小组21，22，23分开另外准备该两端参照电压小组。
如图17(A)所示，Vr1，Vr2，Vr3，··与电平4，6，8，10对应。Vrj与电平2×(j—1)+4对应，Vr123，Vr124，Vr125(＝Vr(2×h+1))与电平248，250，252对应。
电平0，1，2，3的Vref为第4参照电压小组24(Vrd1，Vrd2，Vrd3，Vrd4)的各电压。即，按电平0，1，2，3，在放大电路(内插放大器)30的输入端子(T1，T2)上分别输入(V(T1)，V(T2))＝(Vrd1，Vrd1)，(Vrd2，Vrd2)，(Vrd3，Vrd3)，(Vrd4，Vrd4)。放大电路30输出与输入电压电平V(T1)(＝V(T2))相同的输出电压电平Vout＝(V(T1)+V(T2))/2＝V(T1)(＝Vrd1，Vrd2，Vrd3，Vrd4)。
电平252，253，254，255的Vref为第5参照电压小组25(Vr125，Vrd5，Vrd6，Vrd7)的各电压。此处，Vr125与第3参照电压小组被共用。按电平252，253，254，255，在放大电路(内插放大器)30的输入端子(T1，T2)上分别输入(V(T1)，V(T2))＝(Vr125，Vr125)，(Vrd5，Vrd5)，(Vrd6，Vrd6)，(Vrd7，Vrd7)。放大电路(内插放大器)30输出与输入电压电平V(T1)(＝V(T2))相同的输出电压电平Vout＝(V(T1)+V(T2))/2＝V(T1)(＝Vr125，Vrd5，Vrd6，Vrd7)。
在电平4～7的区间分配参照电压Vr1，Vr2，该区间的端的电平7是通过相邻的区间(电平8～11)的参照电压Vr3和该区间的参照电压Vr2的内插来生成。因此对于电平4～7，基于第1比特小组(D7—D2)，由辅助解码器111，112，113选择3个连续阶段的参照电压(Vr1，Vr2，Vr3)，将其向第4辅助解码器13输入，第4辅助解码器13基于第2比特小组(D1，D0)而选择2个，也包括重复的。
具体而言，(D0，D1)＝(0，0)时，由第4辅助解码器13选择(V(T1)，V(T2))＝(Vr1，Vr1)，放大电路(内插放大器)30输出Vout＝(Vr1+Vr1)/2＝Vr1。
(D0，D1)＝(0，1)时，由第4辅助解码器13选择(V(T1)，V(T2))＝(Vr2，Vr1)，放大电路(内插放大器)30输出Vr1和Vr2的中间电平Vout＝(Vr2+Vr1)/2。
(D0，D1)＝(1，0)时，由第4辅助解码器13选择(V(T1)，V(T2))＝(Vr2，Vr2)，放大电路(内插放大器)30输出Vout＝(Vr2+Vr2)/2＝Vr2。
(D0，D1)＝(1，1)时，由第4辅助解码器13选择(V(T1)，V(T2))＝(Vr3，Vr2)，放大电路(内插放大器)30输出Vr2和Vr3的中间电平Vout＝(Vr3+Vr2)/2。
在电平8～11区间分配参照电压Vr3，Vr4，该区间的端的电平11是通过相邻的区间(电平12～15)的参照电压Vr5和该区间的参照电压Vr4的内插来生成。因此对于电平8～11，基于第1比特小组(D7—D2)，由辅助解码器111，112，113选择3个连续阶段的参照电压(Vr3，Vr4，Vr5)，将其向第4辅助解码器13输入，第4辅助解码器13基于第2比特小组(D1，D0)而选择2个，也包括重复的。
具体而言，(D0，D1)＝(0，0)时，由第4辅助解码器13选择(V(T1)，V(T2))＝(Vr3，Vr3)，放大电路(内插放大器)30输出Vout＝(Vr3+Vr3)/2＝Vr3。
(D0，D1)＝(0，1)时，由第4辅助解码器13选择(V(T1)，V(T2))＝(Vr4，Vr3)，放大电路(内插放大器)30输出Vr3和Vr4的中间电平Vout＝(Vr4+Vr3)/2。
(D0，D1)＝(1，0)时，由第4辅助解码器13选择(V(T1)，V(T2))＝(Vr4，Vr4)，放大电路(内插放大器)30输出Vout＝(Vr4+Vr4)/2＝Vr4。
(D0，D1)＝(1，1)时，由第4辅助解码器13选择(V(T1)，V(T2))＝(Vr5，Vr4)，放大电路(内插放大器)30输出Vr4和Vr5的中间电平Vout＝(Vr5+Vr4)/2。
在电平248～251区间，分配参照电压Vr123，Vr124，该区间的端的电平251是通过相邻的参照电压Vr125和该区间的参照电压Vr124的内插来生成。因此对于电平248～251，基于第1比特小组(D7—D2)，由辅助解码器111，112，113选择3个连续阶段的参照电压(Vr123，Vr124，Vr125)，将其向第4辅助解码器13输入，第4辅助解码器13基于第2比特小组(D1，D0)而选择2个，也包括重复的。
具体而言，(D0，D1)＝(0，0)时，由第4辅助解码器13选择(V(T1)，V(T2))＝(Vr123，Vr123)，放大电路(内插放大器)30输出Vout＝(Vr123+Vr123)/2＝Vr123。
(D0，D1)＝(0，1)时，由第4辅助解码器13选择(V(T1)，V(T2))＝(Vr124，Vr123)，放大电路(内插放大器)30输出Vr123和Vr124的中间电平Vout＝(Vr124+Vr123)/2。
(D0，D1)＝(1，0)时，由第4辅助解码器13选择(V(T1)，V(T2))＝(Vr124，Vr124)，放大电路(内插放大器)30输出Vout＝(Vr124+Vr124)/2＝Vr124。
(D0，D1)＝(1，1)时，由第4辅助解码器13选择(V(T1)，V(T2))＝(Vr125，Vr124)，放大电路(内插放大器)30输出Vr124和Vr125的中间电平Vout＝(Vr125+Vr124)/2。
图18是表示图17所示的规范的DAC的构成的图。在图18中，(Vr1，Vr3，…Vr121，Vr123)的参照电压小组21、(Vr2，Vr4，…Vr122，Vr124)的参照电压小组22、(Vr3，Vr5，…Vr123，Vr125)的参照电压小组23分别被输入到解码器121，122，123。在辅助解码器121，122，123中，与图2的构成同样，输入由预解码器14对第1比特小组进行解码所得信号和高位比特，从h个参照电压中选择1个。
图19是表示图18的辅助解码器121，122，123的构成(相同构成)的图，是由Nch晶体管构成开关的情况。参照图19，辅助解码器12是在图7所示的h＝64(2^6)构成的辅助解码器12中，去掉与图7的下端和上端的Vr1，Vr127连接，分别由LN1，LN4进行接通/断开控制的Nch开关晶体管而构成的。
具体而言，参照图19，在辅助解码器12中，Vr1，V2，Vr3与由图3的预解码器14解码所得的信号LN2，LN3，LN4分别为High时接通的Nch晶体管开关连接。
其次的4个参照电压Vr4，Vr5，Vr6，Vr7与由图3的预解码器14解码所得的信号LN1，LN2，LN3，LN4分别为High时接通的Nch晶体管开关连接。4个参照电压Vr111，Vr113，Vr115，Vr117与由图3的预解码器14解码所得的信号LN1，LN2，LN3，LN4分别为High时接通的Nch晶体管开关连接。Vr119，Vr121，Vr123与由图3的预解码器14解码所得的信号LN2，LN3，LN4分别为High时接通的Nch晶体管开关连接。
分别与(D4，D4B)连接的Nch晶体管开关选择由LN1，LN2，LN3，LN4选择到的、2个邻接的3个的组和4个的组的参照电压中的各1个，例如参照电压(Vr1，Vr3，Vr5)中的选择到的1个和参照电压(Vr7，Vr9，Vr11，Vr13)中的选择到的1个中的一方，以及(Vr111，Vr113，Vr115，Vr117)中的选择到的1个和(Vr119，Vr121，Vr123)中的选择到的1个中的一方。
分别与(D5，D5B)连接的Nch晶体管开关选择由分别与(D4，D4B)连接的Nch晶体管开关选择到的2个参照电压中的一方，分别与(D6，D6B)连接的Nch晶体管开关选择由分别与(D5，D5B)连接的Nch晶体管开关选择到的2个参照电压中的一方，分别与(D7，D7B)连接的Nch晶体管开关选择输出由分别与(D6，D6B)连接的Nch晶体管开关选择到的2个参照电压中的一方参照电压Vrk。该辅助解码器12的晶体管开关的总数是90个。
在辅助解码器121中，(D3，D2)＝(0，0)时，LN1为High，Vr7，Vr15，Vr23，…Vr119被选择，(D3，D2)＝(0，1)时，LN2为High，Vr1，Vr9，Vr17，…Vr121被选择，(D3，D2)＝(1，0)时，LN3为High，Vr3，Vr11，…Vr123被选择，(D3，D2)＝(1，1)时，LN4为High，Vr5，Vr13，…Vr117被选择。
来自辅助解码器121，122，123的输出Vrk，Vr(k+1)，Vr(k+2)被输入到第4辅助解码器13，第4辅助解码器13选择包含相同电压的2个电压VO1，VO2，将其向放大电路30的端子T1，T2输入。
第4参照电压小组24(Vrd1，Vrd2，Vrd3，Vrd4)被输入到第5辅助解码器41。第5辅助解码器41输入输入第1比特小组(D7—D2)中的(D3—D2)的预解码器14的输出(LN1，LN2，LN3，LN4)、第1比特小组(D7—D2)中的(D7—D4)和第2比特小组(D1，D0)，第1比特小组(D7—D2)为＂000000＂时，从Vrd1，Vrd2，Vrd3，Vrd4中，由第2比特小组(D1，D0)选择1个，将其作为Vo3，Vo4输出，向放大电路30的端子T1，T2输入。
第5辅助解码器41在第1比特小组(D7—D2)为＂000001＂～＂111111＂的场合，不管第2比特小组(D1，D0)的值如何，把输出Vo3，Vo4和Vrd1，Vrd2，Vrd3，Vrd4间的总线置于断开状态。
第5参照电压小组25(Vr125，Vrd5，Vrd6，Vrd7)被输入到第6辅助解码器42。第6辅助解码器42输入输入第1比特小组(D7—D2)中的(D3—D2)的预解码器14的输出(LN1，LN2，LN3，LN4)、第1比特小组(D7—D2)中的(D7—D4)和第2比特小组(D1，D0)，在第1比特小组(D7—D2)为＂111111＂时被激活，由第2比特小组(D1，D0)选择1个，将其作为Vo5，Vo6输出，向放大电路30的端子T1，T2输入。在第6辅助解码器42中，在第1比特小组(D7—D2)为＂000000＂～＂111110＂的场合，不管第2比特小组D1，D0的值如何，把输出Vo5，Vo6和Vr125，Vrd5，Vrd6，Vrd7间的总线置于断开状态。
图20是表示具备上述解码器10和放大电路30的数据驱动器的构成的图。图20是以块来表示数据驱动器的主要部分。参照图20，该数据驱动器包含锁存器地址选择器70、锁存器80、电平移位器90、参照电压产生电路20、解码器10和放大电路30而构成。
锁存器地址选择器70基于时钟信号CLK来决定数据锁存器的定时。锁存器80基于由锁存器地址选择器70决定的定时，锁存视频数字化数据，按照STB信号(选通信号)，一齐通过电平移位器90向解码器10输出数据。锁存器地址选择器70及锁存器80为逻辑电路，一般按低电压(0V～3.3V)构成。
参照电压产生电路20，如图20(B)所示，至少生成Vr1～Vr(2h+1)的(2h+1)个参照电压，(Vr1，Vr3，Vr(2h—1))构成第1参照电压小组，(Vr2，Vr4，Vr(2h))构成第2参照电压小组，(Vr3，Vr5，Vr(2h+1))构成第3参照电压小组，向第1至第3辅助解码器供给。在图17(A)的实施例的场合，还有参照电压Vrd1～Vrd7由参照电压产生电路20生成，构成第5参照电压小组(Vrd1，Vrd2，Vrd3，Vrd4)及第6参照电压小组(Vr(2h+1)，Vrd5，Vrd6，Vrd7)，分别向解码器10内的第5及第6辅助解码器(参照图18)供给。解码器10选择与所输入的数字化数据对应的多个参照电压，将其向放大电路30的输入端子T1～TP供给。放大电路30输出把输入电压V(T1)～V(TP)合成(内插)所得的电压。
还有，在本申请文件中多次引用了上述专利文献的各***息。在本发明的整个***息(包括权利要求)的范围内，可以进一步基于其基本技术思想，进行实施方式或实施例的变更、调整。还有，在本发明的权利要求的范围内可以进行公开要素的各种组合或选择。即，本发明当然包括本领域技术人员按照包括权利要求的整个***息、技术思想所能做的各种变形、修正。

Claims (22)

1.一种数字模拟变换电路，其特征在于，
具备把第1至第(2×h+1)(此处，h为给定的正整数)参照电压编组所得的第1参照电压群、第2参照电压群、第3参照电压群，
上述第1参照电压群包括第(2×j—1)个(此处，j为1至h的给定的正整数)的h个参照电压，
上述第2参照电压群包含第(2×j)个的h个参照电压，
上述第3参照电压群包含第(2×j+1)个的h个参照电压，
具备：
接受上述第1参照电压群的h个参照电压而基于输入数字信号来选择第1参照电压的第1选择电路；
接受上述第2参照电压群的h个参照电压而基于上述输入数字信号来选择第2参照电压的第2选择电路；
接受上述第3参照电压群的h个参照电压而基于上述输入数字信号来选择第3参照电压的第3选择电路；
接受上述第1参照电压、上述第2参照电压、上述第3参照电压，基于输入数字信号，从上述第1参照电压、上述第2参照电压、上述第3参照电压中选择2个参照电压，也包括重复的，来输出的第4选择电路；以及
接受由上述第4选择电路选择到的上述2个参照电压，输出上述2个参照电压的运算结果的放大电路。
2.根据权利要求1所述的数字模拟变换电路，其特征在于，
上述第1选择电路基于上述输入数字信号，选择上述第1参照电压群的第p个，即第(2×p—1)(此处，p为1至h的任意整数)参照电压时，
上述第2选择电路基于上述输入数字信号，选择上述第2参照电压群的第p个，即第2×p参照电压，
上述第3选择电路基于上述输入数字信号，选择上述第3参照电压群的第p个，即第(2×p—1)个参照电压。
3.根据权利要求1或2所述的数字模拟变换电路，其特征在于，
上述第1选择电路、上述第2选择电路、上述第3选择电路中各自输入包含上述输入数字信号的最高位比特的给定的高位比特，
上述第4选择电路中输入包含上述输入数字信号的最低位比特的给定的低位比特。
4.根据权利要求1或2所述的数字模拟变换电路，其特征在于，
上述第1选择电路、上述第2选择电路、上述第3选择电路中各自输入包含上述输入数字信号的最高位比特的给定的高位比特，
上述第4选择电路中输入包含上述输入数字信号的最低位比特的给定的低位比特，上述给定的高位比特和上述给定的低位比特不包含互相重复的比特。
5.根据权利要求1或2所述的数字模拟变换电路，其特征在于，
具备输入上述输入数字信号的给定的高位比特中的给定的比特段而对其进行解码的预解码器，
上述第1选择电路、上述第2选择电路、上述第3选择电路中各自输入由上述预解码器解码所得的信号和上述输入数字信号的给定的高位比特中的除给定的比特段以外的比特信号。
6.根据权利要求1或2所述的数字模拟变换电路，其特征在于，上述放大电路在第1、第2输入端子上接受由上述第4选择电路选择到的也包括重复的上述2个参照电压，输出对上述第1、第2输入端子上接受的上述2个参照电压进行内插所得的电压。
7.根据权利要求6所述的数字模拟变换电路，其特征在于，在由上述第4选择电路选择到的也包括重复的上述2个参照电压相同的场合，上述放大电路输出与相同的上述2个参照电压相同的电压。
8.根据权利要求1或2所述的数字模拟变换电路，其特征在于，上述放大电路在第1、第2、第3输入端子上接受由上述第4选择电路选择到的上述2个参照电压，也包括重复的，输出以给定的系数加权运算上述第1、第2、第3输入端子的电压所得的电压。
9.根据权利要求1或2所述的数字模拟变换电路，其特征在于，
具备与上述第1至第(2×h+1)参照电压的电压范围不同的第1电压范围的参照电压群，
具备输入上述第1电压范围的参照电压群而按照上述输入数字信号来选择2个电压的第5选择电路。
10.根据权利要求9所述的数字模拟变换电路，其特征在于，
具备与上述第1至第(2×h+1)参照电压的电压范围不同、与上述第1电压范围不同的第2电压范围的参照电压群，
具备输入上述第2电压范围的参照电压群而按照上述输入数字信号来选择2个电压的第6选择电路。
11.根据权利要求1或2所述的数字模拟变换电路，其特征在于，对于上述第1至第(2×h+1)参照电压，按照上述输入数字信号的值，输出4×h的电平的电压。
12.根据权利要求1或2所述的数字模拟变换电路，其特征在于，对于上述第1至第(2×h+1)参照电压，按照上述输入数字信号的值，输出8×h的电平的电压。
13.根据权利要求1或2所述的数字模拟变换电路，其特征在于，在h为2＾m—1<h≤2＾m(此处，＾表示幂乘)的场合，上述第1选择电路、上述第2选择电路、上述第3选择电路各自基于输入数字信号的高位m比特，从h个参照电压中选择1个。
14.根据权利要求1或2所述的数字模拟变换电路，其特征在于，上述第4选择电路从由上述第1选择电路、上述第2选择电路、上述第3选择电路各自选择到的3个参照电压中，基于上述输入数字信号的低位2比特，选择包括重复的上述2个参照电压，把上述2个参照电压从2个输出节点分别输出。
15.根据权利要求1或2所述的数字模拟变换电路，其特征在于，上述第4选择电路从由上述第1选择电路、上述第2选择电路、上述第3选择电路各自选择到的3个参照电压中，基于上述输入数字信号的低位3比特，选择包括重复的上述2个参照电压，把上述2个参照电压从3个输出节点输出。
16.根据权利要求1或2所述的数字模拟变换电路，其特征在于，
上述第1至第(2×h+1)(此处，h为给定的正整数)参照电压是按等间隔分开的。
17.一种数字模拟变换电路，其特征在于，具备：
把第1电压作为电压范围的一端，相邻的电压以2×单位电压的量分开的给定个的第1参照电压群；
把从上述第1电压以单位电压分开的电压作为电压范围的一端，相邻的参照电压互相以2×单位电压分开的给定个的第2参照电压群；
把从上述第1电压以2×单位电压分开的电压作为电压范围的一端，相邻的参照电压互相以2×单位电压分开的给定个的第3参照电压群；
根据上述第1参照电压群的电压范围的一端的电压，选择由输入数字信号指定的第给定个参照电压的第1选择电路；
根据上述第2参照电压群的电压范围的一端的电压，选择由上述输入数字信号指定的第给定个参照电压的第2选择电路；
根据上述第3参照电压群的电压范围的一端的电压，选择由上述输入数字信号指定的第给定个参照电压的第3选择电路；
接受由上述第1选择电路、上述第2选择电路、上述第3选择电路各自选择到的电压，选择也包含重复的2个电压来输出的第4选择电路；以及
接受由上述第4选择电路选择到的上述2个电压，输出对上述2个电压实施给定的运算所得的结果的运算电路，
由上述第1至第3选择电路选择到的参照电压互相以单位电压分开。
18.一种数据驱动器，具备接受与输入视频信号对应的输入数字信号，输出与上述输入数字信号对应的电压的权利要求1至17中任意一项所述的数字模拟变换电路，以与上述输入数字信号对应的电压来驱动数据线。
19.一种显示装置，具备在数据线和扫描线的交叉部包含像素开关和显示单元的单位像素，通过由上述扫描线接通的像素开关在显示单元上写入上述数据线的信号，其特征在于，
具备权利要求18所述的数据驱动器作为驱动上述数据线的数据驱动器。
20.一种显示装置，其特征在于，具备：
在一方向互相平行地延伸的多条数据线；
在与上述一方向正交的方向互相平行地延伸的多条扫描线；以及
在上述多条数据线和上述多条扫描线的交叉部按矩阵状配置的多个像素电极，
具备：
具有与上述多个像素电极各自对应，漏极及源极中的一方输入与对应的上述像素电极连接，
上述漏极及源极中的另一方输入与对应的上述数据线连接，栅极与对应的上述扫描线连接的多个晶体管，
对上述多个扫描线分别供给扫描信号的栅极驱动器；以及
对上述多个数据线分别供给与输入数据对应的灰度级信号的数据驱动器，
上述数据驱动器由权利要求18所述的数据驱动器构成。
21.一种数字模拟变换方法，其特征在于，
把第1至第(2×h+1)(此处，h为给定的正整数)参照电压按
包括第(2×j—1)个(此处，j为1至h的给定的正整数)的h个参照电压的第1参照电压群、包括第(2×j)个的h个参照电压的第2参照电压群和包括第(2×j+1)个的h个参照电压的第3参照电压群进行编组，
从上述第1参照电压群的h个参照电压中基于输入数字信号来选择第1参照电压，
从上述第2参照电压群的h个参照电压中基于上述输入数字信号来选择第2参照电压，
从上述第3参照电压群的h个参照电压中基于上述输入数字信号来选择第3参照电压，
从选择到的第1参照电压、第2参照电压、第3参照电压中，基于输入数字信号，选择也包括重复的2个参照电压，
对上述选择到的上述2个参照电压进行运算放大而将其输出。
22.根据权利要求21所述的数字模拟变换方法，其特征在于，
上述第1至第(2×h+1)(此处，h为给定的正整数)参照电压是按等间隔分开的。
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