CN101404283A - 集成有肖特基二极管的平面mosfet及其布局方法 - Google Patents

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Abstract

一种无需利用附加掩膜来制造的集成有肖特基二极管的平面MOSFET及其布局方法，具有一设置在具有第一传导型半导体衬底上的半导体功率器件，其具有作为底部电极的底层，以及覆盖在底层上且与底层具有同样传导型的外延层。该半导体功率器件包含若干FET芯片，每个FET单元进一步包含从顶表面延伸到外延层且具有第二传导型的体区，该体区包围着具有第二传导型的重掺杂体区。一绝缘栅极被设置在外延层的顶表面上，并且覆盖着体区的第一部分。一势垒控制层被设置在外延层的顶表面上靠近体区且远离绝缘栅极的区域。一传导层覆盖着外延层的顶表面和重掺杂体区，所述的外延层覆盖着体区第二部分，所述的重掺杂体区延伸到势垒控制层，从而形成肖特基结二极管。

Description

集成有肖特基二极管的平面MOSFET及其布局方法
技术领域
本发明涉及一种半导体功率器件，尤其涉及一种改良和新颖的将碳化硅混合肖特基管集成到平面MOSFET(金属氧化物半导体场效应晶体管)之上的制造流程和器件结构，该制程在提高高频功率转换、桥式电路(H-bridge)和同步整流电路应用时，不需要附加的掩膜。改良的体区二极管恢复性能在不影响集成MOSFET肖特基器件布局的基础上，导致了在功率电路上较低的损耗和较低的电压振荡。
背景技术
为了减少半导体功率器件的功率损耗，同时增加其转换速度，人们渴望进一步减小导通电阻和栅极电容。肖特基二极管设置在诸如金属氧化物硅场效应晶体管(MOSFET)之类的半导体功率器件之上的集成体已经被应用。除了将肖特基二极管集成到沟道型MOSFET器件上的器件结构和制造方法之外，也需要将肖特基二极管集成到平面MOSFET器件上。将肖特基二极管集成到平面MOSFET器件可以集成改进体区二极管的恢复性能，从而导致了功率电路上较低的损耗和较低的电压振荡。但是，制造具有集成的肖特基二极管的平面MOSFET器件的传统方法通常需要附加的掩膜用来在MOSFET单元之间的肖特基区域中构成肖特基二极管。因此，实施具有肖特基二极管的平面MOSFET器件就必然需要高昂的制造成本和复杂的制程。由于上述原因，仍然需要改进制造MOSFET器件的制程，从而利用新颖改良的器件结构来集成肖特基二极管，从而获得简化的制程。
图1A和图1B显示了标准MOSFET器件，该器件集成了肖特基二极管从而省略了体区二极管，因此改进了MOSFET二极管的性能。在MOSFET器件性能上的改进增强了桥式电路和同步整流电路的应用。特别地，图1A显示了具有集成结势垒控制肖特基(JBS)区域的MOSFET，该集成JBS可以是具有散布在肖特基触点之间的具有PN结网格的肖特基二极管阵列，一旦阈值反向偏置电压被应用时，该PN结会夹断肖特基触点下方的沟道区域，从而就可抑制大反向漏电流的形成，由于耗散层引起的屏蔽效应也改进了击穿电压，但是，由于系列电阻的增加抵消了一部分上述优点，而且，因为集成JBS区域中的PN结占据了大量的表面区域，考虑到实际操作时，就需要减少全部的肖特基触点区域来用于增加正向传导，在这种情况下，由于全部肖特基触点区域的减少就导致了通路正向压降的增加。在图1B中，集成沟道MOS势垒肖特基(TMBS)管被实施，该集成TMBS包含散布在MOS沟道间的肖特基二极管阵列。位于外延层或漏区中台型部分上多数电荷载流子之间的电荷耦合，以及位于沟道绝缘边墙上的金属，共同引起了肖特基触点下电场级数的重新排布，由此，就改善了击穿电压并减少了反向漏电流。
美国专利4675713公开了一种利用源极肖特基结作为体区触点的制造半导体功率器件的方法。美国专利4983535公开了一种制造方法来制造DMOS器件，该器件的源极上具有位于体区顶部的耐火金属肖特基势垒。但是，该种器件仍然存在需要利用较高势垒高度的金属的限制。该器件的性能不能满足需要更低电阻和更高驱动电流的应用场合。
图2是本专利申请的相同发明人提出的一种改进的DMOS，该DMOS具有改进的结构，特别是，通过沿沟道边墙进行植入掺杂，毗邻栅极沟道和毗邻源极的区域就生成了具有反孔的源极体区触点。通过沉积高势垒高度的金属到源极体区触点沟道的底部来形成作为集成肖特基触点的集成肖特基二极管。一较低势垒高度金属随后被沉积覆盖在之前的高势垒高度金属上，从而为源极和体区提供了欧姆触点。如图2所示的DMOS提供了在没有芯片有源区损耗的基础上在每个单元上集成肖特基管的较优方式来形成诸如传统方法中的肖特基管。但是，在关闭状态下要达到合适的较低漏电流所需要的高势垒高度金属会产生不利之处，那就是为了满足肖特基欧姆触点和源极体区欧姆触点的需要而同时沉积高势垒高度金属和较低势垒高度金属会产生较高的成本。
此外，在图1A、图1B和图2中所示的器件结构仍然受到如图1C和图1D中所示的P+袋状区域的底角处易被击穿特性的限制，在体区型掺杂(P+袋状)区域的底角处容易发生击穿是由于P+袋状区域的底角附近PN结的曲率半径较小所致。此外，如图1D所示的是一条突变掺杂分布反转曲线，图1D比较了沿图1C中所示的两条垂线A-A’和B-B’发生的从JBS的P+袋状区到MOSFET体区的掺杂曲线的变化。
因此，在功率半导体器件设计和制造领域中，仍然需要提供新的制造方法和器件结构来形成半导体功率器件，由此上述提到的问题和限制就可得到解决。
发明内容
本发明的一个方面是为集成了肖特基二极管的平面MOSFET提供一种新颖改良的制程和结构。新的结构和制程的实施中无需附加的掩膜，如此一来，用大大降低的成本就可以获得具有改进的体区二极管恢复性能、以及功率电路上的低损耗和低电压振荡的半导体功率器件。
本发明的另一方面是提供一种集成了肖特基二极管的MOSFET器件的布局结构，FET和肖特基区域被安排在最佳的布局结构上，如此一来，就获得了较高的单元密度和改进的器件性能。
本发明的另一方面是提供集成了肖特基二极管的半导体功率器件来提高该器件的击穿电压，特别地，本发明的一个方面是为了保证性能的改进，在不改变集成了肖特基二极管的MOSFET器件布局的情况下，解决了P+袋状区域的底角处易击穿的问题。
本发明的另一个方面是在具有改良的掺杂级的肖特基区域上形成结势垒控制肖特基(JBS)整流器，从而在不影响MOSFET单元性能的情况下提高击穿电压，进一步该JBS整流器被应用在袋状封闭单元结构、块状封闭单元结构、环形封闭单元结构和六角形封闭单元结构中。
本发明的另一个方面是利用形成具有底部***栅极流道的梳状栅极和不运行所有围绕着芯片的***栅极总线，从而在最大化的肖特基区域上形成JBS整流器。
在本发明的较佳实施例中公开了一种位于第一传导特性半导体衬底之上的半导体功率器件，该器件具有作为底部电极的底层和覆盖在底层之上的外延层，该外延层具有和底层一样的传导特性。该半导体功率器件进一步包含若干FET功率单元，每个单元包含一个围绕着栅极的具有第二传导特性的FET体区，每一个FET体区都围绕着掺杂了具有第一传导特性离子的源极区域，每一个FET体区都进一步包含与掺杂了第二传导特性离子的源极区域相邻的体区触点区域，该源极区域的掺杂浓度高于该FET体区。若干肖特基二极管被设置在FET体区之间，从而组成了半导体衬底顶表面附近的掺杂JBS区域，从而组成了外延层位于FET体区之间的结势垒肖特基管(JBS)。肖特基触点金属层被设置在顶表面，从而组成了连接源极和体区触点区域的欧姆触点，同时覆盖了FET体区之间的外延层，由此组成了肖特基结。为了提高肖特基二极管的性能，在FET体区之间的外延层还包含掺杂浅层。
此外，本发明公开了一种制成具有有源单元区的半导体功率器件的方法，所述的有源单元区包含若干功率晶体管单元和一个结势垒控制肖特基(JBS)区域，所述的JBS区域包含若干肖特基二极管。该方法还包含以下步骤，即，将体区型掺杂离子穿过金属触点开口植入到外延层内，形成围绕着JBS P+袋状区域的反掺杂区域，从而降低PN结附近的突变反转掺杂曲线，进而阻止肖特基区域发生过早的击穿。
在阅读了下文通过附图进行说明的较佳实施例的具体描述之后，本发明的各个方面和优点对于本领域内的普通技术人员来说就是毫无疑问和显而易见的了。
附图说明
图1A是具有集成结势垒控制肖特基区域的传统沟道型MOSFET功率器件的横截面示意图；
图1B是具有集成沟道型MOS势垒控制肖特基(TMBS)的传统沟道型MOSFET功率器件的横截面示意图；
图1C是具有集成JBS区域的传统沟道型MOSFET功率器件的横截面示意图，所述的JBS区域在体区型掺杂(P+袋状)区域的底角处具有易击穿点；
图1D是沿着图1A和图1B中P+袋状区域以及MOSFET体区的垂直方向的掺杂浓度曲线图，用来解释击穿易发生的原因；
图2是本专利申请的相同发明人提出的一种改进的DMOS的横截面示意图；
图3A和图3B是本发明中MOSFET器件进行扩散操作之前和之后的侧截面示意图；
图3C和图3D是本发明中MOSFET器件进行体区型轻掺杂扩散制程之前和之后的掺杂曲线图；
图3E是本发明中MOSFET器件的侧截面示意图，该器件在MOS台型区域未受影响的情况下改进了肖特基区域上的击穿电压；
图4A是本发明中另一种具有改进的击穿电压的MOSFET的横截面示意图；
图4B是图4A的掺杂曲线图；
图5A至图5K是一系列描述制程的横截面示意图，该制程提供图4A中所示的沟道型MOSFET器件；
图6A是结势垒肖特基(JBS)整流器的侧截面示意图；
图6B至图6E是显示JBS整流器被应用在条状封闭单元结构、块状封闭单元结构、环形封闭单元结构和六角形封闭单元结构中的俯视图；
图7是MOSFET器件的俯视图，通过不运行所有围绕着芯片的***栅极总线，并且形成具有底部***栅极流道的梳状栅极，从而得到最大化的肖特基区域；
图8是MOSFET器件的俯视图，该器件中的肖特基区域形成在宏观单元结构中；
图9A至图9C是本发明中肖特基器件的其他三种实施例的横截面示意图；
图10A至图10H是一系列描述制程的横截面示意图，该制程提供如图9A中所示的沟道型MOSFET器件；
图11是说明本发明中肖特基器件布局的俯视图；
图12A是说明本发明中肖特基器件另一种布局的俯视图；
图12B和图12C是图12A中所示的FET区域和肖特基二极管区域横穿两个不同区域的横截面示意图；
图12D是说明本发明中肖特基器件另一种布局的俯视图；
图13A和图13B分别是本发明的实施例中具有封闭单元布局的肖特基器件的俯视图和横截面示意图。
具体实施方式
如图3A和图3B所示的是提供MOSFET器件修改功能的JBS区域的侧面截面示意图，图3A显示了体区型浅掺杂离子的空白植入。对于N沟道MOSFET器件来说，掺杂浓度为5×1011/cm2～5×1012/cm2的硼离子被植入到外延层中，植入能量为40-500Kev，最好为80-300Kev。体区型离子的空白植入补偿并降低了外延层的一部分的掺杂浓度，从而提高了外延层的击穿电压。在图3B中，利用较高的扩散温度(范围从1000摄氏度到1150摄氏度，持续1到3小时)将体区型掺杂物扩散到比后续步骤中形成的MOSFET体区的深度较浅的深度处，植入的体区型掺杂离子补偿了外延层部分的掺杂，并且在外延层内生成了N-区域。上述植入不会明显影响MOSFET的击穿和其他的性能参数，因为P-植入不会超出具有较高体区型离子浓度的MOSFET的P型体区的掺杂浓度和范围。体区型掺杂物的植入也可以在对肖特基区域清扫之后再进行，也就是在对肖特基形成的氧化刻蚀之后进行。因为在接下来的器件制造阶段中，基本没有步骤能够产生较高的热量来进一步延展P-区域，所以在此时，最好产生大量的能量用于在表面生成较宽的平坦反掺杂n-区域。图3C显示了在扩散之前沿垂线C-C’的掺杂曲线，图3D显示了在体区型掺杂物扩散过程之后的掺杂曲线。在扩散之后，N-区的掺杂物沿垂直方向发生了平滑的变化，从而形成了肖特基结势垒。在N-区域较低的外延层掺杂物浓度改进了N-区域的击穿电压。图3E是具有肖特基结区域的MOSFET的横截面示意图，该肖特基结区域形成在图3A和图3B所示的步骤之后。该肖特基结势垒被浅掺杂的N-区域围绕，且外延层的上部也形成了一个N-区域，由于较低的载流子浓度导致了该区域击穿电压的提高。此外，虽然穿过P+肖特基袋状区域的掺杂曲线仍可能发生突变，但是N-区浓度的降低也有助于降低P+/N-结处的电场，因此肖特基区域的所有击穿电压都得到了提高。浅掺杂体区型掺杂物的植入不会影响MOSFET的有源单元，因为台型区域的掺杂曲线并没有受到影响。设置在JBS区域上的反掺杂区域具有减少范围从20％到80％的外延掺杂浓度，在此，有源单元区域上的功率晶体管单元的性能参数并未受到影响。
图4A是本发明的另一个较佳实施例的横截面示意图。当触点植入通过触点开口进行时，能量级约为240kev～360kev的低掺杂高能量P-型掺杂离子的植入被同时进行，该掺杂浓度足够低，例如浓度为0.1×1012/cm2～2×1012/cm2的硼离子，就可以克服外延掺杂并且生成如图4A所示的P-/N-结。外延层顶表面附近围绕着P+肖特基袋状区域的P-区域已经足以提升JBS区域的击穿电压。同时，高能量体区掺杂物植入的计量要足够低，例如，大约是典型体区植入掺杂物的十分之一，因此，除了诸如阈值电压的肖特基击穿电压以外，MSOFET器件的性能都未受到影响，仍然保持一致。图4B是MOSFET器件在击穿电压调整之后沿体区型掺杂区域处垂直方向的掺杂曲线与MOSFET体区掺杂曲线的对比。如图4B中所示，在肖特基P+袋状区域的P型掺杂浓度的倾斜度已经从突然反转改变为缓慢变化，从而极大地减小了肖特基袋状区域中穿过PN结的电场，此外，还极大地减小了边缘电场，结果，由于突变掺杂分布和锐角造成的过早击穿也被消除了。
如图5A至图5K所示的是一系列横截面示意图，用于说明如图4A所示的MOSFET器件的制造步骤。在图5A中，一沟道掩膜(未显示)作为第一层掩膜用于生成一氧化硬膜206，然后该沟道掩膜被移除。如图5B所示，执行沟道刻蚀过程，在位于衬底205之上的外延层210上打开若干沟道209。在图5C中，进行牺牲氧化，然后进行氧化刻蚀来移除沟道边墙的受损表面，从而使边墙平滑，接着进行栅极氧化来生长栅极氧化层215，之后往沟道中沉积多晶硅层220。
在图5D中，进行毯式多晶硅回刻蚀来回刻蚀多晶硅层220，对多晶硅层220的回刻蚀没有利用掩膜，直到将其刻蚀到比氧化硬膜206的顶表面略低的位置。图5E中，硬膜206被刻蚀，然后进行氧化物再生长，从而在顶表面上形成氧化物层225。图5F中，一体区掩膜(未显示)被用于将体区型掺杂植入体区，然后进行扩散程序将体区230扩散到外延层210中。图5G中，源极掩膜232被用于进行源极掺杂植入来形成源极区域240。图5H中，源极掩膜232被移除，然后进行源极驱动，将被体区230包围的源区240扩散到外延层210中，接着LTO/BPSG(低温氧化/磷氧化)绝缘层245形成在MOSFET器件的顶部。在图5I中，一触点掩膜(未显示)被用于打开若干触点开口249，然后进行浓度为13×1013/cm2的体区型重掺杂植入，从而在肖特基区域上形成触点增强体区型掺杂区域250和若干结势垒肖特基P+袋状区域260，接着通过触点开口249进行能量级约为240kev至360kev的低剂量高能量P-型掺杂离子植入，从而形成如图4A所示的围绕着P+袋状区域260的体区浅掺杂区域270，所述的剂量要足够低，例如，0.1×1012/cm2～2×1012/cm2的硼离子，就可以克服外延掺杂从而生成P-/N-结。
在图5J中，一肖特基激活掩膜被用于从肖特基区域上移除部分绝缘层245。在图5K中，一金属层280形成在顶表面，金属掩膜(未显示)被用于将金属层图案化到源极金属280-S和栅极金属280-G上，然后形成并图案化一钝化层285，从而完成整个MOSFET器件的制造流程。
JBS可以形成在MOSFET芯片上的一个区域或者若干区域上，也可以形成在整个宏观的单元结构上，该单元结构包含如图8中所示的若干MOSFET芯片和一个JBS区域，每一个JBS区域可以进一步在不同的布局中形成若干JBS二极管。图6A是侧截面示意图，图6B至图6E是本发明中JBS的P+袋状区域160布局的若干俯视图。被P+袋状区域分散开的肖特基势垒结区域的不同形状被应用在MOSFET器件中。图6B至图6E显示了肖特基结势垒区域被分别形成为条状封闭单元结构、块状封闭单元结构、环形封闭单元结构和六角形封闭单元结构中。
图7是MOSFET器件300的俯视图，该器件中利用形成具有底部***栅极流道的梳状栅极282-G和不运行所有围绕着芯片的***栅极总线，使肖特基区域得到最大化。图8是MOSFET器件的俯视图，该器件中肖特基区域形成在一个宏观的单元结构中。
图9A至图9C是三种集成了肖特基二极管器件的FET独立单元的侧面横截面示意图，以作为本发明的另外三种实施例。图9A中的集成了肖特基器件的FET是形成在N-衬底305上的，该集成了肖特基器件的FET包含一平面FET区域，该平面FET区域由P-体区310组成，该体区310位于平面栅极325相对应的两侧，并且包围着N+源极区域315和重掺杂体区P+触点区域320，该平面栅极325穿过其两侧的源极区域315后，形成在衬底的顶部。肖特基区域330设置在覆盖着肖特基金属层335的FET上的P-体区310的中间。在图9A中，肖特基金属直接接触外延层的N区330。在图9B中，一超浅N-香农层340被快速植入到肖特基金属层335下方来改变势垒高度。在图9C中，一肖特基金属层350由金属层335下方的窄带隙材料薄层组成，从而形成了具有低注入效率和低Vbi电压的结。如图9A至图9C所示的DMOS器件提供了在每一个单元上集成肖特基管的优势。围绕着P+触点植入区域320的P型体区310进一步提供了与图4所示的外延层顶表面附近围绕着P+肖特基袋状区域的P-区域同样的功能，因此，JBS区域的击穿电压就得到了提高。
图10A至图10E说明了制造本发明中集成了肖特基管的MOSFET的步骤。在图10A中，利用在包含N-外延层705的半导体衬底的顶部图案化一厚氧化层来形成肖特基硬膜715，该N-外延层705覆盖着N+衬底层704，厚氧化层715是通过沉积形成的，并且具有足够的厚度来阻挡后续制程中的离子植入，在一个实施例中，该硬膜氧化层的厚度从
Figure A20081021113000141
到1μm。图10B中，生长一薄栅极电解质层718，例如，热氧化层，然后沉积厚度等于硬膜层715的掺杂多晶硅层725，从而阻挡后续的离子植入，利用栅极掩膜来图案化多晶硅层725，从而形成覆盖在栅极氧化层718上的栅极725。在图10C中，利用作为植入阻挡层的硬膜715和栅极725来进行P型植入，然后采用驱动制程在升高的温度中形成P型体区710，在一个实施例中，采用60kev的能量进行掺杂浓度为5×1013/cm2～7×1013/cm2的硼离子植入，然后在1100℃的温度中进行30分钟的驱动程序。在图10D中，源极掩膜728随后形成在表面顶部，通过掩膜728和栅极725之间的沟道进行N+掺杂植入，为了确保栅极725和源极730之间存在重叠，优选使用角度植入，在一个实施例中，用掺杂浓度为4×1015/cm2的砷离子在80Kev的能量级进行源极植入，源极掩膜728被移除，然后自对准图10E中所示的硬膜715和栅极725进行P+垂直植入。应用在不同能量级的多种植入来形成深P+区域，就可避免电解质双极打开引起的闭锁效应，同时在表面上具有良好的欧姆触点，在一个较佳的实施例中，进行120kev能量下浓度为1×1015/cm2的硼离子植入，然后进行30kev能量下浓度为1×1015/cm2的二次硼离子植入来形成P+区域735。在图10F中，一BPSG层740被沉积到整个表面，然后利用高温使其熔流来形成足够平滑的表面，该高温熔流过程也可以激活源极区域730和P+区域735。一触点掩膜742被用于刻蚀未被掩膜覆盖的BPSG区域，同时硬膜层715被刻蚀来暴露出如图10G中所示的触点开口745。如申请日为2007年8月8日的相关专利申请No.11/890,851中所描述的，可进行超浅香农植入或者窄带隙材料层的应用步骤来形成肖特基势垒调整层，从而来调整势垒结的高度和宽度。在专利申请No.11/890,851中公开的内容与本发明是一体的。该专利申请中，诸如Ti/TiN的肖特基势垒金属层被沉积到表面来形成具有源极和体区的欧姆触点，并且形成位于体区中间区域上的肖特基结750。如图10H所示，肖特基二极管形成在每一个MOSFET单元之间。将金属沉积到源极触点和栅极触点的刻蚀金属层中，并且按照需要沉积了钝化层之后，接着进行标准化DMOS制程。
图11是根据上述制程生产出的肖特基FET器件的俯视图，该器件具有直线布局结构，在同一方向上具有若干平行的栅极725圆柱，沿着栅极圆柱的每个侧面具有源极区域730、体区710和重掺杂体区735。在FET区域中间是肖特基区域750，该肖特基区域750也具有平行圆柱结构。重掺杂体区P+型区域735为肖特基区域提供了JBS肖特基袋，从而在反向偏置时夹断肖特基结。低掺杂P区710围绕着肖特基袋状区域735，有助于减少肖特基袋状区域中穿过PN结的电场，此外，也很好地减少了边缘电场，因此就消除了由于突变掺杂分布和锐角引起的易击穿现象。对FET来说，该布局有效地利用了区域，但是P+和P型体区仅仅沿肖特基触点条状区的两侧分布，且夹断过程可能被认为是无效的。
图12A是俯视图，用来说明包含了FET区域和具有减小的肖特基漏电流的肖特基区域的肖特基器件的单元布局。如图12A所示，栅极圆柱进一步包含沿栅极圆柱长度方向的交替的窄栅极部分825’和宽栅极部分825，每一个栅极圆柱上的窄栅极部分自对准相邻栅极圆柱上的窄栅极部分，从而在两个窄栅极部分之间留下了宽空区835’，在两个宽栅极部分之间留下了窄空区835。在一个实施例中，肖特基触点区域830被设置在窄栅极部分825’的旁边，并且被体区810围绕。在另一个实施例中，形成在宽空区835’内的宽肖特基触点区域连接着形成在窄空区835内的窄肖特基触点区域(未显示)。在另一个实施例中，源区815仅仅沿着宽栅极部分825的两侧设置。在另一个实施例中，源区815沿着窄栅极部分和宽栅极部分的两侧设置(未显示)。图12B是FET区域中沿A-A’方向的横截面示意图，图12C是肖特基区域上沿B-B’方向的横截面示意图。在图12B中，窄空区835位于两个宽栅极部分825之间。在一个实施例中，窄空区835中的两个体区合并在一起形成一个连续的体区810和一个没有为肖特基触点留下空区的重掺杂体区820。在图12C中，在肖特基区域具有窄多晶硅栅极825’，被体区810围绕的肖特基触点区域830之间具有宽空区835’。在一个实施例中，区域上的体区合并在窄栅极825’之下，因此在该区域上没有形成FET。在另一个实施例中，窄栅极和栅极圆柱之间的空区的宽度被优化，以致在窄栅极下方的两个体区之间留出空区，从而在该区域上形成有源FET(未显示)。根据上述实施例，如图9B所示，超浅N-香农层可被快速植入到肖特基金属层之下，或者如图9C所示，窄带隙金属层可被形成在肖特基金属层之下，从而提供前述有利的器件性能。作为图12A中布局结构的替代，图12D是另一种布局结构，其中，栅极圆柱825’上的窄栅极部分自对准相邻栅极圆柱上的宽栅极部分825，肖特基区域和FET区域的排布方法采用植入混合交错排布结构，而不是图12A中所示的统一交叉平行阵列结构。在一个实施例中，形成在沿窄栅极部分825’两侧的肖特基触点区域连接着沿着宽栅极部分825两侧形成的窄肖特基触点区域。在另一个实施例中，肖特基触点区域830设置在被体掺杂区(未显示)围绕的窄栅极部分825’的旁边。如图12A和12D所示的布局可能牺牲某些FET区域来提供完全封闭的P+区域和P型体区来围绕着肖特基二极管区域，因此，在应用反向肖特基二极管偏压的时候，可以提供更好的夹断效果。
图13A和图13B是另一种具有封闭单元结构的肖特基FET器件的俯视图和横截面示意图。该封闭单元布局包含六角形、正方形或者环形晶片布局结构。该封闭单元结构提供了围绕着每一个肖特基结触点的环形P+和P型体区，因此，在应用反向肖特基二极管偏压的时候，可以提供更好的夹断效果。
根据上述附图和描述，本发明还公开了一种设置在第一传导型的半导体衬底之上的半导体功率器件，该半导体功率器件具有作为底部电极的底层和覆盖在底层上具有同样传导型的外延层，该半导体功率器件进一步包含若干FET功率单元，该FET功率单元包含设置在栅极端部下方具有第二传导型的FET体区，每一个FET体区围绕着掺杂有第一传导型离子的源区，每一个FET体区还进一步包含源区附近掺杂有第二传导型离子的重体区掺杂肖特基触点区域，其掺杂浓度高于FET体区的掺杂浓度。若干肖特基二极管设置在FET体区中间，从而组成位于半导体衬底顶表面附近的掺杂JBS区域，并组成含有设置在FET体区之间的外延层的结势垒肖特基(JBS)。一肖特基触点金属层被设置在FET体区之间的顶表面上，从而组成了连接肖特基触点区域的欧姆触点，该肖特基触点区域被包围在体区内，并且覆盖着FET体区之间的外延层，该FET体区之间的外延层进一步包含一浅掺杂层区域，从而提高了肖特基二极管的性能。在一个实施例中，所述的浅掺杂层区域进一步包含离子浓度高于外延层的掺杂有第一传导型离子的浅掺杂区域。在另一个实施例中，所述的浅掺杂层进一步包含掺杂有第二传导型离子的浅香农掺杂层，从而调整肖特基二极管的势垒高度。在另一个实施例中，所述的功率器件进一步包含一设置在浅掺杂层区域之上的窄带隙金属层，从而实现低注入效率和低Vbi结，从而起到准肖特基管的作用(请解释准肖特基管的意义)。在另一个实施例中，浅掺杂层进一步包含一P-型香农浅掺杂区域，用于调整位于N-型传导性半导体衬底上的肖特基二极管的势垒高度。在另一个实施例中，半导体功率器件进一步包含一个二维交替分布，覆盖着多晶硅栅极的栅极圆柱平行设置在肖特基触点金属圆柱的附近，该肖特基触点金属覆盖着FET体区之间的外延区域。在另一个实施例中，该二维布局进一步包含FET区域和肖特基区域，所述的FET区域具有位于宽多晶硅栅极之间的更窄肖特基触点金属，所述的肖特基区域具有位于宽肖特基触点金属之间的更窄多晶硅栅极，该FET区域和肖特基区域排布在上述若干交替的圆柱之上，自对准地穿过若干栅极圆柱和肖特基触点金属圆柱。在另一个实施例中，半导体功率器件进一步包含一个二维布局，肖特基区域被覆盖着多晶硅栅极的FET区域所围绕，其中，肖特基区域组成了封闭的单元，该封闭单元具有设置在肖特基区域中心部分上的肖特基触点金属，利用覆盖着围绕肖特基区域的多晶硅栅极上的绝缘层将肖特基区域同多晶硅栅极进行绝缘。在另一个实施例中，肖特基区域组成了环形封闭单元。在另一个实施例中，肖特基区域组成了正方形封闭单元。在另一个实施例中，肖特基区域组成了多边形封闭单元。
虽然本发明根据较佳实施例进行了描述，但是不应将上述实施例的公开理解为对本发明的限制，在阅读了上述公开之后，各种变化和修改对于本领域内的技术人员来说就是显而易见的了，因此，随附的权利要求应被认为是覆盖了所有在本发明实质精神和范围之内所作的变化和修改。

Claims (25)

1.一种设置在具有第一传导型半导体衬底上的半导体功率器件，该半导体功率器件具有作为底部电极的底层，以及覆盖在所述底层上且与所述底层具有同样传导型的外延层，所述半导体功率器件包含若干FET单元，每个FET单元进一步包含：
从顶表面延伸到所述外延层的具有第二传导型的体区；
被所述体区围绕的具有第二传导型的重掺杂体区；
设置在所述外延层顶表面上的绝缘栅极，其覆盖在所述体区的第一部分上；
设置在所述外延层顶表面上的势垒控制层，其靠近所述的体区，且远离所述的绝缘栅极；
一传导层覆盖着外延层的顶表面和重掺杂体区，所述的外延层覆盖着体区第二部分，所述的重掺杂体区延伸到势垒控制层，从而形成肖特基结二极管。
2.如权利要求1所述的半导体功率器件，其特征在于，进一步包含：
被体区围绕的具有第一传导型的源区，该源区紧邻从顶表面延伸到所述外延层的重掺杂体区，并且从顶表面延伸到所述外延层中比体区底部位置浅的位置。
3.如权利要求2所述的半导体功率器件，其特征在于，所述的重掺杂体区从顶表面延伸入所述的外延层中比所述源极底部还深的位置。
4.如权利要求1所述的半导体功率器件，其特征在于，所述势垒控制层进一步包含一包含了第一传导型离子掺杂的浅掺杂层，该浅掺杂层的离子浓度高于所述外延层的离子浓度。
5.如权利要求4所述的半导体功率器件，其特征在于，所述的浅掺杂层进一步包含一具有第二传导型离子掺杂的浅香农掺杂区域，用于调整所述肖特基结二极管的势垒高度。
6.如权利要求1所述的半导体功率器件，其特征在于，所述的势垒控制层进一步包含一窄带隙金属层。
7.如权利要求1所述的半导体功率器件，其特征在于，所述的半导体功率器件进一步包含一个二维布局，包含若干平行排布在一个方向上的栅极圆柱，体掺杂区域沿着每个栅极圆柱的两侧分布，肖特基触点金属覆盖着FET体区之间的势垒控制层。
8.如权利要求7所述的半导体功率器件，其特征在于，所述的栅极圆柱进一步包含沿着栅极圆柱长度方向交替的窄栅极部分和宽栅极部分，肖特基触点区域设置在被某一体掺杂区域隔开的窄栅极部分的旁边。
9.如权利要求8所述的半导体功率器件，其特征在于，一对肖特基触点区域被设置在每个窄栅极部分的两侧，该窄栅极部分被某一体掺杂区域隔开。
10.如权利要求8所述的半导体功率器件，其特征在于，所述的沿着栅极圆柱长度方向交替的窄栅极部分和宽栅极部分分别自对准相邻栅极圆柱上的窄栅极部分和宽栅极部分。
11.如权利要求8所述的半导体功率器件，其特征在于，所述的沿着栅极圆柱长度方向交替的窄栅极部分和宽栅极部分分别自对准相邻栅极圆柱上的窄栅极部分和宽栅极部分。
12.如权利要求1所述的半导体功率器件，其特征在于，所述的半导体功率器件进一步包含一个二维布局，其中肖特基区域被覆盖着多晶体硅栅极的FET区域的体区围绕，其中，所述肖特基区域组成封闭的单元，利用覆盖在围绕着肖特基区域的所述多晶硅栅极上的绝缘层将所述肖特基触点金属和多晶硅栅极隔离开来。
13.如权利要求10所述的半导体功率器件，其特征在于，所述的肖特基区域组成环形封闭单元。
14.如权利要求9所述的半导体功率器件，其特征在于，所述的肖特基区域组成正方形封闭单元。
15.如权利要求9所述的半导体功率器件，其特征在于，所述的肖特基区域组成多边形封闭单元。
16.一种设置在具有第一传导型半导体衬底上的半导体功率器件，该半导体功率器件具有FET区域和肖特基区域，所述的半导体功率器件包含：
一个二维布局，包含在一个方向上平行排布的若干栅极圆柱，沿着每一个栅极圆柱的两侧排布有体掺杂区，所述的栅极圆柱进一步包含沿着栅极圆柱长度方向交替的窄栅极部分和宽栅极部分，而肖特基触点区域被设置在利用体掺杂区分隔开的窄栅极部分的旁边。
17.如权利要求16所述的半导体功率器件，其特征在于，一对肖特基触点区域沿着每一个被体掺杂区分隔开的窄栅极部分的两侧设置。
18.如权利要求16所示的半导体功率器件，其特征在于，所述的沿着栅极圆柱长度方向交替的窄栅极部分和宽栅极部分分别自对准相邻栅极圆柱上交替的窄栅极部分和宽栅极部分。
19.如权利要求16所示的半导体功率器件，其特征在于，所述的沿着栅极圆柱长度方向交替的窄栅极部分和宽栅极部分分别自对准相邻栅极圆柱上交替的窄栅极部分和宽栅极部分。
20.如权利要求16所述的半导体功率器件，其特征在于，所述的半导体功率器件进一步包含一个二维布局，其中肖特基区域被覆盖在多晶体硅栅极上的FET区域的体区围绕，其中，所述肖特基区域组成封闭的单元，利用覆盖在围绕着肖特基区域的所述多晶硅栅极上的绝缘层将所述肖特基触点金属和多晶硅栅极隔离开来。
21.如权利要求10所述的半导体功率器件，其特征在于，所述的肖特基区域组成环形封闭单元。
22.如权利要求9所述的半导体功率器件，其特征在于，所述的肖特基区域组成正方形封闭单元。
23.如权利要求9所述的半导体功率器件，其特征在于，所述的肖特基区域组成多边形封闭单元。
24.一种制造集成肖特基MOSFET半导体器件的方法，其特征在于，包含以下步骤：
提供具有第一传导型的半导体衬底；
在半导体衬底的顶部图案化一电介质层，从而形成肖特基硬膜；
在半导体衬底顶部未被肖特基硬膜覆盖的部分形成一栅极电介质层；
形成一传导层，该传导层覆盖所述的栅极电介质层，并且利用栅极掩膜对其图案化；
穿过硬膜电解质阻挡层和图案化栅极阻挡层之间的开孔，在半导体衬底的顶表面上形成具有第二传导型的体区；
穿过硬膜电解质阻挡层和图案化栅极阻挡层之间的开孔，在半导体衬底的顶表面上形成具有第二传导型的重掺杂体区；
提供源极掩膜和具有第一传导型的植入离子，从而在所述的若干体区上形成源区；
移除源区掩膜；
形成覆盖顶表面的电解质层；
应用一触点掩模来刻蚀触点开口，从而暴露部分源区、部分重掺杂体区、部分体区和位于体区之间的部分衬底表面；
沉积一金属层，从而穿过暴露的源区和重掺杂体区上的触点开口来形成欧姆触点，在体区之间的衬底表面上形成肖特基触点。
25.如权利要求24所述的方法，其特征在于，进一步包含如下步骤：
立即在位于体区之间的金属层的下方形成一肖特基势垒控制层。
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