CN101621062B - 提高肖特基击穿电压且不影响mosfet-肖特基整合的器件结构 - Google Patents
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Abstract
本发明提供一种提高肖特基击穿电压且不影响MOSFET-肖特基整合的器件结构，该结构包括有源单元区域，具有若干个功率晶体管单元。每一个功率晶体管单元具有一个平面肖特基二极管，包括覆盖在相邻二个功率晶体管单元的分隔本体区域之间的缺口上方的肖特基结势垒金属，分隔的本体区域更提供调节每一个功率晶体管单元中肖特基二极管漏电流的功能。每一个平面肖特基二极管还包括一个位于缺口中，在二个相邻功率晶体管单元的分隔本体区域之间的浅离子植入区域，以进一步调节肖特基二极管的漏电流。每一个功率晶体管单元的分隔本体区域中还包括重体掺杂区域，位于源极区域旁边并环绕肖特基二极管，形成一个结势垒肖特基口袋区域。
Description
技术领域
本发明涉及一种半导体功率装置，特别是指一种具有肖特基源极结点的金属氧化物半导体场效应晶体管(MOSFET)装置的改良的、新颖的制造流程，及装置的配置。
背景技术
为了减少半导体功率装置的功率消耗、增加切换速度，需要更致力于降低导通电阻(on-resistance)与栅极电容，将肖特基二极管整合于一如金属氧化物半导体场效应晶体管的半导体功率装置中。如图1A及1B所示为标准的金属氧化物半导体场效应晶体管越过主体二极管而与肖特基二极管整合的装置，以改良金属氧化物半导体场效应晶体管的性能。在金属氧化物半导体场效应晶体管效能的改良上可提高H桥及同步整流的应用效能，特别如图1A所示，金属氧化物半导体场效应晶体管与结势垒控制肖特基(Junction Barrier controlled Schottky，JBS)区域整合，被整合的结势垒控制肖特基(JBS)可为一个肖特基二极管阵列及一个PN结网散置于若干肖特基结点中。PN结会掐断(pinch-off)肖特基结点下的信道区域，一旦到达临界反向偏压值时以抑制大量反向漏电流的形成。耗尽层(depletion layer)所产生的防护效应(shielding effect)亦可改善击穿电压，然而，串联的电阻增多也会产生相反作用(tradeoff)，此外，在结势垒控制肖特基(JBS)中整合PN结会大量增加表面积，以实用性来考虑的话，需全面减少用于正向导通的肖特基结点区域。在此情况下，导通状态的正向压降会因为全面肖特基结点区域的减少而增加。图1B所示为整合的沟槽式金属氧化物肖特基(trench MOS barrier Schottky，TMBS)，此整合沟槽式金属氧化物肖特基包括肖特基二极管阵列穿插散置于金属氧化物半沟槽中，且外延/漂移区域的平台部分多数带电载子(majority charge carrier)间的电荷耦合以及沟槽隔离侧壁的金属会造成肖特基结点的电场重新分配，改善击穿电压并减少反向漏电流。
美国第4675713号专利公开一种利用源极肖特基接面作为半导体功率装置中本体结点的方法；美国第4,983,535号专利公开一种生产耗尽型金属氧化物半导体(DMOS)的制造方法，其系将源极与一个耐火金属肖特基势垒(refractory metal Schottky barrier)设置于本体区域的顶部。然而，这些装置仍具有使用高势垒高度金属的限制性，装置效能无法满足现在应用关于减少阻抗及高驱动电流的需求。
图2所示为此发明的一种改良生产耗尽型金属氧化物半导体，其具有改良的配置，特别是邻近栅极沟槽且邻接源极处设有一个源极-本体结点沟槽，其透过沿着沟槽侧壁的植入而产生抗击穿功能(anti-punch)。透过在源极-本体结点沟槽的底部沉积一个高势垒高度金属以形成一个整合肖特基二极管，达到整合肖特基结点的功能，更在高势垒高度金属上方覆盖沉积一个低势垒高度金属，以提供源极与本体的欧姆结点(ohmic contact)。如图2所示的生产耗尽型金属氧化物半导体装置提供的优点为将肖特基整合于每一个单元中且不遗失晶粒有源区域(die active area)以形成如同较旧目标的肖特基。然而，为达到在关闭状态可容许的低漏电流所需求的高势垒高度金属，会同时沉积高势垒高度金属及低势垒高度金属以满足肖特基与源极-本体奥姆结点的需求，此为高成本的缺点。
此外，上述装置配置如图1A、图1B及图2所示仍然局限在P+型口袋区域的底部角落的击穿易损性(breakdown vulnerability)，如图1C及图1D所示，本体型掺杂物(P+型口袋)的底部角落的击穿易损性是由于P+型口袋区域底部角落旁边的接面的曲率的小半径；而且，如图1D所示的掺杂物分布曲线图，其比较了图1C中沿着切线A-A’及B-B’的结势垒肖特基P+型口袋区域及金属氧化物半导体场效应晶体管P型本体区域的曲线图。
与此专利申请案相同发明人的另一第11/413,249号专利公开一种改良半导体功率装置，在第11/413,249号专利中所公开的半导体功率装置系与肖特基二极管整合，以增加装置的击穿电压，在不改变整与肖特基二极管整合的金属氧化物半导体场效应晶体管装置的效能的情况下，解决P+型口袋区域底部角落的击穿易损性。半导体功率装置更于肖特基区域中形成若干结势垒控制肖特基(JBS)整流器，此肖特基区域系改良掺杂曲线以在不影响金属氧化物半导体场效应晶体管单元效能的前提下增加击穿电压。此外，结势垒控制肖特基(JBS)整流器系实现于若干狭长方形的封闭单元、圆形封闭单元及六角形封闭单元的配置，且肖特基区域中的结势垒控制肖特基(JBS)整流器也具有最大的肖特基区域，其系在底部周围的栅极运作(gate runner)形成蜂巢状栅极指(gate finger)且不运作环绕晶粒的周围栅极总线(peripheralgate bus)。多种配置的细节详述于第11/413,249号专利中，此处引以为参考并部分用于下述本专利应用中。
如上所述，具有多种改良配置的整合肖特基二极管的装置需要一个分离的肖特基区域，此与有源单元区域完全不同的肖特基区域制造过程繁杂，需要特定配置，而且分离的肖特基区域亦需要大的晶粒尺寸用以整合半导体功率装置的肖特基二极管。
因此，本发明即提出一种半导体功率装置的设计配置及制造方法，以有效克服上述该等问题，具体架构及其实施方式将详述于下。
发明内容
本发明的主要目的在提供一种新式改良、与肖特基二极管整合的半导体功率装置，其在每一个单元中形成肖特基结点，如同金属氧化物半导体场效应晶体管装置的平面结点，以简化制造流程并减少半导体功率装置中特殊肖特基区域所需的区域空间。
本发明的另一目的在提供一种新式改良、与肖特基二极管整合的半导体功率装置，其在每一个单元中形成肖特基结点，并利用硼或二氟化硼离子的P型香农(Shannon，也称浅离子植入)植入协调肖特基二极管的漏电流，该硼或二氟化硼离子的离子流在2e11～1e13范围之内且植入能量在10～80keV之间。
本发明的另一目的在提供一种新式改良、与肖特基二极管整合的半导体功率装置，其在每一个单元中形成肖特基结点，其中装置效能显著提升主要原因为二极管的反向重获特征(reverse recovery characteristics)及，且硅效能被大幅改善。
本发明的另一目的在提供一种新式改良、与肖特基二极管整合的半导体功率装置，其在缺口状本体区域间的每一个单元中形成肖特基结点，其中，本体区域形成于肖特基结点的边缘，将高剂量本体掺杂物植入到肖特基结点区域中，以确保形成于每一个有源晶体管单元中的肖特基二极管功能正常。
为达上述的目的，本发明提供一种半导体功率装置，其包括具有若干功率晶体管单元的有源单元区域(active cell area)，每一个功率晶体管单元具有一个平面肖特基二极管，包括一个肖特基结势垒金属(Schottky junction barriermetal)，其覆盖在缺口上方的区域，该缺口将相邻二个功率晶体管单元的本体区域分隔，其中被分隔的本体区域还包括环绕肖特基二极管的若干重体掺杂区域(heavy body doped regions)，以提供调节每一个功率晶体管单元中肖特基二极管的漏电流的功能。每一个平面肖特基二极管还包括位于缺口中的一个香农植入区域(Shannon implant region)，该缺口将相邻二功率晶体管单元的本体区域分隔，以调节肖特基二极管的漏电流。每一个功率晶体管单元还包括若干重体掺杂区域，位于被分隔的本体区域中且邻接源极区域，该重体掺杂区域环绕肖特基二极管，以形成结势垒肖特基(junction barrier Schottky，JBS)口袋区域。
依据上述所言，本发明公开一种半导体功率装置的制造方法，以形成一个具有若干功率晶体管单元的有源单元区域。首先，在有源单元区域中形成功率晶体管单元，其具有若干被缺口分隔的本体区域，该缺口位于二个相邻的功率晶体管之间。本方法还包括步骤，淀积肖特基结势垒金属于该位于被分隔的本体区域之间的缺口上，以在每一个功率晶体管单元中形成一个平面肖特基二极管，使位于被分隔的本体区域中的、且环绕肖特基二极管的重体掺杂区域可调节每一个功率晶体管单元中肖特基二极管的漏电流。在一个实施例中，形成平面肖特基二极管的步骤还包括完成一个浅层香农植入以在二个相邻功率晶体管单元的分隔本体区域之间的缺口处形成香农植入区域，调节肖特基二极管的漏电流。
本发明提供的半导体功率装置具有高击穿电压的有点，可以改善高频功率切换、H桥电路(H-bridge)及同步整流应用的性能，且不影响金属氧化物半导体-肖特基整合装置的装置布局。
附图说明
图1A为现有技术中传统沟槽金属氧化物半导体场效应晶体管功率装置与一个整合结势垒控制肖特基区域的剖视图。
图1B为现有技术中另一种传统沟槽金属氧化物半导体场效应晶体管功 率装置与一个整合沟槽金属氧化物半导体势垒控制肖特基(Trench MOSBarrier controlled Schottky，TMBS)的剖视图。
图1C为现有技术中传统沟槽金属氧化物半导体场效应晶体管功率装置与一在本体型掺杂物(P+型口袋)区域底部角落上具有击穿易损点的整合结势垒控制肖特基区域的剖视图。
图1D为图1A及图1B中的P+型口袋区域及金属氧化物半导体场效应晶体管本体区域的切线部位的掺杂浓度曲线图，以示击穿易损性。
图2为与本发明同发明人的共同申请案中的改良式生产耗尽型金属氧化物半导体的剖视图。
图3A及图3B为本发明中金属氧化物半导体场效应晶体管装置在扩散前及扩散后的侧面剖视图。
图3C及图3D为本发明中金属氧化物半导体场效应晶体管装置在轻度本体型掺杂物扩散步骤前后的掺杂物曲线图。
图3E为本发明的金属氧化物半导体场效应晶体管的侧面剖视图，改良具有金属氧化物半导体平台区域的肖特基区域的击穿电压。
图4A为本发明中可改良击穿电压之间隔的金属氧化物半导体场效应晶体管的剖视图，图4B为图4A的掺杂物曲线图。
图5A至图5K为一系列描述制造如图4A中所示的沟槽金属氧化物半导体场效应晶体管装置的制造流程的剖视图。
图6A为结势垒肖特基(JBS)整流器的侧面剖视图，图6B至图6E为结势垒肖特基整流器为狭长方形封闭单元、圆形封闭单元及六角形封闭单元配置的俯视图。
图7为金属氧化物半导体场效应晶体管装置的俯视图，其中具有最大化的肖特基区域，以环绕晶粒的非运作周围栅极总线及蜂巢状栅极指在底部周围栅极的运作来实现。
图8为金属氧化物半导体场效应晶体管装置的俯视图，其中肖特基区域形成在一个巨单元结构中。
图8A为金属氧化物半导体场效应晶体管装置的俯视图，其中肖特基区域形成于每一个金属氧化物半导体场效应晶体管单元结构中。
图9为本发明中将金属氧化物半导体场效应晶体管整合于肖特基的每一 个单元中的剖视图。
图10A至图10J为一系列描述制造如图9所示的沟槽金属氧化物半导体场效应晶体管装置的制造流程的剖视图。
具体实施方式
图3A及3B为结势垒肖特基(junction barrier Schottky，JBS)区域，图片提供金属氧化物半导体场效应晶体管装置的整流功能的侧面剖视图。图3A为一低剂量本体型掺杂物离子的空白植入物，对N通道金属氧化物半导体场效应晶体管装置而言，可将浓度每平方厘米5×1011～5×1012的硼离子以40～500KeV的能量植入到外延层中，较佳的能量为80～300KeV，本体型掺杂物离子的空白植入物是为了补偿及降低外延层一部份的掺杂浓度以增加外延层的击穿电压。如图3B所示，本体掺杂物然后在上升扩散温度1000～1150度中1～3小时，以使本体型掺杂物扩散到比之后形成的金属氧化物半导体场效应晶体管本体区域较浅的深度。植入本体型掺杂物离子为了补偿一部份外延掺杂物，并在外延层中产生N型区域，此并不影响金属氧化物半导体场效应晶体管的击穿电压或其它效能参数，因为P型植入物不会超出掺杂浓度及金属氧化物半导体场效应晶体管的P型本体区域界线，P型本体区域具有较高的本体型离子浓度。本体型掺杂植入物亦可在清干净肖特基区域后，即在肖特基结构氧化蚀刻之后进行掺杂植入；在此实施例中较倾向多重能量以在表面创造较宽且平坦的反向掺杂(counter-doped)n型区域，就如后续装置制造以较低温度步骤伸展P型掺杂区域。如图3C所示为扩散前切线C-C’的掺杂物曲线图，图3D为本体型掺杂物扩散流程后的掺杂物曲线图。在扩散后，N型区域在沿着形成肖特基结势垒的区域的垂直方向上具有一较低且平坦变化的掺杂物，N型区域的较低外延掺杂浓度部分改良了N型区域的击穿电压。图3E所示为图3A及图3B所示的操作之后，金属氧化物半导体场效应晶体管上具有肖特基接面区域的剖视图，肖特基结势垒***为环绕轻掺杂N型掺杂物区域，而外延层的上方部分形成N型区域，此区域的击穿电压因为较低的介质浓度而增加。而且，尽管跨越P+型肖特基口袋区域的掺杂物曲线图仍然很陡峭，但N型区域的低浓度确实可帮助减少穿过P+型或N型接面的电场，而肖特基区域的全面击穿电压可因此增加。轻掺杂本体型掺杂植 入物不会影响金属氧化物半导体场效应晶体管有源单元区域，因为此平台状区域的掺杂物曲线图不会被影响；配置在结势垒肖特基区域的反向掺杂物区域具有外延掺杂物浓度下降，下降范围从20～80百分比，而有源单元区域中的功率晶体管单元其效能参数不会被影响。
如图4A所示为本发明中另一较佳实施例的剖视图。一种轻掺杂高能量P型掺杂离子的植入物的能量位阶大约为240～360kev，完成于结点植入物透过结点开口植入时。掺杂足够轻以克服外延掺杂，例如每平方厘米0.1～2×1012硼离子，并足以创造如图4A所示的P-型或N-型接面，这些环绕P+型肖特基口袋区域并设于外延层顶部表面旁边的P-区域足以提升结势垒肖特基区域的击穿电压，而与此同时，高能量本体掺杂植入物的掺杂足够轻，例如1/10的本体质入物剂量，以维持金属氧化物半导体场效应晶体管装置中除了如阀值电压的肖特基击穿电压外都不被影响。图4B为在击穿电压调整植入物之后金属氧化物半导体场效应晶体管装置沿着本体型掺杂物区域的垂直方向掺杂的曲线图与金属氧化物半导体场效应晶体管本体区域的掺杂曲线图的比较，如图4B所示，在肖特基P+型口袋区域中，P型掺杂物浓度的坡度具有巨大的变化，从陡峭转变为平缓，此变化使跨越肖特基口袋区域的PN结的电场锐减，而且，其大幅减少边缘电场(fringing electric field)；所以，陡峭的掺杂物散布及锋利的转角因过早的击穿而被排除。
图5A至5k，为一系列描述制造如图4A所示的沟槽金属氧化物半导体场效应晶体管装置的制造流程的剖视图。图5A中提供的沟槽掩模(图中未示)作为第一层掩模以生成氧化硬质掩模206，然后移除；请参考图5B，其完成沟槽蚀刻流程以开设支撑在衬底205上的外延层210上的若干沟槽209；图5C中，氧化蚀刻以将沟槽壁上被破坏的表面移除以平滑侧壁，之后实现牺牲氧化(sacrificial oxidation)；接着进行栅极氧化以长出栅极氧化层215，氧化层215在沟槽中掺杂多晶硅层220之后长出。
在图5D中为实现掩盖多晶硅蚀刻背部的步骤，以将多晶硅层220的背部蚀刻掉，多晶硅层220不使用掩膜进行蚀刻，直到蚀刻至氧化硬质掩模206的顶表面下方为止；图5E中，硬质掩模206在重新氧化之后被蚀刻掉，以在顶表面形成一氧化层225；图5F中提供一个本体掩膜(图中未示)，以依循扩散流程将本体掺杂物植入到本体区域中，并使本体区域230扩散到外延 层210中；在图5G中提供源极掩膜232以植入源极掺杂物，形成源极区域240；在第5H图中以源极驱动将源极掩膜232移除，使被本体区域230环绕的源极区域240扩散到外延层210中，接着，在金属氧化物半导体场效应晶体管装置的顶部形成低温氧化物(LTO)/硼磷硅玻璃(BorophosphosilicateGlass，BPSG)的绝缘层245；在图5I中提供结点掩膜(图中未示)以开设若干结点开口249，接着以大约每平方厘米1～3×1013植入一本体型重掺杂物，在肖特基区域中形成结点-增大本体掺杂物区域250及若干结势垒肖特基P+型口袋区域260；再将一低掺杂高能量P型掺杂物离子以约240～360kev的能量位阶植入穿过结点开口249，以形成如图4A所示的环绕P+型口袋区域260的轻掺杂本体区域270，此轻掺杂足够轻以克服外延掺杂，例如每平方厘米0.1～2×1012硼离子，并足以创造P-型或N-型接面。
图5J提供肖特基主动式掩膜(activation mask)以从肖特基区域上将部分的绝缘层245移除；如图5K所示，在顶表面形成金属层280，并提供金属掩膜(图中未示)以使金属层形成一个源极金属280-S及一个栅极金属280-G，并接着形成保护层(passivation layer)以完成金属氧化物半导体场效应晶体管装置的制造流程。
结势垒肖特基可形成于金属氧化物半导体场效应晶体管晶粒的一个区域或若干区域中，亦可形成于一个巨单元结构中，其中每一个巨单元包含若干金属氧化物半导体场效应晶体管单元及一个结势垒肖特基区域，如图8所示，每一个结势垒肖特基区域更可在不同的布局中形成若干结势垒肖特基二极管。图6A为本发明的一个侧面剖视图，而图6B至6E为本发明中结势垒肖特基P+型口袋区域160的布局的俯视图，金属氧化物半导体场效应晶体管装置中肖特基势垒接面区域上散置的P+型口袋区域系为不同的形状，图6B至6E中，肖特基结势垒区域可形成狭长方形封闭单元、圆形封闭单元、及六角形封闭单元的配置。
图7为金属氧化物半导体场效应晶体管装置300的俯视图，其中具有最大化的肖特基区域，以环绕晶粒的非运作周围栅极总线及蜂巢状栅极指282-G在底部周围栅极的运作来实现。图8为金属氧化物半导体场效应晶体管装置的俯视图，其中肖特基区域系形成于一巨单元结构中；图8A为一个金属氧化物半导体场效应晶体管有源单元的封闭单元布局，其中每一个被沟 槽环绕的金属氧化物半导体场效应晶体管单元具有一个肖特基结点区域，该肖特基结点区域被作为肖特基口袋区域的P+型掺杂区域所环绕，由于其具有循环对称性，因此可将金属氧化物半导体场效应晶体管单元定义为被沟槽环绕或是在沟槽中间(在剖视图中可轻易理解)。
请参考图9，其为依据本发明图10A至图10J所示的流程而制造出的金属氧化物半导体场效应晶体管装置的侧面剖视图。金属氧化物半导体场效应晶体管装置100可为如图8A所示的封闭单元结构，金属氧化物半导体场效应晶体管装置100形成于一半导体衬底105上以支撑外延层110，外延层110的底部表面作用为一漏极电极；金属氧化物半导体场效应晶体管装置100包括设于栅极氧化层115中的若干沟槽栅极120，还包括设于边界区域(termination area)的若干本体区域125及设于有源单元区域中的有缺口的本体区域125’，本体区域125及缺口本体区域125’在沟槽栅极120的***且缺口本体区域125’将源极区域130包覆在里面。绝缘层135覆盖结点开口的顶表面以形成源极结点金属层160-S及缺口金属160-G，源极结点金属层160-S接触源极区域130及缺口本体区域125’的部分形成肖特基结点，其在金属层及在缺口本体区域125’之间的底层半导体之间。金属氧化物半导体场效应晶体管装置100还包括作为本体掺杂结点区域的重掺杂本体区域145，其位于源极区域130的外缘及缺口本体区域125’的外缘之间；重掺杂本体区域145更具有环绕在肖特基二极管***的重掺杂肖特基口袋区域的作用，以形成结势垒控制肖特基(Junction Barrier Controlled Schottky，JBS)。在实施例中，重掺杂本体区域145从源极区域130的外缘延伸至缺口本体区域125’的外缘；在另一个实施例中，重掺杂本体区域145直接设于源极区域130的外缘旁、本体区域125’内，并延伸到接近缺口本体区域125’外缘及缺口本体区域125’之间的缺口旁边。在缺口本体区域125’外缘的本体型轻掺杂环绕重掺杂肖特基口袋区域145，其可改善结势垒肖特基区域中的击穿电压；重掺杂本体区域145系延伸至较源极区域更深的深度，以透过其功能提供抗击穿功能(anti-punch)使装置更坚固。肖特基结点区域150更可包括一个势垒高度调节层(barrier height adjustment layer)，其以香农植入物(Shannon implant)形成于缺口本体区域125’之间的开口区域中，用以调节肖特基二极管的漏电流。栅极金属160-G接触沟槽栅极120的边界区域，其中所有的沟槽栅极包 括有源单元区域中的沟槽栅极120皆在充满多晶硅栅极材料的半导体衬底中透过沟槽开口互相内部连接；金属氧化物半导体场效应晶体管装置100还包括一个保护层170以在源极金属160-S的顶表面暴露出的部分覆盖上缺口金属(gap metal)并准备表面连接。
如图10A至图10J所示，为一系列描述制造如第9图中所示的沟槽金属氧化物半导体场效应晶体管装置的制造流程的剖视图。在第10A图中提供沟槽掩膜(图中未示)依照栅极氧化形成的流程开设若干沟槽，以形成栅极氧化层315，并在沟槽中填充多晶硅，以在半导体衬底305所支撑的外延层310中形成若干沟槽栅极320；提供一个作为本体掩膜的光阻层321以完成本体掺杂物植入，形成环绕沟槽栅极320的本体区域325；本体掩膜的配置特别是在当本体区域325被植入延伸连续到栅极320之间边界区域旁边时，有源单元区域内的本体区域325’中仅直接植入到沟槽栅极320间的中间部分的一个缺口所邻接的沟槽栅极320。在图10B中，将本体掩膜321移除并完成本体扩散以将本体区域325及325’扩散，在有源单元区域中本体区域325’之间仍具有缺口。可选本体型植入物可被植入并扩散如图3A至图3B所示的流程，且不需要掩膜便可在本体区域形成之前创造如图3D所示的掺杂曲线图。
图10C中提供一个源极掩膜326以实行源极植入物以形成被本体区域325’环绕包围的源极区域330，接着，移除源极掩膜326并提供上升温度(anelevated temperature)以活化源极区域330；图10D中所示为掺杂硼磷硅玻璃(Borophosphosilicate Glass，BPSG)流程，以在装置的顶表面形成覆盖的绝缘层335；在图10E中提供一个结点掩膜(图中未示)以开设特殊配置的结点开口，在边界区域中的沟槽栅极320上方有结点开口340-G，而在该处形成栅极金属结点，在源极/本体区域上方则形成有源极/本体结点开口340-SB；提供一个重掺杂本体结点植入物以在源极区域330及本体区域325’的外缘之间形成结点掺杂区域345；此源极/本体结点开口340-SB更有一种配置，其中的结点植入物掺杂区域345不要延伸到本体区域325’的外缘。若干植入物以不同的能量阶层形成一个深度重掺杂本体植入物而没有过多侧面扩张。在一个实施例中，重掺杂本体植入物系先以能量阶层40～80kev、每平方厘米1～3E15的二氟化硼执行第一植入，接着以能量阶层40～80kev、每平方厘米1～3E15的硼离子执行第二植入；在另一个实施例中，仅以能量阶层 40～120kev、每平方厘米1～5E15单一植入二氟化硼。在图10F中，将结点掩膜(图中未示)移除，并利用结点植入物活化流程依据植入状态及活化温度在800～1100度的温度经过30秒～30分钟。将结点植入活化的较佳方法为使用快速热处理(rapid thermal process，RTP)以将侧面扩散最小化。
在图10G中提供一个肖特基掩膜342以进行氧化蚀刻，将绝缘层335从本体区域325’的缺口之间的顶表面上移除，接着浅香农掺杂植入物以具有2e11～1e13范围、植入强度为10～80keV的离子流的硼离子或二氟化硼离子实现，浅离子植入处理为在本体区域325’之间的外延层310顶部形成一个香农植入区域350，其作用如同每一个有源金属氧化物半导体场效应晶体管单元中的一个肖特基势垒高度调节层。在图10H中将肖特基掩模342移除并掺杂金属来提供金属掩膜(图中未示)以在栅极金属360-G中形成金属层，且源极/本体金属360-S与源极区域330、本体区域325’及结点重掺杂区域345直接接触，旁边则是源极及浅香农植入区域350。在图10I中，在整个装置的表面上设一个保护层370，并在图10J中提供一个保护层(图中未示)以移除部分保护层370，暴露出源极金属360-S。
综上所述，本发明公开一种半导体功率装置，此半导体功率装置包括一个具有若干功率晶体管单元的有源单元区域，每一个功率晶体管单元具有一个肖特基二极管，该肖特基二极管包括一个肖特基结势垒金属(Schottkyjunction barrier metal)，其位于缺口中的香农植入区域上，所述缺口将相邻二个功率晶体管单元的本体区域分隔，以调节肖特基二极管的漏电流。在另一个实施例中，半导体功率装置还包括若干重体掺杂区域，其位于被分隔的本体区域中且邻接源极区域，该重体掺杂区域环绕肖特基二极管，以形成结势垒肖特基(junction barrier Schottky，JBS)口袋区域。另一个实施例中，每一个重体掺杂区域外还环绕作为被分隔的本体区域一部分的一本体轻掺杂区域，以改善结势垒肖特基(JBS)口袋区域的击穿(breakdown)，在另一个实施例中，被分隔的本体区域还包括一个重掺杂本体区域，其沿着本体区域的底部延伸，以提供穿过半导体功率装置的抗击穿功能(anti-punch)，提高装置稳固性。另一个实施例中，每一个功率晶体管单元还包括若干重体掺杂区域，其位于被分隔的本体区域中且邻接源极区域，该重体掺杂区域从源极 区域延伸出，并延伸到所述的本体区域的外缘，以环绕肖特基二极管形成结势垒肖特基(junction barrier Schottky，JBS)区域。另一个实施例中，每一个功率晶体管单元还包括若干重体掺杂区域，位于被分隔的本体区域中且邻接源极区域，该重体掺杂区域延伸到靠近本体区域外缘、且仍位于该本体区域中的位置，以环绕肖特基二极管形成结势垒肖特基(junction barrier Schottky，JBS)区域。另一个实施例中，香农植入区域中包括一个硼香农植入区域。
以上所述的实施例，仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围。所以凡依本发明申请范围所述的特征及精神所为的均等变化或修饰，均应包括于本发明的申请专利范围内。
Claims (8)
1.一种半导体功率装置，包括有源单元区域，有源单元区域包括若干功率晶体管单元，其特征在于：
每一个所述的功率晶体管单元具有一个肖特基二极管，该肖特基二极管包括位于浅离子植入区域上的肖特基结势垒金属，以调节所述的肖特基二极管的漏电流；该浅离子植入区域位于相邻两个功率晶体管单元的被分隔的本体区域之间的缺口中；
每一个所述的功率晶体管单元还包含环绕肖特基二极管的若干重体掺杂区域。
2.如权利要求1所述的半导体功率装置，其特征在于：所述的若干重体掺杂区域位于所述的被分隔的本体区域中且邻接源极区域，该重体掺杂区域环绕所述的肖特基二极管，形成结势垒肖特基口袋区域。
3.如权利要求2所述的半导体功率装置，其特征在于：
每一个所述的重体掺杂区域外还环绕一个作为所述的被分隔的本体区域一部份的轻体掺杂区域，以改善该结势垒肖特基口袋区域的击穿。
4.如权利要求3所述的半导体功率装置，其特征在于：
所述的被分隔的本体区域还包括一重掺杂本体区域，其沿着该本体区域的底部延伸，以提供穿过该半导体功率装置的抗击穿功能，提高装置稳固性。
5.如权利要求1所述的半导体功率装置，其特征在于：所述的若干重体掺杂区域位于所述的被分隔的本体区域中且邻接源极区域，该重体掺杂区域从
源极区域延伸出，并延伸到所述的本体区域的外缘，以环绕该肖特基二极管并形成一个结势垒肖特基区域。
6.如权利要求1所述的半导体功率装置，其特征在于：所述的若干重体掺杂区域位于所述的被分隔的本体区域中且邻接源极区域，该重体掺杂区域从源极区域延伸到靠近所述本体区域边缘、且位于该本体区域中的位置，以环绕该肖特基二极管并形成一结势垒肖特基区域。
7.如权利要求1所述的半导体功率装置，其特征在于：
所述的浅离子植入区域中包括一个硼浅离子植入区域。
8.如权利要求1所述的半导体功率装置，其特征在于：
还包括覆盖于衬底上的外延层，该外延层包括位于其顶部的一个减少外延掺杂物的部分，以形成肖特基结势垒。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |