CN101364617A - 半导体装置及其制造方法 - Google Patents
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Abstract
在J－FET中，由于沟道区域的杂质浓度比栅极区域和背栅极区域的杂质浓度低，故因来自栅极区域和背栅极区域的p型杂质的扩散而使栅极区域正下方的沟道区域的n型杂质浓度降低，导致存在因IDSS偏差、电流路径的电阻值增加而引起的正向转移导纳gm、电压增益Gv恶化以及噪声电压Vno增加等问题。为了解决上述问题，本发明的半导体装置在源极区域下方、栅极区域下方和漏极区域下方的沟道区域底部设置连续的n型杂质区域。n型杂质区域的杂质浓度比沟道区域和背栅极区域的杂质浓度高，几乎不受来自栅极区域和背栅极区域的p型杂质扩散的影响。通过从源极区域下方到漏极区域下方连续设置，从而能使该区域的电流路径的电阻值大致均匀。因此，能稳定IDSS，提高正向转移导纳gm和电压增益Gv，并降低噪声电压Vno。并且也能抑制同一晶片内的IDSS偏差。
Description
技术领域
本发明涉及高频设备所采用的半导体装置及其制造方法，特别是涉及降低IDSS的偏差和噪声的半导体装置及其制造方法。
背景技术
图10是表示现有高频设备所采用的结型场效应晶体管(Junction FET(Field Effect Transistor)：以下简称J-FET)200的一例的剖面图。
例如在p型硅半导体基板21上积层p型半导体层22而构成半导体基板20，在半导体基板20的表面设置有将n型半导体层由高浓度的p型杂质区域即分离区域23划分而成的沟道区域24。在n型沟道区域24设置有n+型源极区域25和漏极区域26，在源极区域25与漏极区域26之间形成有栅极区域27。
源极区域25、漏极区域26和栅极区域27例如被设置成在平面图案上呈条纹状。
在源极区域和漏极区域上设置有与它们连接的源极电极29和漏极电极30，在成为背栅极区域的半导体基板21的背面设置有与栅极区域连接的栅极电极31(例如参照专利文献1)。
专利文献1：(日本)特开平08-227900号公报(第2页、图6)
参照图10，在J-FET200处于导通状态时，从漏极区域26通过栅极区域27的下方到源极区域25的沟道区域24成为电流路径(虚线箭头)。漏极-源极之间的饱和电流(以下称为IDSS)由栅极区域27正下方的沟道区域24的宽度和杂质浓度决定。
栅极区域27是杂质浓度为1.0E18cm-3左右的高浓度p型杂质的扩散区域，沟道区域24的杂质浓度是1.0E15cm-3左右。因此，栅极区域27的p型杂质向杂质浓度低的沟道区域24内扩散，从而降低栅极区域27正下方的沟道区域24(点划线的圆形标记)的n型杂质浓度。另外，从背栅极区域即p型半导体层22，同样地，p型杂质爬升到沟道区域24而使n型杂质浓度降低。
图11是表示图10的x-x′线和y-y′线剖面的杂质浓度曲线的图。
实线表示p型杂质过量扩散时的栅极区域27、沟道区域24、p型半导体层22的杂质浓度曲线，虚线表示p型杂质未过量扩散的情况。细线是漏极区域26下方的沟道区域24和p型半导体层22的杂质浓度曲线。
即在未过量扩散的情况下(虚线所示)，作为具有规定杂质浓度的栅极区域27正下方的沟道区域24，即使确保宽度d1，也因p型杂质的过量扩散(实线所示)而导致实质上栅极区域27正下方的沟道区域24的宽度减少到d2。
如细实线所示，由于图10的y-y′线中杂质浓度曲线未被替代，所以，当p型杂质过量扩散时，与未过量扩散的情况相比，特别是在栅极区域27的正下方，电流路径变窄，导致IDSS的电阻值增加。
这种杂质的扩散偏差的程度即使在同一晶片内也不同，因此出现过量扩散的芯片和扩散不那么严重的芯片，从而导致在同一晶片内的J-FET200之间产生IDSS偏差。特别是通过杂质注入和扩散来形成沟道区域24时，由于其自身产生扩散偏差，所以同一晶片内的IDSS偏差变显著，存在经常出现不符合合格品规格的芯片等问题。
另外，由于栅极区域正下方的电流路径的电阻值急剧增加，导致存在正向转移导纳(順伝達アドミタンス)gm和电压增益Gv恶化、噪声电压Vno增加等特性恶化的问题。
另一方面，通过提高沟道区域的杂质浓度，从而难以受到因p型杂质从成为栅极区域或背栅极区域的p型半导体层扩散而带来的影响。
但将沟道区域设定成高浓度，就意味着栅极区域侧面周围的杂质浓度也增高，即向源极-栅极之间施加反向偏压VGSO时耗尽层的扩展不充分，存在不能确保规定的耐压的问题。
发明内容
本发明是鉴于上述课题而作出的，为了解决上述课题而提供一种半导体装置，其具备：成为背栅极区域的一导电型半导体基板、设于该基板表面的反导电型沟道区域、设于该沟道区域表面的一导电型栅极区域、设置在该栅极区域下方的所述沟道区域的底部且杂质浓度比该沟道区域的杂质浓度高的反导电型杂质区域、设于所述栅极区域两侧的所述沟道区域表面的反导电型的源极区域和漏极区域。
一种半导体装置的制造方法，包括：准备成为背栅极区域的一导电型半导体基板的工序；在所述背栅极区域的上方形成反导电型杂质区域的工序；在该反导电型杂质区域上形成反导电型半导体层的工序；形成贯通该反导电型半导体层的分离区域并形成被该分离区域划分的沟道区域的工序；在所述反导电型杂质区域上的所述沟道区域的表面形成一导电型栅极区域的工序；在该栅极区域两侧的沟道区域的表面形成反导电型的源极区域和漏极区域的工序。
根据本发明能得到如下所述的各种效果。
第一，通过在栅极区域正下方的沟道区域的底部设置高浓度的n型杂质区域，从而能将该n型杂质区域作为电流路径来使用。由于n型杂质区域相比沟道区域为高浓度，所以即使由于p型杂质从栅极区域扩散而使栅极区域正下方的沟道区域的n型杂质浓度降低，n型杂质区域也难以受到其影响，从而能防止电流路径的电阻值增大。另外，也难以受到p型杂质从成为背栅极区域的p型半导体层爬升而带来的影响，从而能大致均匀地维持n型杂质区域内的杂质浓度。因此，通过将该n型杂质区域设定成电流路径的一部分(特别是栅极区域正下方的电流路径的一部分)，从而能抑制电阻值变动的偏差，能减少同一晶片内J-FET的IDSS偏差。
第二，由于n型杂质区域设置在沟道区域的底部，所以沟道区域的杂质浓度能维持现有的低浓度。通过提高沟道区域的杂质浓度，从而难以受到p型杂质从栅极区域或背栅极区域扩散而带来的影响。但若栅极区域周围的沟道区域的杂质浓度增高，则耗尽层的扩展变得不充分，存在耐压恶化的问题。
根据本实施例，由于栅极区域周围的沟道区域能维持现有的杂质浓度，所以能维持规定的耐压。
第三，通过将成为电流路径一部分的n型杂质区域设置在从源极区域下方到漏极区域下方的区域，从而能使J-FET大部分的电流路径的电阻值大致变得均匀，能得到稳定的IDSS。
另外，能减少噪声电压Vno，提高正向转移导纳gm和电压增益Gv。
附图说明
图1(A)、(B)是用于说明本发明的平面图；
图2是用于说明本发明的剖面图；
图3是用于说明本发明制造方法的剖面图；
图4是用于说明本发明制造方法的剖面图；
图5是用于说明本发明制造方法的剖面图；
图6是用于说明本发明制造方法的剖面图；
图7是用于说明本发明制造方法的剖面图；
图8(A)、(B)是用于说明本发明制造方法的剖面图；
图9是用于说明本发明制造方法的剖面图；
图10是用于说明现有结构的剖面图；
图11是用于说明现有结构的特性图。
附图标记说明
1 p型半导体基板 3 分离区域 4 沟道区域 4′n 型半导体层
5 源极区域 6 漏极区域 7 栅极区域 9 绝缘膜
11 源极电极 12 漏极电极 13 栅极电极 16 n 型杂质区域
21 p+型半导体基板 22 p 型半导体层 23 分离区域
24 沟道区域 25 源极区域 26 漏极区域 27 栅极区域
29 源极电极 30 漏极电极 31 栅极电极 40 绝缘膜
100、200 结型FET(J-FET)
具体实施方式
以下以结型场效应晶体管(J-FET)为例并参照图1至图9说明本发明的实施例。
图1是表示J-FET100一部分的平面图，图1(A)是省略了电极层的图，图1(B)是配置了电极层的图。
本实施例的J-FET100构成为包括：一导电型半导体基板1、沟道区域4、栅极区域7、源极区域5、漏极区域6和反导电型(n型)杂质区域16。
参照图1(A)，其表示为，J-FET100在构成一个芯片并成为背栅极区域的p型半导体基板1设置被分离区域3划分的一个沟道区域4，但沟道区域4也可以是多个。
分离区域3是高浓度的p型杂质区域，如后述的剖面图(图2)所示，其贯通n型沟道区域4而到达p型半导体基板1。
在沟道区域4的表面配置有p型栅极区域7。栅极区域7设置成条纹状。
栅极区域7一直延伸到沟道区域4周围的p型杂质区域即分离区域3并与它接触。即栅极区域7经由分离区域3而与背栅极区域(p型半导体基板1)连接。
n型的源极区域5和漏极区域6在栅极区域7的两侧分别配置成条纹状。
参照图1(B)，源极电极11和漏极电极12设置成分别与源极区域5和漏极区域6重叠的条纹状，经由设于覆盖沟道区域4表面的绝缘膜(未图示)的接触孔而与源极区域5和漏极区域6连接。
虽然省略图示，但配置于沟道区域4上的源极电极11和漏极电极12分别利用配线连接而成为梳齿状。源极电极11和漏极电极12配置成各自的梳齿互相啮合的形状，并分别与源极焊盘电极和漏极焊盘电极(未图示)连接。
图2是图1的a-a线剖面图，在以后的剖面图中，表示由沟道区域4上的一组源极区域5、栅极区域7和漏极区域6构成的一个单元。
成为背栅极区域的p型半导体基板1是p型硅半导体基板(杂质浓度例如为4E15cm-3左右)。沟道区域4是利用外延生长等设置的n型半导体层4′，杂质浓度例如是1.0E15cm-3左右。沟道区域4也可以通过向p型半导体基板1的表面离子注入n型杂质并扩散来设置。
n型半导体层4′被到达p型半导体基板1的分离区域3分割成岛状，作为沟道区域4被划分。
栅极区域7是设置在沟道区域4表面的p型杂质的扩散区域。栅极区域7的杂质浓度优选为1E18cm-3左右。
如前所述，栅极区域7经由分离区域3和p型半导体基板1而与设于p型半导体基板1背面的栅极电极13电连接。
源极区域5和漏极区域6是向沟道区域4的表面注入n型杂质并使其扩散而形成的区域。源极区域5和漏极区域6在栅极区域7的两侧分别配置成条纹状。
在p型半导体基板1的表面设置有绝缘膜9，与源极区域5和漏极区域6重叠地设置有条纹状的源极电极11和漏极电极12。源极电极11和漏极电极12经由设于绝缘膜9的接触孔而分别与源极区域5和漏极区域6接触。
n型杂质区域16至少设置在栅极区域7正下方的沟道区域4的底部。n型杂质区域16的杂质浓度被设定为不受栅极区域7的p型杂质的扩散和来自背栅极区域(p型半导体基板1)的p型杂质爬升的影响的程度。即比沟道区域4的杂质浓度高，例如是1E17cm-3左右。
在一个沟道区域4内，在即将到达分离区域3之前连续设置n型杂质区域16。在此，若n型杂质区域16与分离区域3相接，则其交点抑制耗尽层的延伸而引起耐压恶化。即n型杂质区域16的端部与分离区域3例如离开2μm～3μm左右的距离。
另外，也可以在一个单元即从源极区域5的下方到栅极区域7和漏极区域6的下方，连续地在一个沟道区域4的底部设置多个n型杂质区域16。
现有结构(图10)中，由于沟道区域24的杂质浓度低(例如为1.0E15cm-3左右)而栅极区域27的杂质浓度高(例如为1E18cm-3左右)，所以在栅极区域27的正下方，栅极区域27的p型杂质向沟道区域24扩散，导致沟道区域24中的n型杂质浓度降低。
如前所述，在J-FET导通的状态下，形成从漏极区域26通过栅极区域27的下方而到达源极区域25的电流路径(图10：虚线箭头)。但由于栅极区域27正下方的沟道区域24的n型杂质浓度降低，从而导致在栅极区域27正下方电流路径的电阻值增加。即在电流路径中产生电阻值低的区域和电阻值高的区域，IDSS产生偏差，电子的流动变得不均匀，成为噪声电压Vno恶化的一个原因。
p型杂质给栅极区域27正下方的沟道区域24带来的影响，由于栅极区域27自身的扩散偏差和向p型杂质的沟道区域24的扩散偏差，即使在同一晶片内也不一定同样地发生。
即，在现有结构中，不仅存在因电流路径窄而引起的电阻值增加的问题，而且也存在同一晶片内的IDSS偏差的问题。
并且，也存在如下问题，即因电阻值增加而引起噪声电压Vno增加、正向转移导纳gm降低、电压增益Gv降低。
若提高沟道区域24的杂质浓度，虽然难以受到p型杂质扩散的影响，但由于耐压恶化，所以不是优选的。
在本实施例中，在n型沟道区域4的底部配置有与其抵接的杂质浓度高的n型杂质区域16。因此，如虚线箭头所示，能将n型杂质区域16作为电流路径来利用。
即在栅极区域7的正下方，即使沟道区域4的n型杂质浓度降低，n型杂质区域16也几乎不受其影响。另外，由于n型杂质区域16的杂质浓度比背栅极区域即p型半导体基板1的杂质浓度(4.0E15cm-3)高，所以也几乎不受来自p型杂质从p型半导体基板1爬升的影响。
因此，通过在沟道区域4的底部配置成为电流路径的高浓度的n型杂质区域16，从而能使从漏极区域6下方到源极区域5下方的电流路径的电阻值变化大致均匀。
由于沟道区域4能维持现有的杂质浓度，所以在J-FET100截止时，能使耗尽层向影响栅极-源极之间的电压VGS的栅极区域7的周围充分扩展，能确保规定的耐压。
在J-FET100截止时，向栅极区域7下方延伸的耗尽层也向n型杂质区域16扩展，进行夹断。相比沟道区域4，n型杂质区域16的耗尽层更难以扩展，但由于其厚度是0.2μm以下，所以进行夹断是足够的。
由此，由于能减少J-FET100内电流路径的电阻值变动，所以能得到稳定的IDSS。即使产生在同一晶片内p型杂质过量扩散的芯片和未过量扩散的芯片，IDSS也能得到大致均匀的值，能减少多个J-FET100之间的IDSS偏差。
由于从源极区域5的下方到漏极区域6的下方的电流路径是杂质浓度大致均匀且电阻低的n型杂质区域16，所以能使J-FET大部分的电流路径的电阻值大致均匀。这样，由于电子的流动变得大致均匀，因此能降低噪声电压Vno。并且能稳定IDSS，提高正向转移导纳gm和电压增益Gv。
另外，虽然n型杂质区域16仅设置在栅极区域7正下方即可，但为了得到稳定的IDSS，优选设于沟道区域4底部的图案，该图案使成为电流路径的漏极区域6下方、栅极区域7下方、源极区域5下方连续。
下面参照图3～图9说明本实施例的J-FET100的制造方法。
本实施例的J-FET的制造方法包括：准备成为背栅极区域的一导电型半导体基板的工序；在所述背栅极区域的上方形成反导电型杂质区域的工序；在该反导电型杂质区域上形成反导电型半导体层的工序；形成贯通该反导电型半导体层的分离区域并形成被该分离区域划分的沟道区域的工序；在所述反导电型杂质区域上的所述沟道区域的表面形成一导电型栅极区域的工序；在该栅极区域两侧的沟道区域的表面形成反导电型的源极区域和漏极区域的工序。
第一工序(图3)：准备成为背栅极区域的一导电型半导体基板的工序。
准备成为背栅极区域的p型半导体基板1。p型半导体基板1的杂质浓度例如是4E15cm-3左右。
第二工序(图4)：在背栅极区域的上方形成反导电型杂质区域的工序。
在背栅极区域表面形成绝缘膜(例如氧化膜)9′并在规定位置开口，有选择地离子注入n型杂质(注入能量为20KeV)。杂质例如是磷(P+)。之后进行热处理，使n型杂质扩散而形成n型杂质区域16。n型杂质区域16的杂质浓度例如是1E16cm-3。n型杂质区域16在所有后续工序形成的沟道区域的整个底面设置成连续的图案直到即将到达分离区域。
也可在一个单元即从源极区域5的下方到栅极区域7和漏极区域6的下方，连续地在一个沟道区域4的底部设置多个n型杂质区域16。
第三工序(图5)：在反导电型杂质区域上形成反导电型半导体层的工序。
除去作为掩模的绝缘膜9′，例如利用外延生长等在整个面设置n型半导体层4′。n型半导体层4′设置在背栅极区域上方和n型杂质区域16上。n型半导体层4′的杂质浓度是1.0E15cm-3左右。
第四工序(图6)：形成贯通该反导电型半导体层的分离区域并形成被该分离区域划分的沟道区域的工序。
在整个面设置在希望的位置开口的掩模(未图示)，离子注入高浓度的p型杂质(杂质浓度是1E16cm-3左右)并使其扩散，贯通n型半导体层4′而形成到达p型半导体基板1的分离区域3。
利用分离区域3将n型半导体层4′划分成多个并形成沟道区域4。沟道区域4底部的一部分与n型杂质区域16连接。
第五工序(图7和图8)：在反导电型杂质区域上的沟道区域的表面形成一导电型栅极区域的工序，以及在栅极区域两侧的沟道区域的表面形成反导电型的源极区域和漏极区域的工序。
再次在整个面形成膜厚为
左右的绝缘膜(氧化膜)9，利用光刻胶PR设置仅使开口部OP露出的掩模，在栅极区域的形成区域形成开口部OP。
向整个面进行p型杂质的离子注入。离子例如是硼(B+)，注入能量是25KeV，剂量是5E15cm-2左右。由此，形成p型栅极杂质注入区域7′(图7)。
再次在整个面形成绝缘膜9，将源极区域和漏极区域的形成区域的绝缘膜9开口。向整个面离子注入n型杂质(剂量：7E15cm-2，注入能量：100KeV)，形成源极杂质注入区域5′和漏极杂质注入区域6′(图8(A))。
然后实施热处理(例如900℃左右、60分钟)。由此，源极杂质注入区域5′和漏极杂质注入区域6′的n型杂质向沟道区域4扩散，形成源极区域5和漏极区域6。同时，栅极杂质注入区域7′的杂质扩散。源极区域5和漏极区域6的杂质浓度形成为4E19cm-3左右。
在源极区域5的下方、栅极区域7的下方和漏极区域6的下方配置有连续地与沟道区域4的底部连接的n型杂质区域16(图8(B))。
第六工序(图9)：形成与各区域连接的电极的工序。
使基板表面的绝缘膜9保持原样，蒸镀A1等金属，构图为规定的电极结构。由此，形成分别与源极区域5和漏极区域6接触的源极电极11和漏极电极12。在基板背面形成栅极电极13。栅极电极13经由p型半导体基板1、分离区域3与栅极区域7连接。
Claims (6)
1、一种半导体装置，其特征在于，具备：
成为背栅极区域的一导电型半导体基板、
设于该基板表面的反导电型沟道区域、
设于该沟道区域表面的一导电型栅极区域、
设置在该栅极区域下方的所述沟道区域的底部且杂质浓度比该沟道区域的杂质浓度高的反导电型杂质区域、
设于所述栅极区域两侧的所述沟道区域表面的反导电型的源极区域和漏极区域。
2、如权利要求1所述的半导体装置，其特征在于，从所述源极区域的下方直到所述漏极区域的下方设置所述反导电型杂质区域。
3、如权利要求1所述的半导体装置，其特征在于，在所述沟道区域的端部设置有分离区域，所述反导电型杂质区域连续设置直到即将到达所述分离区域的位置。
4、一种半导体装置的制造方法，其特征在于，包括：
准备成为背栅极区域的一导电型半导体基板的工序；
在所述背栅极区域的上方形成反导电型杂质区域的工序；
在该反导电型杂质区域上形成反导电型半导体层的工序；
形成贯通该反导电型半导体层的分离区域并形成被该分离区域划分的沟道区域的工序；
在所述反导电型杂质区域上的所述沟道区域的表面形成一导电型栅极区域的工序；
在该栅极区域两侧的沟道区域的表面形成反导电型的源极区域和漏极区域的工序。
5、如权利要求4所述的半导体装置的制造方法，其特征在于，从所述源极区域的下方直到所述漏极区域下方的、所述沟道区域的底部设置所述反导电型杂质区域。
6、如权利要求4所述的半导体装置的制造方法，其特征在于，所述反导电型杂质区域连续设置直到即将到达所述分离区域的位置。
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