CN101355353A - 半导体集成电路、反相电路、缓冲电路及位准移位器电路 - Google Patents

半导体集成电路、反相电路、缓冲电路及位准移位器电路 Download PDF

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CN101355353A CNA2008101377940A CN200810137794A CN101355353A CN 101355353 A CN101355353 A CN 101355353A CN A2008101377940 A CNA2008101377940 A CN A2008101377940A CN 200810137794 A CN200810137794 A CN 200810137794A CN 101355353 A CN101355353 A CN 101355353A
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Abstract

本发明提供一种半导体集成电路、反相电路、缓冲电路及位准移位器电路。本发明的反相电路包含：串联地连接的P型MOS晶体管与2个N型MOS晶体管。P型MOS晶体管连接于高电位电压，N型MOS晶体管连接于低电位电压。各MOS晶体管的栅极分别连接于输入信号线。此外，于反相电路中：P型MOS晶体管的连接点与输入信号线的P型MOS晶体管连接，且N型MOS晶体管的连接点与输入信号线的N型MOS晶体管连接。P型MOS晶体管及N型MOS晶体管的栅极连接于反相电路的输出信号线。通过固定于第一晶体管与第二晶体管的关闭期间的连接点的电位，可防止因在晶体管上长时间施加临限值电压而产生的晶体管的特性恶化的问题。

Description

半导体集成电路、反相电路、缓冲电路及位准移位器电路
技术领域
本发明关于一种半导体集成电路，特别是关于用于液晶显示器的周边驱动电路的半导体集成电路，具体来说是关于一种半导体集成电路、反相电路、缓冲电路及位准移位器电路。
背景技术
为了谋求液晶显示器(Liquid Crystal Display：以下称LCD)的小型化及低成本化，而对位于LCD基板上的周边驱动电路进行集成化的技术的开发。
于该周边驱动电路包括垂直驱动电路及水平驱动电路。垂直驱动电路会扫描形成于主动矩阵阵列中薄膜晶体管(Thin Film Transistor：以下称TFT)的栅极，且水平驱动电路会将视频信号供给至数据总线。多晶硅薄膜晶体管(以下称p-SiTFT)通常集成地形成这些周边驱动电路。
LCD的周边驱动电路中，通常要求逻辑电压可输出5V或超过3.3V的高电压。如LCD的垂直驱动电路要求能输出20～40V的输出电压。因而，在LCD的周边驱动电路中，开发高耐压电路成为一个重大课题。
为了谋求电路的高耐压化，可以考虑直接使晶体管的源极、漏极的施加电压的耐压度提高，或是考虑能使晶体管的源极、漏极之间电压降低结构。
先前，熟知有通过串联地连接晶体管，以减低施加于各晶体管的电压的技术。如专利文献1(日本特开平10-223905号公报)中揭示有：将施加于TFT的电压均等地分压，以消除电路耐压的变动的高耐压的半导体集成电路。
如上述，在数个晶体管串联地连接的电路中，关闭晶体管时，数个晶体管的连接点成为浮动状态。此时，当晶体管导通状态时，理论上会根据连接点的电位决定分压比的值。但是，受到晶体管特性的个体差异及因电路的寄生电容造成的馈通效应的影响等，晶体管关闭时的连接点的电位与分压比的值有所差异。以往连接点的浮动的电位并未受到注意，且连接点的浮动的电位与栅极电位间的电位差可能接近晶体管的临限值电压。
再者，MOS晶体管中，在栅极及源极间施加比晶体管的临限值电压稍低的电压时，会在漏极附近产生高电场。现今已经知道该状态长时间(数秒钟)持续时，晶体管的特性会恶化。
因此，在串联地连接数个晶体管的电路中，于晶体管的关闭状态的期间，有可能会使晶体管的特性恶化。
发明内容
因此，有鉴于上述背景，本发明的目的为提供一种能够在串联数个晶体管的电路中保持晶体管的特性的半导体集成电路。
本发明的半导体集成电路包含：一第一晶体管；一第二晶体管，其串联地连接于前述第一晶体管；及一电压施加电路，其于前述第一晶体管及前述第二晶体管均关闭的期间中在前述第一晶体管与前述第二晶体管的一连接点上施加一特定的电压。
如此，通过固定于第一晶体管与第二晶体管的关闭期间的连接点的电位，可防止因在晶体管上长时间施加临限值电压而产生的晶体管的特性恶化的问题。
本发明的半导体集成电路中，前述电压施加电路亦可施加一电压，而使前述第一晶体管及前述第二晶体管不导通。
于晶体管的关闭期间施加于连接点的电压，只须为第一晶体管及第二晶体管不导通的电压即可。通过本发明的结构，可设定适切大小的电压值。
本发明的半导体集成电路中，前述电压施加电路亦包含一第三晶体管，前述第三晶体管的源极或漏极连接于前述连接点时，前述第三晶体管的另一的源极或漏极连接于前述第一晶体管的栅极。
通过该结构，可在晶体管的关闭期间，以形成与第一晶体管的栅极相同电位的方式来控制连接点的电位。
本发明的半导体集成电路，亦可通过前述第三晶体管的栅极连接于前述半导体集成电路的一输入信号线。
通过该结构，可利用半导体集成电路的输入信号，来控制第三晶体管。
本发明的半导体集成电路，亦可通过前述第三晶体管的栅极连接于前述半导体集成电路的一输出信号线。
通过该结构，可利用半导体集成电路的输出信号，来控制第三晶体管。
本发明的半导体集成电路中，前述第一晶体管及前述第二晶体管亦可是非晶硅晶体管或多晶硅晶体管。
前述非晶硅或多晶硅作为材料的晶体管，由于因临限值电压造成特性恶化，因此适合采用本发明的结构。
本发明的反相电路包含前述半导体集成电路，并将前述第一晶体管与前述第二晶体管连接于一电源电压之间。
本发明的缓冲电路包含前述半导体集成电路，并将前述第一晶体管与前述第二晶体管连接于一电源电压之间。
本发明的位准移位器的电路包含前述半导体集成电路，并将前述第一晶体管与前述第二晶体管连接于一电源电压之间。
如此，包含前述半导体集成电路的反相电路、缓冲电路及位准移位器的电路，与前述半导体集成电路的发明相同地，通过固定在第一晶体管与第二晶体管的关闭期间的连接点的电位，可防止因晶体管上长时间施加临限值电压而产生的晶体管的特性恶化。
另外，上述的发明中，晶体管亦可为MOS晶体管。MOS晶体管中，虽在栅极、源极间长时间施加比晶体管的临限值电压稍低的电压时，使晶体管的特性恶化，但是，通过本发明的结构，固定在关闭期间的连接点的电位，可有效抑制MOS晶体管的特性恶化。
本发明其它型态的半导体集成电路包含：一第一电路元件；一第二电路元件，其连接于前述第一电路元件；及一电压施加电路，其于前述第一电路元件及前述第二电路元件均不导电的期间，在前述第一电路元件与前述第二电路元件的一连接点上施加一特定的电压。
如此，由于可控制第一电路元件与第二电路元件的连接点的电位，因此可防止因子值不明的电位造成电路元件的特性恶化。
本发明的另外型态的反相电路包含：一第一P型MOS晶体管、一第二P型MOS晶体管、一第一N型MOS晶体管及一第二N型MOS晶体管，其自高电位向低电位串联地连接；一输入信号线，其与前述各MOS晶体管的栅极连接；一输出信号线，其连接于前述第二P型MOS晶体管与前述第一N型MOS晶体管的连接点；一第三P型MOS晶体管，其连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管的连接点连接；及一第三N型MOS晶体管，其连接于前述第一N型MOS晶体管与前述第二N型MOS晶体管的连接点；其中，前述第三P型MOS晶体管的源极连接于前述输入信号线，其漏极连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管之间，其栅极连接于前述输出信号线，且前述第三N型MOS晶体管的源极连接于前述输入信号线，其漏极连接于前述第一N型MOS晶体管与前述第二N型MOS晶体管之间，其栅极连接于前述输出信号线。
本发明的另外型态的缓冲电路包含：一第一P型MOS晶体管、一第二P型MOS晶体管、一第一N型MOS晶体管及一第二N型MOS晶体管，其自高电位向低电位串联地连接；一第一输入信号线，其连接于前述第一P型MOS晶体管的栅极；一第二输入信号线，其同时连接于前述第二P型MOS晶体管的栅极及前述第一N型MOS晶体管的栅极；一第三输入信号线，其连接于前述第二N型MOS晶体管的栅极；一第三N型MOS晶体管，其连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管的连接点；及一第三P型MOS晶体管，其连接于前述第一N型MOS晶体管与前述第二N型MOS晶体管的连接点；其中，前述第三N型MOS晶体管的源极连接于前述第二输入信号线，其漏极连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管之间，其栅极连接于前述第一输入信号线，且前述第三P型MOS晶体管的源极连接于前述第二输入信号线，其漏极连接于前述第一N型MOS晶体管与前述第二N型MOS晶体管之间，其栅极连接于前述第三输入信号线。
本发明的另外型态的位准移位器的电路包含：一第一P型MOS晶体管、一第二P型MOS晶体管及一第一N型MOS晶体管，其自高电位向低电位串联地连接；一第一输入信号线，其连接于前述第二P型MOS晶体管的栅极及前述第一N型MOS晶体管的栅极；一第一输出信号线，其连接于前述第二P型MOS晶体管与前述第一N型MOS晶体管的连接点；一第三P型MOS晶体管、一第四P型MOS晶体管及一第二N型MOS晶体管，其自高电位向低电位串联地连接；一第二输入信号线，其连接于前述第四P型MOS晶体管的栅极及前述第二N型MOS晶体管的栅极；一第二输出信号线，其连接于前述第四P型MOS晶体管与前述第二N型MOS晶体管的连接点；一第三N型MOS晶体管，其连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管的连接点；及一第四N型MOS晶体管，其连接于前述第三P型MOS晶体管与前述第四P型MOS晶体管的连接点；其中，前述第三N型MOS晶体管的源极连接于前述第一输入信号线，其漏极连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管之间，其栅极与前述第一P型MOS晶体管的栅极一起连接于前述第二输出信号线，且前述第四N型MOS晶体管的源极连接于前述第二输入信号线，其漏极连接于前述第三P型MOS晶体管与前述第四P型MOS晶体管之间，其栅极与前述第三P型MOS晶体管的栅极一起连接于前述第一输出信号线。
本发明的另外型态的位准移位器的电路具备：一第一N型MOS晶体管、一第二N型MOS晶体管及一第一P型MOS晶体管，其自低电位向高电位串联地连接；一第一输入信号线，其连接于前述第二N型MOS晶体管的栅极及前述第一P型MOS晶体管的栅极；一第一输出信号线，其连接于前述第二N型MOS晶体管与前述第一P型MOS晶体管的连接点；一第三N型MOS晶体管、一第四N型MOS晶体管及一第二P型MOS晶体管，其自低电位向高电位串联地连接；一第二输入信号线，其连接于前述第四N型MOS晶体管的栅极及前述第二P型MOS晶体管的栅极；一第二输出信号线，其连接于前述第四N型MOS晶体管与前述第二P型MOS晶体管的连接点；一第三P型MOS晶体管，其连接于前述第一N型MOS晶体管与前述第二N型MOS晶体管的连接点；及一第四P型MOS晶体管，其连接于前述第三N型MOS晶体管与前述第四N型MOS晶体管的连接点；其中，前述第三P型MOS晶体管的源极连接于前述第一输入信号线，其漏极连接于前述第一N型MOS晶体管与前述第二N型MOS晶体管之间，其栅极与前述第一N型MOS晶体管的栅极一起连接于前述第二输出信号线，且前述第四P型MOS晶体管的源极连接于前述第二输入信号线，其漏极连接于前述第三N型MOS晶体管与前述第四N型MOS晶体管之间，其栅极与前述第三N型MOS晶体管的栅极一起连接于前述第一输出信号线。
本发明的电子装置，包含：一显示面板，其包含上述的半导体集成电路；及一电源装置，其连接于前述显示面板，并在前述显示面板上供给电源。
通过该结构，与前述半导体集成电路相同地，可防止因在晶体管上长时间施加临限值电压而产生的晶体管的特性恶化。
此外，前述电子装置亦可是行动电话、数字相机、PDA(个人数字助理(personal digital assistant))、笔记型个人计算机、桌上型个人计算机、电视、GPS(全球定位***(Global Positioning System))、汽车用显示器、航空用显示器、数字相框(digital photo frame)或携带式DVD播放机。
采用本发明时，通过固定在第一MOS晶体管与第二MOS晶体管的关闭期间的连接点的电位，具有可防止因在MOS晶体管上长时间施加临限值电压而产生的MOS晶体管的特性恶化的效果。
附图说明
图1显示第一种实施型态的半导体集成电路图。
图2显示第二种实施型态的半导体集成电路图。
图3显示第三种实施型态的半导体集成电路图。
图4显示第四种实施型态的半导体集成电路图。
图5显示其它实施型态的电子装置的结构图。
附图标号：
1   反相电路            2   缓冲电路
3   位准移位器的电路    4   位准移位器的电路
10  P型MOS晶体管        11  P型MOS晶体管
12  N型MOS晶体管        13  N型MOS晶体管
14  连接点              15  连接点
16  连接点              17  N型MOS晶体管
18  N型MOS晶体管        19  输入信号线
20  输出信号线          30  P型MOS晶体管
31  P型MOS晶体管        32  N型MOS晶体管
33  N型MOS晶体管        34  连接点
35  连接点              36  连接点
37  N型MOS晶体管        38  P型MOS晶体管
39  第一输入信号线      40  第二输入信号线
41  第三输入信号线      43  输出信号线
50  P型MOS晶体管        51  P型MOS晶体管
52  N型MOS晶体管        53  P型MOS晶体管
54  P型MOS晶体管        55  N型MOS晶体管
56  连接点              57  连接点
58  连接点              59  连接点
60  N型MOS晶体管      61  N型MOS晶体管
62  第一输入信号线    63  第二输入信号线
64  输出信号线        65  输出信号线
70  N型MOS晶体管      71  N型MOS晶体管
72  P型MOS晶体管      73  N型MOS晶体管
74  N型MOS晶体管      75  P型MOS晶体管
76  连接点            77  连接点
78  连接点            79  连接点
80  P型MOS晶体管      81  P型MOS晶体管
82  第一输入信号线    83  第二输入信号线
84  输出信号线        85  输出信号线
200 半导体集成电路    400 显示面板
500 电源装置          600 电子装置
VH  高电位电压        VL  低电位电压
具体实施方式
以下，参照图式，说明本发明的实施型态的半导体集成电路。另外，本实施型态仅使用MOS晶体管的半导体集成电路来作说明，不过，本发明亦可适用于MOS晶体管以外的晶体管或二极管等的电路。此外，以下说明的MOS晶体管亦可为多晶硅(p-Si)型TFT或是非晶硅(a-Si)型TFT。
图1显示第一种实施型态的半导体集成电路图。图1所示的电路为双栅极TFT的反相电路1。反相电路1包含：串联地连接的P型MOS晶体管10、P型MOS晶体管11、N型MOS晶体管12及N型MOS晶体管13。P型MOS晶体管10连接于高电位电源VH，N型MOS晶体管13连接于低电位电源VL。各MOS晶体管10～13的栅极分别与输入信号线19连接。在P型MOS晶体管11与N型MOS晶体管12的连接点15更与输出信号线20连接。
此外，反相电路1包含：一P型MOS晶体管17，P型MOS晶体管17与一P型MOS晶体管10及一P型MOS晶体管11连接于连接点14、一N型MOS晶体管18，N型MOS晶体管18与一N型MOS晶体管12及一N型MOS晶体管13连接于连接点16，以及一输入信号线19。P型MOS晶体管17及N型MOS晶体管18的栅极与反相电路1的输出信号线20连接。
其次，说明第一种实施型态的反相电路1的作动。在输入信号线19上输入High信号时，P型MOS晶体管10、11会关闭，N型MOS晶体管12、13则会导通。藉此，便可使输出信号线20输出低电位VL。此时，由于输出信号线20输出低电位VL的输出信号，而使连接于连接点15的P型MOS晶体管17的栅极上亦输入一低电位VL，因此，P型MOS晶体管17导通。藉此，使连接点14的电位与输入信号线19的电位VH相同，P型MOS晶体管11的源极与栅极间的电位差成为0。
在反相电路1的输入信号线19上输入Low信号时，与上述相反地，P型MOS晶体管10、11导通，N型MOS晶体管12、13关闭。因此，输出信号线20输出高电位VH。此时，由于输出信号线20输出高电位VH的输出信号，而使连接于连接点15的N型MOS晶体管18的栅极上亦输入一高电位VH，因此，N型MOS晶体管18导通。此时，连接点16的电位与输入信号线19的电位VL相同，N型MOS晶体管12的源极与栅极间的电位差成为0。
如以上所述，本实施型态的反相电路1，于关闭P型MOS晶体管10、11时，连接点14的电位与输入信号线的电位相同，关闭N型MOS晶体管12、13时，连接点16的电位成为与输入信号线的电位相同电位。因此，若在源极与栅极间长时间施加接近临限值电压的电压，不致使MOS晶体管的特性恶化。
图2显示第二种实施型态的半导体集成电路图。图2所示的电路是缓冲电路2。缓冲电路2包含：串联地连接的P型MOS晶体管30、P型MOS晶体管31、N型MOS晶体管32及N型MOS晶体管33。P型MOS晶体管30连接于高电位电源VH，N型MOS晶体管33连接于低电位电源VL。P型MOS晶体管30的栅极连接于第一输入信号线39，P型MOS晶体管31的栅极及N型MOS晶体管32的栅极连接于第二输入信号线40，N型MOS晶体管33的栅极连接于第三输入信号线41。输出信号线43连接于P型MOS晶体管31与N型MOS晶体管32的连接点35上。
此外，缓冲电路2进一步包含：N型MOS晶体管37及P型MOS晶体管38，其中N型MOS晶体管37连接于P型MOS晶体管30、31的连接点34与第二输入信号线40间，且P型MOS晶体管38连接于N型MOS晶体管32与N型MOS晶体管33的连接点36及第二输入信号线40间。N型MOS晶体管37的栅极连接于第一输入信号线39，P型MOS晶体管38的栅极连接于第三输入信号线41。
在第一输入信号线39上输入0～VH的输入信号IN1，在第二输入信号线40上输入VM的输入信号IN2，在第三输入信号线41上输入VL～0的输入信号IN3。此处，各输入信号线39～41的输入信号具有VH＞VM＞VL的关系。第一输入信号线39与第三输入信号线41上输入相同的信号。亦即，在第一输入信号线39上输入High信号(VH)时，在第三输入信号线41上亦输入High信号(0)，在第一输入信号线39上输入Low信号(0)时，在第三输入信号线41上亦输入Low信号(VL)。
其次，说明第二种实施型态的缓冲电路2的作动。在第一输入信号线39及第三输入信号线41上输入High信号时，P型MOS晶体管30、31关闭，而N型MOS晶体管32、33则会导通。藉此，自输出信号线43输出低电位VL。此外，N型MOS晶体管37导通，而P型MOS晶体管38关闭。如此一来，连接点34的电位与第一输入信号线39的电位VH便会相同，而P型MOS晶体管31的源极与栅极间的电位差成为0。
在第一输入信号线39及第三输入信号线41上输入Low信号时，与上述相反地，P型MOS晶体管30、31导通，而N型MOS晶体管32、33便会关闭。藉此，输出信号线43输出高电位VH。此外，N型MOS晶体管37关闭，而P型MOS晶体管38导通。此时，连接点36的电位与第三输入信号线41的电位VL相同，N型MOS晶体管32的源极与栅极间的电位差成为0。
如以上所述，本实施型态的缓冲电路2，于关闭P型MOS晶体管30、31时，连接点34的电位与第一输入信号线39的电位相同；关闭N型MOS晶体管32、33时，连接点36的电位与第三输入信号线41的电位相同。因此，若在源极与栅极间长时间施加接近临限值电压的电压，也不致使MOS晶体管的特性恶化。
图3显示第三种实施型态的半导体集成电路图。图3所示的电路是位准移位器的电路3。位准移位器的电路3输入一具有GND～VDD1的电压振幅的输入信号，以产生GND～VDD2的电压振幅的电路。位准移位器的电路3通过固定低电位侧的电位，并转换高电位侧的电位，以进行振幅转换。
位准移位器的电路3包含：串联地连接的P型MOS晶体管50、P型MOS晶体管51及N型MOS晶体管52。P型MOS晶体管50连接于电源电压VDD2，N型MOS晶体管52接地。
此外，位准移位器的电路3更包含：串联地连接的P型MOS晶体管53、P型MOS晶体管54及N型MOS晶体管55。P型MOS晶体管53连接于电源电压VDD2，N型MOS晶体管55接地。
P型MOS晶体管51与N型MOS晶体管52的栅极连接于第一输入信号线62。此外，P型MOS晶体管54与N型MOS晶体管55的栅极连接于第二输入信号线63。输入反转信号至第一输入信号线62与第二输入信号线63。亦即，第一输入信号线62与第二输入信号线63的任一方输入High信号时，另一方输入Low信号。
输出信号线64连接于P型MOS晶体管51与N型MOS晶体管52的连接点56上。此外，连接点56连接于P型MOS晶体管53的栅极。同样地，输出信号线65连接于P型MOS晶体管54与N型MOS晶体管55的连接点57。此外，连接点57连接于P型MOS晶体管50的栅极。以上的结构与先前的位准移位器的电路相同。
本实施型态的位准移位器的电路3更包含：N型MOS晶体管60，其连接于P型MOS晶体管50与P型MOS晶体管51的连接点58及输入信号线62间。N型MOS晶体管60的源极连接于输入信号线62，漏极连接于连接点58。N型MOS晶体管60的栅极与P型MOS晶体管50的栅极一起连接于输出信号线65上。此外，位准移位器的电路3更包含：N型MOS晶体管61，其连接于P型MOS晶体管53与P型MOS晶体管54的连接点59及输入信号线63间。N型MOS晶体管61的源极连接于输入信号线63，漏极连接于连接点59。N型MOS晶体管61的栅极与P型MOS晶体管53的栅极一起连接于输出信号线64上。
其次，说明第三种实施型态的位准移位器的电路3的作动。在输入信号线62上输入High信号时，N型MOS晶体管52会导通，而P型MOS晶体管51则会关闭。因此，连接点56的电位为GND，且自输出信号线64输出该电位。此外，连接点56的电位输入P型MOS晶体管53及N型MOS晶体管61的栅极。此处，由于输入GND亦即输入Low信号，因此，P型MOS晶体管53导通，而N型MOS晶体管61关闭。
在输入信号线62上输入High信号，另外，在输入信号线63上输入Low信号。藉此，P型MOS晶体管54会导通，而N型MOS晶体管55则会关闭。由于P型MOS晶体管53、54均被导通，因此连接点57的电位为VDD2，且自输出信号线65输出该电位。
此外，连接点57的电位亦输入P型MOS晶体管50及N型MOS晶体管60。此处，由于输入VDD2亦即输入High信号，因此P型MOS晶体管50会关闭，而N型MOS晶体管60则会导通。藉此，N型MOS晶体管60的源极及漏极间导通，连接点58的电位与输入信号线62的电位VDD相同，P型MOS晶体管51的源极与栅极间的电位差成为0。
另外，在输入信号线62上输入Low信号，在输入信号线63上输入High信号情况下，进行与上述完全相反的动作。
如以上所述，本实施型态的位准移位器的电路3，于关闭P型MOS晶体管50、51时，连接点58的电位与输入信号线62的电位相同，若于P型MOS晶体管51的源极与栅极间长时间施加接近临限值电压的电压时，也不致使MOS晶体管的特性恶化。
图4显示第四种实施型态的半导体集成电路图。图4所示的电路是位准移位器的电路4。
位准移位器的电路4输入一具有GND～VDD3的电压振幅的输入信号，以产生GND～VDD4的电压振幅的电路。位准移位器的电路4与位准移位器的电路3不同之处在于：该位准移位器的电路4通过固定高电位侧的电位，而转换低电位侧的电位，以进行振幅转换。
位准移位器的电路4包含：串联地连接的N型MOS晶体管70、N型MOS晶体管71及P型MOS晶体管72。N型MOS晶体管70连接于电源电压VDD4，P型MOS晶体管72接地。
此外，位准移位器的电路4更包含：串联地连接的N型MOS晶体管73、N型MOS晶体管74及P型MOS晶体管75。N型MOS晶体管73连接于电源电压VDD4，P型MOS晶体管75接地。
N型MOS晶体管71与P型MOS晶体管72的栅极连接于第一输入信号线82。此外，N型MOS晶体管74与P型MOS晶体管75的栅极连接于第二输入信号线83。经由第一输入信号线82与第二输入信号线83输入反转信号。亦即第一输入信号线82与第二输入信号线83的一方输入High信号时，另一方输入Low信号。
输出信号线84连接于N型MOS晶体管71与P型MOS晶体管72的连接点76。此外，连接点76连接于N型MOS晶体管73的栅极。同样地，输出信号线85连接于N型MOS晶体管74与P型MOS晶体管75的连接点77。此外，连接点77连接于N型MOS晶体管70的栅极。以上的结构与先前的位准移位器的电路相同。
本实施型态的位准移位器的电路4更包含P型MOS晶体管80，其连接于N型MOS晶体管70与N型MOS晶体管71的连接点78及输入信号线82间。P型MOS晶体管80的源极连接于输入信号线82，漏极连接于连接点78。P型MOS晶体管80的栅极与N型MOS晶体管70的栅极一起连接于输出信号线85上。此外，位准移位器的电路4更包含P型MOS晶体管81，其中连接于在N型MOS晶体管73与N型MOS晶体管74的连接点79及输入信号线83之间。P型MOS晶体管81的源极连接于输入信号线83，漏极连接于连接点79。P型MOS晶体管81的栅极与N型MOS晶体管73的栅极一起连接于输出信号线84。
其次，说明第四种实施型态的位准移位器的电路4的作动。在输入信号线82上输入Low信号时，P型MOS晶体管72会导通，而N型MOS晶体管71则会关闭，因此，连接点76的电位为GND，且自输出信号线84输出该电位。此外，连接点76的电位输入至N型MOS晶体管73及P型MOS晶体管81的栅极。此处，由于输入GND亦即输入High信号，因此N型MOS晶体管73会导通，而P型MOS晶体管81则会关闭。
在输入信号线82上输入Low信号，另外，在输入信号线83上输入High信号。藉此，N型MOS晶体管74会导通，而P型MOS晶体管75则会关闭。因此，由于N型MOS晶体管73、74均导通，因此连接点77的电位为VDD4，自输出信号线85输出该电位。
此外，连接点77的电位更输入至N型MOS晶体管70的栅极及P型MOS晶体管80的栅极。此处，由于输入VDD4亦即输入Low信号，因此N型MOS晶体管70会关闭，而P型MOS晶体管80则会导通。藉此，P型MOS晶体管80的源极及漏极间导通，连接点78的电位与输入信号线82的电位相同，N型MOS晶体管71的源极与栅极间的电位差成为0。
另外，在输入信号线82上输入High信号，在输入信号线83上输入Low信号情况下，进行与上述完全相反的动作。
如以上所述，本实施型态的位准移位器的电路4，于关闭N型MOS晶体管70、71时，连接点78的电位与输入信号线82的电位相同，若在N型MOS晶体管71的源极与栅极间长时间施加接近临限值电压的电压也不致产生MOS晶体管特性恶化。
图5显示其它实施型态的电子装置600的结构图。如图5所示，电子装置600包含：显示面板400与电源装置500。显示面板400包含半导体集成电路200。半导体集成电路200亦可为上述实施型态中说明的反相电路1，亦可为缓冲电路2，亦可为位准移位器的电路3或位准移位器的电路4。再者，电源装置500与显示面板400连接，以提供电源给显示面板400，而使该显示面板400可作动。电子装置600如行动电话、数字相机、PDA(个人数字助理(personal digital assistant))、笔记型个人计算机、桌上型个人计算机、电视、GPS(全球定位***(Global Positioning System))、汽车用显示器、航空用显示器、数字相框或携带式DVD播放机。
以上，就本发明的半导体集成电路，列举实施型态详细地说明，不过，本发明并不限定于上述的实施型态。本发明可适用于包含连接有数个MOS晶体管的电路的各种半导体集成电路。
上述实施型态，就在MOS晶体管的连接点上施加特定的电压的结构作说明，不过，本发明亦可于MOS晶体管以外的电路元件间的连接点施加特定的电压，使该连接点不会浮动。
如以上的说明，本发明具有可防止串联连接的MOS晶体管的特性恶化的效果，如可用作使用于液晶显示器的周边驱动电路的半导体集成电路等。

Claims (12)

1.一种半导体集成电路，其特征在于，所述的半导体集成电路包含：
一第一晶体管；
一第二晶体管，其串联地连接于前述第一晶体管；及
一电压施加电路，其于前述第一晶体管及前述第二晶体管均关闭的期间中在前述第一晶体管与前述第二晶体管的一连接点上施加一特定的电压。
2.如权利要求1所述的半导体集成电路，其特征在于，前述电压施加电路包括一第三晶体管，前述第三晶体管的源极或漏极连接于前述连接点时，前述第三晶体管的另一的源极或漏极连接于前述第一晶体管的栅极，其于前述电压施加电路施加一电压，而使前述第一晶体管及前述第二晶体管不导通。
3.如权利要求2所述的半导体集成电路，其特征在于，前述第三晶体管的栅极连接于前述半导体集成电路的一输入信号线，且前述第三晶体管的栅极连接于前述半导体集成电路的一输出信号线。
4.一种反相电路，其特征在于，所述的反相电路包含权利要求1至3中任一项的半导体集成电路，且将前述第一晶体管与前述第二晶体管连接于一电源电压之间。
5.一种缓冲电路，其特征在于，所述的缓冲电路包含权利要求1至3中任一项的半导体集成电路，且将前述第一晶体管与前述第二晶体管连接于一电源电压之间。
6.一种位准移位器的电路，其特征在于，所述的位准移位器的电路包含权利要求1至3中任一项的半导体集成电路，且将前述第一晶体管与前述第二晶体管连接于一电源电压之间。
7.一种半导体集成电路，其特征在于，所述的半导体集成电路包含：
一第一电路元件；
一第二电路元件，其连接于前述第一电路元件；及
一电压施加电路，其于前述第一电路元件及前述第二电路元件均不导通的期间，在前述第一电路元件与前述第二电路元件的一连接点上施加一特定的电压。
8.一种反相电路，其特征在于，所述的反相电路包含：
一第一P型MOS晶体管、一第二P型MOS晶体管、一第一N型MOS晶体管及一第二N型MOS晶体管，其自高电位向低电位串联地连接；
一输入信号线，其与前述各MOS晶体管的栅极连接；
一输出信号线，其连接于前述第二P型MOS晶体管与前述第一N型MOS晶体管的连接点；
一第三P型MOS晶体管，其连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管的连接点；及
一第三N型MOS晶体管，其连接于前述第一N型MOS晶体管与前述第二N型MOS晶体管的连接点；
其中，前述第三P型MOS晶体管的源极连接于前述输入信号线，其漏极连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管之间，其栅极连接于前述输出信号线，且前述第三N型MOS晶体管的源极连接于前述输入信号线，其漏极连接于前述第一N型MOS晶体管与前述第二N型MOS晶体管之间，其栅极连接于前述输出信号线。
9.一种缓冲电路，其特征在于，所述的缓冲电路包含：
一第一P型MOS晶体管、一第二P型MOS晶体管、一第一N型MOS晶体管及一第二N型MOS晶体管，其自高电位向低电位串联地连接；
一第一输入信号线，其连接于前述第一P型MOS晶体管的栅极；
一第二输入信号线，其同时连接于前述第二P型MOS晶体管的栅极及前述第一N型MOS晶体管的栅极；
一第三输入信号线，其连接于前述第二N型MOS晶体管的栅极；
一第三N型MOS晶体管，其连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管的连接点；及
一第三P型MOS晶体管，其连接于前述第一N型MOS晶体管与前述第二N型MOS晶体管的连接点；
其中，前述第三N型MOS晶体管的源极连接于前述第二输入信号线，其漏极连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管之间，其栅极连接于前述第一输入信号线，且前述第三P型MOS晶体管的源极连接于前述第二输入信号线，其漏极连接于前述第一N型MOS晶体管与前述第二N型MOS晶体管之间，其栅极连接于前述第三输入信号线。
10.一种位准移位器的电路，其特征在于，所述的位准移位器的电路包含：
一第一P型MOS晶体管、一第二P型MOS晶体管及一第一N型MOS晶体管，其自高电位向低电位串联地连接；
一第一输入信号线，其连接于前述第二P型MOS晶体管的栅极及前述第一N型MOS晶体管的栅极；
一第一输出信号线，其连接于前述第二P型MOS晶体管与前述第一N型MOS晶体管的连接点；
一第三P型MOS晶体管、一第四P型MOS晶体管及一第二N型MOS晶体管，其自高电位向低电位串联地连接；
一第二输入信号线，其连接于前述第四P型MOS晶体管的栅极及前述第二N型MOS晶体管的栅极；
一第二输出信号线，其连接于前述第四P型MOS晶体管与前述第二N型MOS晶体管的连接点；
一第三N型MOS晶体管，其连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管的连接点；及
一第四N型MOS晶体管，其连接于前述第三P型MOS晶体管与前述第四P型MOS晶体管的连接点；
其中，前述第三N型MOS晶体管的源极连接于前述第一输入信号线，其漏极连接于前述第一P型MOS晶体管与前述第二P型MOS晶体管之间，其栅极与前述第一P型MOS晶体管的栅极一起连接于前述第二输出信号线，且前述第四N型MOS晶体管的源极连接于前述第二输入信号线，其漏极连接于前述第三P型MOS晶体管与前述第四P型MOS晶体管之间，其栅极与前述第三P型MOS晶体管的栅极一起连接于前述第一输出信号线。
11.一种位准移位器的电路，其特征在于，所述的位准移位器的电路包含：
一第一N型MOS晶体管、一第二N型MOS晶体管及一第一P型MOS晶体管，其自低电位向高电位串联地连接；
一第一输入信号线，其连接于前述第二N型MOS晶体管的栅极及前述第一P型MOS晶体管的栅极；
一第一输出信号线，其连接于前述第二N型MOS晶体管与前述第一P型MOS晶体管的连接点；
一第三N型MOS晶体管、一第四N型MOS晶体管及一第二P型MOS晶体管，其自低电位向高电位串联地连接；
一第二输入信号线，其连接于前述第四N型MOS晶体管的栅极及前述第二P型MOS晶体管的栅极；
一第二输出信号线，其连接于前述第四N型MOS晶体管与前述第二P型MOS晶体管的连接点；
一第三P型MOS晶体管，其连接于前述第一N型MOS晶体管与前述第二N型MOS晶体管的连接点；及
一第四P型MOS晶体管，其连接于前述第三N型MOS晶体管与前述第四N型MOS晶体管的连接点；
其中，前述第三P型MOS晶体管的源极连接于前述第一输入信号线，其漏极连接于前述第一N型MOS晶体管与前述第二N型MOS晶体管之间，其栅极与前述第一N型MOS晶体管的栅极一起连接于前述第二输出信号线，且前述第四P型MOS晶体管的源极连接于前述第二输入信号线，其漏极连接于前述第三N型MOS晶体管与前述第四N型MOS晶体管之间，其栅极与前述第三N型MOS晶体管的栅极一起连接于前述第一输出信号线。
12.一种电子装置，其特征在于，所述的电子装置包含：
一显示面板，其包含权利要求1至3中任一项的半导体集成电路；及
一电源装置，其连接于前述显示面板，并在前述显示面板上供给电源。
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