JP4987292B2

JP4987292B2 - 回路装置

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Publication number: JP4987292B2
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Authority: JP
Inventors: 和幸橋本
Original assignee: TPO Hong Kong Holding Ltd
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Priority date: 2005-12-20
Filing date: 2005-12-20
Publication date: 2012-07-25
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Description

本発明は、第１の経路を通じて第１の電圧をノードに供給し、第２の経路を通じて第２の電圧を前記ノードに供給する回路装置に関する。

近年、低温ポリシリコンを使用することによって、ガラス基板上に、ＴＦＴなどのトランジスタを形成する技術が発展している。この技術は、表示パネルを製造するときにも使用されており、この技術を使えば、ガラス基板上の表示領域内にＴＦＴアレイを形成し、ガラス基板上の表示領域の周囲（非表示領域）に、ゲートドライバおよびソースドライバを形成することができる。

ゲートドライバは、通常、信号を受け取ると、受け取った信号の電圧レベルをシフトする。このような理由から、ゲートドライバには、耐圧特性の異なるトランジスタが用いられている。

耐圧特性の異なるトランジスタを形成するには、例えば、トランジスタのゲート絶縁膜の膜厚を変える必要がある。しかし、トランジスタのゲート絶縁膜の膜厚が異なる場合、これらのトランジスタを同一の製造工程で形成することはできず、別々の製造工程で形成しなければならない。したがって、製造工程数が増大するという欠点がある。

本発明は、上記の欠点を改善に寄与する回路装置を提供することを目的とする。

上記目的を達成する本発明の回路装置は、第１の経路を通じて第１の電圧をノードに供給し、第２の経路を通じて第２の電圧を上記ノードに供給する回路装置であって、
上記回路装置は、上記第１の経路上に配された第１のスイッチング素子、上記第１の経路上に配され、上記第１のスイッチング素子に接続された第２のスイッチング素子、上記第２の経路上に配された第３のスイッチング素子、上記第２の経路上に配され、上記第３のスイッチング素子に接続された第４のスイッチング素子、上記第１の電圧と上記第２の電圧との間の第３の電圧を、上記第１のスイッチング素子と上記第２のスイッチング素子との間に供給するための第３の経路、および上記第１の電圧と上記第２の電圧との間の第４の電圧を、上記第３のスイッチング素子と上記第４のスイッチング素子との間に供給するための第４の経路、を有する。

本発明の回路装置は、第３の経路を通じて、第１のスイッチング素子と第２のスイッチング素子との間に第３の電圧を供給し、第４の経路を通じて、第３のスイッチング素子と第４のスイッチング素子との間に第４の電圧を供給することができる。これによって、第１、第２、第３、および第４のスイッチング素子の各々に印加される電圧を、第１の電圧と第２の電圧との間の電圧差よりも小さくすることができる。したがって、第１の電圧と第２の電圧との間の電圧差が、第１〜第４のスイッチング素子の各々の耐圧より大きくても、第１および第２の電圧をノードから取り出すことが可能となる。この結果、本発明による回路装置は、耐圧が小さすぎて従来の回路装置には使用できなかったスイッチング素子を使用することができるので、従来と比較して、設計の自由度が広がる。したがって、例えば、同一基板上に、本発明による回路装置と他の回路装置とを形成する場合、本発明による回路装置で取り扱われる電圧レベルが、当該他の回路装置で取り扱われる電圧レベルと異なっていても、これらの回路装置を同一サイズのスイッチング素子を用いて構成することが可能となる。これによって、基板上に形成される全てのスイッチング素子を同一の製造工程で製造することができ、製造工程数の削減が図られる。

図１は、ガラス基板１上に形成された回路の概略ブロック図を示す。

ガラス基板１上には、表示領域２と非表示領域７とが設けられている。非表示領域７には、ゲートドライバ１３が形成されており、本実施例では、このゲートドライバ１３が有する第２の回路部１２（図３および図５参照）に特徴がある。以下では、ガラス基板１上に形成されている回路の全体について概略を説明した後に、第２の回路部１２（図３および図５参照）の説明する。

ガラス基板１の表示領域２には、ｍ本のゲートライン３と、ｎ本のソースライン４とが形成されており、ゲートライン３とソースライン４との交差部には、ＴＦＴ５が形成されている。ＴＦＴ５のゲートＧはゲートライン３に接続され、ＴＦＴ５のソースＳはソースライン４に接続され、ＴＦＴ５のドレインＤは画素電極６に接続されている。ゲートライン３は、ゲートドライバ１３からゲート信号Ａ０、Ａ１...Ａm-1を受け取り、ソースライン４は、ソースドライバ９からソース信号Ｂ０、Ｂ１...Ｂn-1を受け取る。ゲート信号Ａ０、Ａ１...Ａm-1の電圧は、正のゲート電圧Ｖｇｐと負のゲート電圧Ｖｇｎとが繰返し現れる電圧であり、ソース信号Ｂ０、Ｂ１...Ｂn-1の電圧は、正のソース電圧Ｖｓｐと負のソース電圧Ｖｓｎとの間の電圧である。本実施例では、Ｖｇｐ＝＋１０Ｖ、Ｖｇｎ＝−５Ｖ、Ｖｓｐ＝＋５Ｖ、およびＶｓｎ＝−５Ｖであるとして説明を続けるが、Ｖｇｐ、Ｖｇｎ、Ｖｓｐ、およびＶｓｎの値は、別の値とすることもできる。正のゲート電圧Ｖｇｐ＝＋１０Ｖ、負のソース電圧Ｖｓｎ＝−５Ｖであるので、ＴＦＴ５は、ゲートＧとソースＳとの間、およびゲートＧとドレインＤとの間に、最大で１５Ｖの電圧が印加される可能性がある。従って、ＴＦＴ５は、ゲートＧとソースＳとの間、ゲートＧとドレインＤとの間に、少なくとも１５Ｖの耐圧が必要である。一方で、ＴＦＴの耐圧を大きくすればするほどＴＦＴの性能が下がるので、ＴＦＴの耐圧はできるだけ小さい方が好ましい。そこで、本実施例では、ＴＦＴ５は、ゲートＧとソースＳとの間、ゲートＧとドレインＤとの間に、１５Ｖの耐圧を有するように設計されている。

また、正のソース電圧Ｖｓｐ＝＋５Ｖ、負のソース電圧Ｖｓｎ＝−５Ｖであるので、ＴＦＴ５は、ソースＳとドレインＤとの間に最大で１０Ｖの電圧が印加される可能性がある。そこで、ＴＦＴ５は、ソースＳとドレインＤとの間に、１０Ｖの耐圧を有するように設計されている。

したがって、ＴＦＴ５は、図２に示されたような耐圧特性を有する。

ガラス基板１の非表示領域７にはソースドライバ９とゲートドライバ１３とが形成されている。ソースドライバ９は複数のＴＦＴ８を有している（ソースドライバ９内には、ＴＦＴ８が１個のみ概略的に示されている）。本実施例では、ＴＦＴ８は、表示領域２内のＴＦＴ５と同じ耐圧特性、即ち、図２に示される耐圧特性を有する。これによって、ＴＦＴ８に耐圧を超える電圧が印加されることなく、ソースドライバ９は、ソースライン４に、正のソース電圧Ｖｐ（＝５Ｖ）と負のソース電圧Ｖｎ（＝−５Ｖ）との間の電圧を供給することができる。

次に、ゲートドライバ１３について説明する。

図３は、図１に示すゲートドライバ１３の概略ブロック図を示す。

ゲートドライバ１３は第１の回路部１０を有する。

第１の回路部１０はｍ個の出力信号Ｃ0、Ｃ1、...Ｃm-1を出力する。ｍ個の出力信号Ｃ0、Ｃ1、...Ｃm-1の各々は、ハイレベルの電圧Ｖhighとローレベルの電圧Ｖlowとが交番する電圧を有する。本実施例では、電圧Ｖhighは５Ｖであり、電圧Ｖlowは０Ｖである場合を取り上げて説明するが、ＶhighおよびＶlowは５Ｖおよび０Ｖ以外の値とすることができる。第１の回路部１０は複数のＴＦＴ１１を有している（第１の回路部１０内には、ＴＦＴ１１が１個のみ概略的に示されている）。本実施例では、ＴＦＴ１１は、表示領域２内のＴＦＴ５と同じ耐圧特性、即ち、図２に示される耐圧特性を有する。これによって、第１の回路部１０は、ＴＦＴ１１に耐圧を超える電圧が印加されることなく、電圧Ｖhigh（＝５Ｖ）および電圧Ｖlow（＝０Ｖ）を有する出力信号Ｃ0、Ｃ1、...Ｃm-1を出力することができる。

また、ゲートドライバ１３は、ｍ個の出力信号Ｃ0、Ｃ1、...Ｃm-1に対応してｍ個の第２の回路部１２を有する。ｍ個の第２の回路部１２は、出力信号Ｃ0、Ｃ1、...Ｃm-1を受け取り、受け取った出力信号の電圧レベルをシフトし、電圧レベルがシフトされた出力信号Ｃ0、Ｃ1、...Ｃm-1をゲート信号Ａ０、Ａ１...Ａm-1として出力する。本実施例では、第２の回路部１２は、出力信号の電圧Ｖhigh（＝５Ｖ）を受け取ると、正のゲート電圧Ｖｇｐ（＝１０Ｖ）の電圧を出力し、出力信号の電圧Ｖlow（＝０Ｖ）を受け取ると、負のゲート電圧Ｖｇｎ（＝−５Ｖ）を出力する。

本実施例では、第２の回路部１２は、後述する図５に示す回路構造を有するように形成されているが、従来では、第２の回路部は、図５とは異なる回路構造を有している。ここで、第２の回路部１２が後述する図５に示す回路構造を有することによって得られる利点を説明するために、先ず、従来では、第２の回路部をどのように構成していたかについて以下に簡単に説明する。

図４は、従来のやり方で構成された第２の回路部１２’の一例を示す。

第２の回路部１２’が出力する正の電圧Ｖｇｐ（＝１０Ｖ）と負の電圧Ｖｇｎ（＝−５Ｖ）との差は１５Ｖであるので、第２の回路部１２’が図４に示す回路構造を有している場合、例えばＴＦＴ５０’および６０’の各々のソースＳとドレインＤとの間に、１５Ｖの電圧が印加され得る。このような理由から、ＴＦＴ５０’および６０’の各々は、ソースＳとドレインＤとの間に少なくとも１５Ｖの耐圧を有するように設計される必要がある。したがって、ソースＳとドレインＤとの間の耐圧が１０Ｖしかない図２に示す耐圧特性のＴＦＴは使用できない。この場合、表示領域２内には、ソースＳとドレインＤとの間に１０Ｖの耐圧を有するＴＦＴ５が使用されるにもかかわらず（図２参照）、第２の回路部１２には、ソースＳとドレインＤとの間に１５Ｖの耐圧を有するＴＦＴ５０’および６０’が使用されることになる。このように耐圧の異なるＴＦＴを製造するには、例えば、ＴＦＴのゲート絶縁膜の厚さを変える必要がある。したがって、ＴＦＴ５と、ＴＦＴ５０’および６０’とを、同一の製造工程で製造することができず、製造コストおよび製造工程数の増大を招くという欠点がある。

斯かる欠点を解消するために、本実施例では、１５Ｖの差がある正の電圧Ｖｇｐ（＝１０Ｖ）と負の電圧Ｖｇｎ（＝−５Ｖ）とを出力する第２の回路部１２を、ＴＦＴ５と同一の耐圧特性（図２参照）を有するＴＦＴを用いて構成している。以下に、第２の回路部１２をどのように構成しているかについて説明する。

図５は、本実施例による第２の回路部１２の一例を示す。

以下では、ゲートドライバ１３が有するｍ個の第２の回路部１２のうち、出力信号Ｃ０（図３参照）を受け取り、ゲート信号Ａ０を出力する第２の回路部１２について説明するが、他の第２の回路部１２も、同様に説明される。

第２の回路部１２は、第１の回路部１０（図３参照）から出力された出力信号Ｃ0を受け取る入力部１２ａを有している。出力信号Ｃ0は５Ｖである場合と、０Ｖである場合があり得るので、入力部１２ａは、５Ｖか０Ｖの電圧を受け取る。第２の回路部１２は、電圧５Ｖを受け取ると出力部１２ｂから電圧１０Ｖを出力し、電圧０Ｖを受け取ると出力部１２ｂから電圧−５Ｖを出力する。第２の回路部１２の出力部１２ｂは、１０Ｖの電圧を出力できるように、ノードＮ０および第１の経路５２（ｐ型ＴＦＴ５０および５１）を介して電源電圧Ｖ_１０（＝１０Ｖ）を受け取る。また、第２の回路部１２の出力部１２ｂは、−５Ｖの電圧を出力できるように、ノードＮ０および第２の経路６２（ｎ型ＴＦＴ６０および６１）を介して電源電圧Ｖ_−５（＝−５Ｖ）を受け取る。

第１の経路５２上にはｐ型ＴＦＴ５０が配されており、第２の経路６２上にはｎ型ＴＦＴ６０が配されている。このＴＦＴ５０および６０は、図２に示す耐圧特性を有している。ＴＦＴ５０および６０のドレインＤはノードＮ０に接続されている。ここで、第１の経路５２上にはｐ型ＴＦＴ５０だけでなくｐ型ＴＦＴ５１も配されていることに注意すべきである。電源電圧Ｖ_１０はＴＦＴ５１および５０を介してノードＮ０に供給される。また、第２の経路６２上にはｎ型ＴＦＴ６０だけでなくｎ型ＴＦＴ６１も配されていることにも注意すべきである。電源電圧Ｖ_−５はＴＦＴ６１およびＴＦＴ６０を介してノードＮ０に供給される。これは、図４に示す回路とは異なっている（図４では、電源電圧Ｖ_１０はＴＦＴ５０’のみを介してノードＮ０に供給され、電源電圧Ｖ_-５はＴＦＴ６０’のみを介してノードＮ０に供給される）。

また、ＴＦＴ５０と５１との間のノードＮ１は、第３の経路５４を通じて電源電圧Ｖ_５（＝５Ｖ）を受け取り、ＴＦＴ６０と６１との間のノードＮ２は、第４の経路６４を通じて電源電圧Ｖ_０（＝０Ｖ）を受け取ることにも注意すべきである。第３の経路５４上にはｐ型ＴＦＴ５３が配されており、第４の経路６４上にはｎ型ＴＦＴ６３が配されている。ＴＦＴ５３および６３のゲートＧは、ノードＮ０（出力部１２ｂ）に接続されている。ノードＮ１がＴＦＴ５３を介して電源電圧Ｖ_５を受け取り、ノードＮ２がＴＦＴ６３を介して電源電圧Ｖ_０を受け取る理由については後述する。

第２の回路部１２が１０Ｖの電圧を出力するときには、ＴＦＴ５０および５１がオン状態となり、ＴＦＴ６０および６１はオフ状態となる。これによって、電源電圧Ｖ_１０がノードＮ０に供給されるが電源電圧Ｖ_−５はノードＮ０に供給されず、その結果、第２の回路部１２は１０Ｖの電圧を出力する。また、第２の回路部１２が−５Ｖの電圧を出力するときには、ＴＦＴ５０および５１がオフ状態となり、ＴＦＴ６０および６１がオン状態となる。これによって、電源電圧Ｖ_−５がノードＮ０に供給されるが電源電圧Ｖ_１０はノードに供給されず、その結果、第２の回路部１２は−５Ｖの電圧を出力する。このようなＴＦＴ５０、５１、６０、および６１のオン状態およびオフ状態を実現するために、第２の回路部１２は、ＴＦＴ５０および６１のゲートＧ上の電圧レベルを制御する制御部５５と、ＴＦＴ６０および６１のゲートＧ上の電圧レベルを制御する制御部６５とを有する。

制御部５５は、レベルシフタ５６とインバータ５７とを有している。レベルシフタ５６は、第２の回路部１２の入力部１２ａから、入力端子５６ａを通じて電圧Ｖhigh（＝５Ｖ）／Ｖlow（＝０Ｖ）を受け取る。また、レベルシフタ５６は、第１の端子５６ｂを通じて電源電圧Ｖ_１０を受け取り、第２の端子５６ｃを通じて電源電圧Ｖ_０を受け取る。レベルシフタ５６は、入力端子５６ａを通じて５Ｖの電圧を受け取ると１０Ｖの電圧を出力し、入力端子５６ａを通じて０Ｖの電圧を受け取ると０Ｖの電圧を出力する。インバータ５７は、その入力端子５７ａを通じてレベルシフタ５６の出力電圧（１０Ｖ／０Ｖ）を受け取り、第１の端子５７ｂを通じて電源電圧Ｖ_１０を受け取り、第２の端子５７ｃを通じて電源電圧Ｖ_０を受け取る。インバータ５７は、レベルシフタ５６から１０Ｖの電圧を受け取ると０Ｖの電圧を出力し、０Ｖの電圧を受け取ると１０Ｖの電圧を出力する。

制御部６５は、レベルシフタ６６とインバータ６７とを有している。レベルシフタ６６は、第２の回路部１２の入力部１２ａから、入力端子６６ａを通じて電圧Ｖhigh（＝５Ｖ）／Ｖlow（＝０Ｖ）を受け取る。また、レベルシフタ６６は、第１の端子６６ｂを通じて電源電圧Ｖ_５を受け取り、第２の端子６６ｃを通じて電源電圧Ｖ_−５を受け取る。レベルシフタ６６は、入力端子６６ａを通じて５Ｖの電圧を受け取ると５Ｖの電圧を出力し、入力端子６６ａを通じて０Ｖの電圧を受け取ると−５Ｖの電圧を出力する。インバータ６７は、その入力端子６７ａを通じてレベルシフタ６６の出力電圧（５Ｖ／−５Ｖ）を受け取り、第１の端子６７ｂを通じて電源電圧Ｖ_５を受け取り、第２の端子６７ｃを通じて電源電圧Ｖ_−５を受け取る。インバータ６７は、レベルシフタ６６から５Ｖの電圧を受け取ると−５Ｖの電圧を出力し、−５Ｖの電圧を受け取ると５Ｖの電圧を出力する。

第２の回路部１２で使用されるＴＦＴは、全て図２に示す耐圧特性を有している。第２の回路部１２で使用されるＴＦＴにおいて、ｎ型ＴＦＴはしきい電圧Ｖthが約２Ｖであり、ｐ型ＴＦＴはしきい電圧Ｖthが約−２Ｖである。

このような回路構成を有する第２の回路部１２は、入力部１２ａから５Ｖおよび０Ｖの電圧を受け取ると、以下のように動作する。この動作の説明に当たっては、第２の回路部１２が入力部１２ａから５Ｖの電圧を受け取ったときの動作を先に説明し、次に、第２の回路部１２が入力部１２ａから０Ｖの電圧を受け取ったときの動作を説明する。

（１）第２の回路部１２が入力部１２ａから５Ｖの電圧を受け取った場合

入力部１２ａが電圧Ｖhigh（＝５Ｖ）を受け取ると、この５Ｖの電圧は、制御部５５および６５に供給される。

制御部５５が５Ｖの電圧を受け取ると、この５Ｖの電圧はレベルシフタ５６に入力される。レベルシフタ５６は５Ｖの電圧を受け取ると、１０Ｖの電圧Ｖａ１を出力する。このとき、レベルシフタ５６は、入力端子５６ａを通じて５Ｖの電圧を受け取り、第１および第２の端子５６ｂおよび５６ｃを通じてそれぞれ電源電圧Ｖ_１０（＝１０Ｖ）およびＶ_０（＝０Ｖ）受け取ることになる。この場合、入力端子５６ａ上の電圧Ｖhigh（＝５Ｖ）と電源電圧Ｖ_１０（＝１０Ｖ）との差は５Ｖ、電圧Ｖhigh（＝５Ｖ）と電源電圧Ｖ_０（＝０Ｖ）との差は５Ｖ、および電源電圧Ｖ_１０（＝１０Ｖ）とＶ_０（＝０Ｖ）との差は１０Ｖである。したがって、レベルシフタ５６で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は１０Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

レベルシフタ５６が出力した１０Ｖの電圧Ｖａ１は、インバータ５７で０Ｖに反転される。このとき、インバータ５７は、入力端子５７ａを通じて１０Ｖの電圧を受け取り、第１および第２の端子５７ｂおよび５７ｃを通じてそれぞれ電源電圧Ｖ_１０およびＶ_０を受け取ることになる。この場合、入力端子５７ａ上の電圧Ｖａ１（＝１０Ｖ）と電源電圧Ｖ_１０（＝１０Ｖ）との差は０Ｖ、電圧Ｖａ１（＝１０Ｖ）と電源電圧Ｖ_０（＝０Ｖ）との差は１０Ｖ、および電源電圧Ｖ_１０（＝１０Ｖ）とＶ_０（＝０Ｖ）との差は１０Ｖである。したがって、インバータ５７で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は１０Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

インバータ５７が出力した電圧０Ｖは、ＴＦＴ５０および５１に供給される。ＴＦＴ５１はソースＳを通じて電源電圧Ｖ_１０（＝１０Ｖ）を受け取るので、ＴＦＴ５１のゲート−ソース電圧Ｖgsは−１０Ｖである。ＴＦＴ５１のしきい電圧Ｖthは約−２Ｖであるので、ＴＦＴ５１はオンとなる。ＴＦＴ５１がオンとなるので、電源電圧Ｖ_１０がノードＮ１に供給され、その結果、ノードＮ１上の電圧Ｖn1は１０Ｖになる。したがって、ＴＦＴ５０のゲート−ソース電圧Ｖgsも−１０Ｖになり、ＴＦＴ５０もオンとなる。したがって、ＴＦＴ５１および５０が両方共にオンとなるので、ノードＮ０に電源電圧Ｖ_１０が供給される。ここで、ＴＦＴ５１および５０が両方共にオンとなるので、電源電圧Ｖ_１０は、ＴＦＴ５１、ＴＦＴ５０、およびノードＮ０を通じて、ＴＦＴ５３のゲートＧに供給されることにも注意されたい。したがって、ＴＦＴ５３はゲート−ドレイン電圧Ｖgdが０Ｖになり、ゲート−ソース電圧Ｖgsが５Ｖになる。ＴＦＴ５３のしきい電圧Ｖthは約−２Ｖであるので、ＴＦＴ５３はオフとなる。ＴＦＴ５３がオフであるので、電源電圧Ｖ_５のノードＮ１への供給は阻止される。結局、電源電圧Ｖ_１０はノードＮ１に供給されるが、電源電圧Ｖ_５はノードＮ１に供給されない。このときの、ＴＦＴ５０、５１、および５３のゲート−ソース電圧Ｖgs、ゲート−ドレイン電圧Ｖgd、およびドレイン−ソース電圧Ｖdsを図６に示す。

図６は、第２の回路部１２が入力部１２ａから電圧５Ｖを受け取ったときのＴＦＴ５０、５１、および５３の電圧Ｖgs、Ｖgd、およびＶdsを示す。

図６から分かる通り、ＴＦＴ５０、５１、および５３の電圧Ｖgs、Ｖgd、およびＶdsの絶対値は、１０Ｖ以下である。したがって、ＴＦＴ５０、５１、および５３にＴＦＴの耐圧条件（図２参照）を超える電圧が印加されないことがわかる。

一方、制御部６５が５Ｖの電圧を受け取ると、この５Ｖの電圧はレベルシフタ６６に入力される。レベルシフタ６６は５Ｖの電圧を受け取ると、５Ｖの電圧Ｖａ２を出力する。このとき、レベルシフタ６６は、入力端子６６ａを通じて５Ｖの電圧を受け取り、第１および第２の端子６６ｂおよび６６ｃを通じてそれぞれ電源電圧Ｖ_５（＝５Ｖ）およびＶ_−５（＝−５Ｖ）を受け取ることになる。この場合、入力端子６６ａ上の電圧Ｖhigh（＝５Ｖ）と電源電圧Ｖ_５（＝５Ｖ）との差は０Ｖ、電圧Ｖhigh（＝５Ｖ）と電源電圧Ｖ_−５（＝−５Ｖ）との差は１０Ｖ、および電源電圧Ｖ_５（＝５Ｖ）とＶ_−５（＝−５Ｖ）との差は１０Ｖである。したがって、レベルシフタ６６で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は、１０Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

レベルシフタ６６が出力した５Ｖの電圧Ｖａ２は、インバータ６７で−５Ｖに反転される。このとき、インバータ６７は、入力端子６７ａを通じて５Ｖの電圧を受け取り、第１および第２の端子６７ｂおよび６７ｃを通じてそれぞれ電源電圧Ｖ_５およびＶ_−５を受け取ることになる。この場合、入力端子６７ａ上の電圧Ｖａ２（＝５Ｖ）と電源電圧Ｖ_５（＝５Ｖ）との差は０Ｖ、電圧Ｖａ２（＝５Ｖ）と電源電圧Ｖ_−５（＝−５Ｖ）との差は１０Ｖ、および電源電圧Ｖ_５（＝５Ｖ）とＶ_−５（＝−５Ｖ）との差は１０Ｖである。したがって、インバータ６７で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は、１０Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

インバータ６７が出力した電圧−５Ｖは、ＴＦＴ６０および６１に供給される。ＴＦＴ６１はソースＳを通じて電源電圧Ｖ_−５（＝−５Ｖ）を受け取るので、ＴＦＴ６１のゲート−ソース電圧Ｖgsは０Ｖである。ここで、上記のように、ＴＦＴ５１および５０が両方共にオンとなることに注意されたい。ＴＦＴ５１および５０がオンであるので、電源電圧Ｖ_１０（＝１０Ｖ）が、ＴＦＴ５１、ＴＦＴ５０、およびノードＮ０を通じて、ＴＦＴ６３のゲートＧにも供給される。したがって、ＴＦＴ６３のゲート−ソース電圧Ｖgsは１０Ｖである。ＴＦＴ６３のしきい電圧Ｖthは約２Ｖであるので、ＴＦＴ６３はオンとなる。ＴＦＴ６３がオンとなるので、ＴＦＴ６３を通じて電源電圧Ｖ_０（＝０Ｖ）がノードＮ２に供給され、ノードＮ２上の電圧Ｖn2は０Ｖとなる。したがって、ＴＦＴ６１のゲート−ドレイン電圧Ｖgdは−５Ｖとなる。結果として、ＴＦＴ６１のゲート−ソース電圧Ｖgsは０Ｖとなり、ゲート−ドレイン電圧Ｖgdは−５Ｖとなる。ＴＦＴ６１のしきい電圧Ｖthは約２Ｖであるので、ＴＦＴ６１はオフとなる。

また、ＴＦＴ６０も制御部６５から−５Ｖの電圧を受け取る。ノードＮ２上の電圧Ｖn2は０Ｖであるので、ＴＦＴ６０のゲート−ソース間の電圧Ｖgsは−５Ｖである。また、上記のように、ＴＦＴ５１および５０が両方共にオンであるので、電源電圧Ｖ_１０（＝１０Ｖ）が、ＴＦＴ５１、ＴＦＴ５０、およびノードＮ０を通じて、ＴＦＴ６０のドレインＤに供給される。したがって、ＴＦＴ６０のゲート−ドレイン間の電圧Ｖgdは−１５Ｖである。結果として、ＴＦＴ６０のゲート−ソース電圧Ｖgsは−５Ｖとなり、ゲート−ドレイン電圧Ｖgdは−１５Ｖとなる。ＴＦＴ６０のしきい電圧Ｖthは約２Ｖであるので、ＴＦＴ６０はオフとなる。ＴＦＴ６０がオフであるので、電源電圧Ｖ_−５（＝−５Ｖ）およびＶ_０（＝０Ｖ）のノードＮ０への供給は阻止される。このときの、ＴＦＴ６０、６１、および６３のゲート−ソース電圧Ｖgs、ゲート−ドレイン電圧Ｖgd、およびドレイン−ソース電圧Ｖdsを図７に示す。

図７は、第２の回路部１２が入力部１２ａから電圧５Ｖを受け取ったときのＴＦＴ６０、６１、および６３の電圧Ｖgs、Ｖgd、およびＶdsを示す。

図７から分かる通り、ＴＦＴ６０、６１、および６３の電圧ＶgsおよびＶdsの絶対値は１０Ｖ以下であり、ＴＦＴ６０、６１、および６３の電圧Ｖgdの絶対値は１５Ｖ以下である。したがって、ＴＦＴ６０、６１、および６３にＴＦＴの耐圧条件（図２参照）を超える電圧が印加されないことがわかる。

したがって、ノードＮ０は、電源電圧Ｖ_１０（＝１０Ｖ）が供給されるが、電源電圧Ｖ_５、Ｖ_０、およびＶ_−５は供給されないことが分かる。この結果、第２の回路部１２は、出力部１２ｂから１０Ｖの電圧を出力する。

第２の回路部１２が出力部１２ｂから１０Ｖの電圧を出力するので、ＴＦＴ６１のソースＳ上の電圧（−５Ｖ）とノードＮ０上の電圧（１０Ｖ）との間の差が１５Ｖになるが、各ＴＦＴ６０および６１のドレイン−ソース間の耐圧は１０Ｖしかない（図２参照）。しかし、本実施例では、第２の回路部１２が出力部１２ｂから１０Ｖの電圧を出力している間、ＴＦＴ６３がオンであるので、ノードＮ２に電源電圧Ｖ_０（＝０Ｖ）が供給されていることに注意すべきである。この結果、ノードＮ２上の電圧Ｖn2は電源電圧Ｖ_０（＝０Ｖ）に保たれているので、ＴＦＴ６０の電圧Ｖdsは１０Ｖに保たれ、ＴＦＴ６１の電圧Ｖdsは５Ｖに保たれる。したがって、ＴＦＴ６０のドレインＤ−ソースＳ間、およびＴＦＴ６１のドレインＤ−ソースＳ間に、耐圧条件（図２参照）を超える電圧が印加されることが防止されている。

以上の説明から、第２の回路部１２は、５Ｖの電圧を受け取ると、ＴＦＴの耐圧条件（図２参照）を満たした状態で、１０Ｖの電圧を出力することがわかる。

（２）第２の回路部１２が入力部１２ａから０Ｖの電圧を受け取った場合

入力部１２ａが電圧Ｖhigh（＝０Ｖ）を受け取ると、この０Ｖの電圧は、制御部５５および６５に供給される。

制御部６５が０Ｖの電圧を受け取ると、この５Ｖの電圧はレベルシフタ６６に入力される。レベルシフタ６６は０Ｖの電圧を受け取ると、−５Ｖの電圧Ｖａ２を出力する。このとき、レベルシフタ６６は、入力端子６６ａを通じて０Ｖの電圧を受け取り、第１および第２の端子６６ｂおよび６６ｃを通じてそれぞれ電源電圧Ｖ_５およびＶ_−５を受け取ることになる。この場合、入力端子６６ａ上の電圧Ｖhigh（＝０Ｖ）と電源電圧Ｖ_５（＝５Ｖ）との差は５Ｖ、電圧Ｖhigh（＝０Ｖ）と電源電圧Ｖ_−５（＝−５Ｖ）との差は５Ｖ、および電源電圧Ｖ_５（＝５Ｖ）とＶ_−５（＝−５Ｖ）との差は１０Ｖである。したがって、レベルシフタ６６で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は１０Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

レベルシフタ６６が出力した−５Ｖの電圧Ｖａ２は、インバータ６７で５Ｖに反転される。このとき、インバータ６７は、入力端子６７ａを通じて−５Ｖの電圧を受け取り、第１および第２の端子６７ｂおよび６７ｃを通じてそれぞれ電源電圧Ｖ_５およびＶ_−５を受け取ることになる。この場合、入力端子６７ａ上の電圧Ｖａ２（＝−５Ｖ）と電源電圧Ｖ_５（＝５Ｖ）との差は１０Ｖ、電圧Ｖａ２（＝−５Ｖ）と電源電圧Ｖ_−５（＝−５Ｖ）との差は０Ｖ、および電源電圧Ｖ_５（＝５Ｖ）とＶ_−５（＝−５Ｖ）との差は１０Ｖである。したがって、インバータ６７で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は１０Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

インバータ６７が出力した電圧５Ｖは、ＴＦＴ６０および６１に供給される。ＴＦＴ６１はソースＳを通じて電源電圧Ｖ_−５（＝−５Ｖ）を受け取るので、ＴＦＴ６１のゲート−ソース電圧Ｖgsは１０Ｖである。ＴＦＴ６１のしきい電圧Ｖthは約２Ｖであるので、ＴＦＴ６１はオンとなる。ＴＦＴ６１がオンとなるので、電源電圧Ｖ_−５がノードＮ２に供給され、その結果、ノードＮ２上の電圧Ｖn2は−５Ｖになる。したがって、ＴＦＴ６０のゲート−ソース電圧Ｖgsも１０Ｖになり、ＴＦＴ６０もオンとなる。ＴＦＴ６１および６０が両方共にオンとなるので、ノードＮ０に電源電圧Ｖ_−５が供給される。ここで、ＴＦＴ６１および６０が両方共にオンとなるので、電源電圧Ｖ_−５は、ＴＦＴ６１、ＴＦＴ６０、およびノードＮ０を通じて、ＴＦＴ６３のゲートＧに供給されることに注意されたい。したがって、ＴＦＴ６３は、ゲート−ドレイン電圧Ｖgdが０Ｖになり、ゲート−ソース電圧Ｖgsが−５Ｖになる。ＴＦＴ６３のしきい電圧Ｖthは約２Ｖであるので、ＴＦＴ６３はオフとなる。ＴＦＴ６３がオフであるので、電源電圧Ｖ_０のノードＮ２への供給は阻止される。結局、電源電圧Ｖ_−５はノードＮ２に供給されるが、電源電圧Ｖ_０はノードＮ２に供給されない。このときの、ＴＦＴ６０、６１、および６３のゲート−ソース電圧Ｖgs、ゲート−ドレイン電圧Ｖgd、およびドレイン−ソース電圧Ｖdsを図８に示す。

図８は、第２の回路部１２が入力部１２ａから電圧０Ｖを受け取ったときのＴＦＴ６０、６１、および６３の電圧Ｖgs、Ｖgd、およびＶdsを示す。

図８から分かる通り、ＴＦＴ６０、６１、および６３の電圧Ｖgs、Ｖgd、およびＶdsの絶対値は、１０Ｖ以下である。したがって、ＴＦＴ６０、６１、および６３にＴＦＴの耐圧条件（図２参照）を超える電圧が印加されないことがわかる。

一方、制御部５５が０Ｖの電圧を受け取ると、この０Ｖの電圧はレベルシフタ５６に入力される。レベルシフタ５６は０Ｖの電圧を受け取ると、０Ｖの電圧Ｖａ１を出力する。このとき、レベルシフタ５６は、入力端子５６ａを通じて０Ｖの電圧を受け取り、第１および第２の端子５６ｂおよび５６ｃを通じてそれぞれ電源電圧Ｖ_１０およびＶ_０を受け取ることになる。この場合、入力端子５６ａ上の電圧Ｖhigh（＝０Ｖ）と電源電圧Ｖ_１０（＝１０Ｖ）との差は１０Ｖ、電圧Ｖhigh（＝０Ｖ）と電源電圧Ｖ_０（＝０Ｖ）との差は０Ｖ、および電源電圧Ｖ_１０（＝１０Ｖ）とＶ_０（＝０Ｖ）との差は１０Ｖである。したがって、レベルシフタ５６で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は、１０Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

レベルシフタ５６が出力した０Ｖの電圧Ｖａ１は、インバータ５７で１０Ｖに反転される。このとき、インバータ５７は、入力端子５７ａを通じて０Ｖの電圧を受け取り、第１および第２の端子５７ｂおよび５７ｃを通じてそれぞれ電源電圧Ｖ_１０およびＶ_０を受け取ることになる。この場合、入力端子５７ａ上の電圧Ｖａ１（＝０Ｖ）と電源電圧Ｖ_１０（＝１０Ｖ）との差は１０Ｖ、電圧Ｖａ１（＝０Ｖ）と電源電圧Ｖ_０（＝０Ｖ）との差は０Ｖ、および電源電圧Ｖ_１０（＝１０Ｖ）とＶ_０（＝０Ｖ）との差は１０Ｖである。したがって、インバータ５７で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は、１０Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

インバータ５７が出力した電圧１０Ｖは、ＴＦＴ５０および５１に供給される。ＴＦＴ５１はソースＳを通じて電源電圧Ｖ_１０（＝１０Ｖ）を受け取るので、ＴＦＴ５１のゲート−ソース電圧Ｖgsは０Ｖである。ここで、上記のように、ＴＦＴ６１および６０が両方共にオンとなることに注意されたい。ＴＦＴ６１および６０がオンであるので、電源電圧Ｖ_−５が、ＴＦＴ６１、ＴＦＴ６０、およびノードＮ０を通じて、ＴＦＴ５３のゲートＧにも供給される。したがって、ＴＦＴ５３のゲート−ソース電圧Ｖgsは−１０Ｖである。ＴＦＴ５３のしきい電圧Ｖthは約−２Ｖであるので、ＴＦＴ５３はオンとなる。ＴＦＴ５３がオンとなるので、ＴＦＴ５３を通じて電源電圧Ｖ_５がノードＮ１に供給され、ノードＮ１上の電圧Ｖn1は５Ｖとなる。したがって、ＴＦＴ５１のゲート−ドレイン電圧Ｖgdは５Ｖとなる。結果として、ＴＦＴ５１のゲート−ソース電圧Ｖgsは０Ｖとなり、ゲート−ドレイン電圧Ｖgdは５Ｖとなる。ＴＦＴ５１のしきい電圧Ｖthは約−２Ｖであるので、ＴＦＴ５１はオフとなる。

また、ＴＦＴ５０も制御部５５から１０Ｖの電圧を受け取る。ノードＮ１上の電圧Ｖn1は５Ｖであるので、ＴＦＴ５０のゲート−ソース間の電圧Ｖgsは５Ｖである。また、上記のように、ＴＦＴ６１および６０が両方共にオンであるので、電源電圧Ｖ_−５が、ＴＦＴ６１、ＴＦＴ６０、およびノードＮ０を通じて、ＴＦＴ５０のドレインＤに供給される。したがって、ＴＦＴ５０のゲート−ドレイン間の電圧Ｖgdは１５Ｖである。結果として、ＴＦＴ５０のゲート−ソース電圧Ｖgsは５Ｖとなり、ゲート−ドレイン電圧Ｖgdは１５Ｖとなる。ＴＦＴ５０のしきい電圧Ｖthは約−２Ｖであるので、ＴＦＴ５０はオフとなる。ＴＦＴ５０がオフであるので、電源電圧Ｖ_１０およびＶ_５のノードＮ０への供給は阻止される。このときの、ＴＦＴ５０、５１、および５３のゲート−ソース電圧Ｖgs、ゲート−ドレイン電圧Ｖgd、およびドレイン−ソース電圧Ｖdsを図９に示す。

図９は、第２の回路部１２が入力部１２ａから電圧０Ｖを受け取ったときのＴＦＴ５０、５１、および５３の電圧Ｖgs、Ｖgd、およびＶdsを示す。

図９から分かる通り、ＴＦＴ５０、５１、および５３の電圧ＶgsおよびＶdsの絶対値は１０Ｖ以下であり、ＴＦＴ５０、５１、および５３の電圧Ｖgdの絶対値は１５Ｖ以下である。したがって、ＴＦＴ５０、５１、および５３にＴＦＴの耐圧条件（図２参照）を超える電圧が印加されないことがわかる。

したがって、ノードＮ０は、電源電圧Ｖ_−５（＝−５Ｖ）が供給されるが、電源電圧Ｖ_１０、Ｖ_５、およびＶ_０は供給されないことが分かる。この結果、第２の回路部１２は、出力部１２ｂから−５Ｖの電圧を出力する。

第２の回路部１２が出力部１２ｂから−５Ｖの電圧を出力するので、ＴＦＴ５１のソースＳ上の電圧（１０Ｖ）とノードＮ０上の電圧（−５Ｖ）との間の差が１５Ｖになるが、ＴＦＴ５０および５１のドレイン−ソース間の耐圧は１０Ｖしかない（図２参照）。しかし、本実施例では、第２の回路部１２が出力部１２ｂから−５Ｖの電圧を出力している間、ＴＦＴ５３がオンであるので、ノードＮ１に電源電圧Ｖ_５（＝５Ｖ）が供給されていることに注意すべきである。この結果、ノードＮ１上の電圧Ｖn1は電源電圧Ｖ_５（＝５Ｖ）に保たれてるので、ＴＦＴ５０の電圧Ｖdsは−１０Ｖに保たれ、ＴＦＴ５１の電圧Ｖdsは−５Ｖに保たれる。したがって、ＴＦＴ５０のドレインＤ−ソースＳ間、およびＴＦＴ５１のドレインＤ−ソースＳ間に、耐圧条件（図２参照）を超える電圧が印加されることが防止されている。

以上の説明から、第２の回路部１２は、０Ｖの電圧を受け取ると、ＴＦＴの耐圧条件（図２参照）を満たした状態で、−５Ｖの電圧を出力することがわかる。

本実施例では、第２の回路部１２は、表示領域２内のＴＦＴ５（図１参照）、ソースドライバ９のＴＦＴ８（図１参照）、および第１の回路部１０のＴＦＴ１１（図３参照）と同じ耐圧特性を有するＴＦＴを用いて構成されている（図２参照）。したがって、ガラス基板１（図１参照）上の全てのＴＦＴを同じサイズにすることができるので、これらＴＦＴを同一の製造工程の中で同時に形成することができ、製造コストおよび製造工程数の削減が図られる。

尚、図５では、制御部５５と６５との両方が、第１の回路部１０からの出力信号Ｃ０を受け取り、制御部５５がＴＦＴ５０および５１のゲートＧ上の電圧を制御し、制御部６５がＴＦＴ６０および６１のゲートＧ上の電圧を制御している。しかし、制御部５５および６５が別々の信号を受け取ってＴＦＴのゲートＧ上の電圧を制御するように、制御部５５および６５を構成してもよい。

また、図５では、制御部５５および６５を用いて、ＴＦＴ５０、５１、６０および６１のゲートＧ上の電圧を制御しているが、別の回路を用いてこれらＴＦＴを制御してもよい。

次に、第２の回路部１２の別の実施例を説明する。

図１０は、第２の回路部１２の別の実施例である第２の回路部１２０を示す。

図１０に示す第２の回路部１２０は、図５に示す第２の回路部１２と同様に、電圧５Ｖを受け取ると電圧１０Ｖを出力し、電圧０Ｖを受け取ると電圧−５Ｖを出力する。

第２の回路部１２０の出力部１２０ｂは、１０Ｖの電圧を出力できるように、ノードＮ０および第１の経路７２（ｐ型ＴＦＴ７０および７１）を介して電源電圧Ｖ_１０（＝１０Ｖ）を受け取る。また、第２の回路部１２０の出力部１２０ｂは、−５Ｖの電圧を出力できるように、ノードＮ０および第２の経路８２（ｎ型ＴＦＴ８０および８１）を介して電源電圧Ｖ_−５（＝−５Ｖ）を受け取る。

第１の経路７２上にはｐ型ＴＦＴ７０が配されており、第２の経路８２上にはｎ型ＴＦＴ８０が配されている。このＴＦＴ７０および８０は、図２に示す耐圧特性を有している。ＴＦＴ７０および８０のドレインＤはノードＮ０に接続されている。ここで、第１の経路７２上にはｐ型ＴＦＴ７０だけでなくｐ型ＴＦＴ７１も配されていることに注意すべきである。電源電圧Ｖ_１０はＴＦＴ７１および７０を介してノードＮ０に供給される。また、第２の経路８２上にはｎ型ＴＦＴ８０だけでなくｎ型ＴＦＴ８１も配されていることに注意すべきである。電源電圧Ｖ_−５はＴＦＴ８１およびＴＦＴ８０を介してノードＮ０に供給される。

また、ＴＦＴ７０と７１との間のノードＮ１は、第３の経路７４を通じて電源電圧Ｖ_５（＝５Ｖ）を受け取り、ＴＦＴ８０と８１との間のノードＮ２は、第４の経路８４を通じて電源電圧Ｖ_０（＝０Ｖ）を受け取ることにも注意すべきである。第３の経路７４上にはｎ型ＴＦＴ７３が配されており、第４の経路８４上にはｐ型ＴＦＴ８３が配されている。ノードＮ１がＴＦＴ７３を介して電源電圧Ｖ_５を受け取り、ノードＮ２がＴＦＴ８３を介して電源電圧Ｖ_０を受け取る理由については後述する。

第２の回路部１２０が１０Ｖの電圧を出力するときには、ＴＦＴ７０および７１がオン状態となり、ＴＦＴ８０および８１はオフ状態となる。これによって、電源電圧Ｖ_１０がノードＮ０に供給されるが電源電圧Ｖ_−５はノードＮ０に供給されず、その結果、第２の回路部１２０は１０Ｖの電圧を出力する。また、第２の回路部１２０が−５Ｖの電圧を出力するときには、ＴＦＴ７０および７１がオフ状態となり、ＴＦＴ８０および８１がオン状態となる。これによって、電源電圧Ｖ_−５がノードＮ０に供給されるが電源電圧Ｖ_１０はノードＮ０に供給されず、その結果、第２の回路部１２０は−５Ｖの電圧を出力する。このようなＴＦＴ７０、７１、８０、および８１のオン状態およびオフ状態を実現するために、第２の回路部１２０は、ＴＦＴ７０および８０のゲートＧ上の電圧レベルを制御する制御部（インバータ）９０と、ＴＦＴ７１のゲートＧ上の電圧レベルを制御する制御部７５と、ＴＦＴ８１のゲートＧ上の電圧レベルを制御する制御部８５とを有する。

インバータ９０はＴＦＴ７０および８０のゲートに接続されている。インバータ９０は、入力端子９０ａを通じて電圧Ｖhigh（＝５Ｖ）／Ｖlow（＝０Ｖ）を受け取り、第１の端子９０ｂを通じて電源電圧Ｖ_５を受け取り、第２の端子９０ｃを通じて電源電圧Ｖ_０を受け取る。インバータ９０は、５Ｖの電圧を受け取ると０Ｖの電圧を出力し、０Ｖの電圧を受け取ると５Ｖの電圧を出力する。

制御部７５は、レベルシフタ７６とインバータ７７とを有している。レベルシフタ７６は、入力端子７６ａを通じて電圧Ｖhigh（＝５Ｖ）／Ｖlow（＝０Ｖ）を受け取り、第１の端子７６ｂを通じて電源電圧Ｖ_１０を受け取り、第２の端子７６ｃを通じて電源電圧Ｖ_５を受け取る。レベルシフタ７６は、入力端子７６ａを通じて５Ｖの電圧を受け取ると１０Ｖの電圧を出力し、入力端子７６ａを通じて０Ｖの電圧を受け取ると５Ｖの電圧を出力する。インバータ７７は、入力端子７７ａを通じてレベルシフタ７６の出力電圧（１０Ｖ／５Ｖ）を受け取り、第１の端子７７ｂを通じて電源電圧Ｖ_１０を受け取り、第２の端子７７ｃを通じて電源電圧Ｖ_５を受け取る。インバータ７７は、レベルシフタ７６から１０Ｖの電圧を受け取ると５Ｖの電圧を出力し、５Ｖの電圧を受け取ると１０Ｖの電圧を出力する。この制御部７５は、ＴＦＴ７１のゲートＧだけでなくＴＦＴ７３のゲートＧにも接続されており、ＴＦＴ７１と７３との両方のゲートＧの電圧レベルを制御する。

一方、制御部８５は、レベルシフタ８６とインバータ８７とを有している。レベルシフタ８６は、入力端子８６ａを通じて電圧Ｖhigh（＝５Ｖ）／Ｖlow（＝０Ｖ）を受け取り、第１の端子８６ｂを通じて電源電圧Ｖ_０を受け取り、第２の端子８６ｃを通じて電源電圧Ｖ_−５を受け取る。レベルシフタ８６は、入力端子８６ａを通じて５Ｖの電圧を受け取ると０Ｖの電圧を出力し、入力端子８６ａを通じて０Ｖの電圧を受け取ると−５Ｖの電圧を出力する。インバータ８７は、入力端子８７ａを通じてレベルシフタ８６の出力電圧（０Ｖ／−５Ｖ）を受け取り、第１の端子８７ｂを通じて電源電圧Ｖ_０を受け取り、第２の端子８７ｃを通じて電源電圧Ｖ_−５を受け取る。インバータ８７は、レベルシフタ８６から０Ｖの電圧を受け取ると−５Ｖの電圧を出力し、−５Ｖの電圧を受け取ると０Ｖの電圧を出力する。この制御部８５はＴＦＴ８１のゲートＧだけでなくＴＦＴ８３のゲートＧにも接続されており、ＴＦＴ８１と８３との両方のゲートＧの電圧レベルを制御する。

第２の回路部１２０で使用されるＴＦＴは、全て同じ耐圧特性（図２参照）を有している。第２の回路部１２０で使用されるＴＦＴにおいて、ｎ型ＴＦＴはしきい電圧Ｖthが約２Ｖであり、ｐ型ＴＦＴはしきい電圧Ｖthが約−２Ｖである。

このような回路構成を有する第２の回路部１２０は、入力部１２０ａから５Ｖおよび０Ｖの電圧を受け取ると、以下のように動作する。この動作の説明に当たっては、第２の回路部１２０が入力部１２０ａから５Ｖの電圧を受け取ったときの動作を先に説明し、次に、第２の回路部１２０が入力部１２０ａから０Ｖの電圧を受け取ったときの動作を説明する。

（１）第２の回路部１２０が入力部１２０ａから５Ｖの電圧を受け取った場合

入力部１２０ａが電圧Ｖhigh（＝５Ｖ）を受け取ると、この５Ｖの電圧は、制御部７５、９０、および８５に供給される。

制御部７５が５Ｖの電圧を受け取ると、この５Ｖの電圧はレベルシフタ７６に入力される。レベルシフタ７６は５Ｖの電圧を受け取ると、１０Ｖの電圧Ｖａ１を出力する。このとき、レベルシフタ７６は、入力端子７６ａを通じて５Ｖの電圧を受け取り、第１および第２の端子７６ｂおよび７６ｃを通じてそれぞれ電源電圧Ｖ_１０およびＶ_５を受け取ることになる。この場合、入力端子７６ａ上の電圧Ｖhigh（＝５Ｖ）と電源電圧Ｖ_１０（＝１０Ｖ）との差は５Ｖ、電圧Ｖhigh（＝５Ｖ）と電源電圧Ｖ_５（＝５Ｖ）との差は０Ｖ、および電源電圧Ｖ_１０（＝１０Ｖ）とＶ_５（＝５Ｖ）との差は５Ｖである。したがって、レベルシフタ７６で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は５Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

レベルシフタ７６が出力した１０Ｖの電圧Ｖａ１は、インバータ７７で５Ｖに反転される。このとき、インバータ７７は、入力端子７７ａを通じて１０Ｖの電圧を受け取り、第１および第２の端子７７ｂおよび７７ｃを通じてそれぞれ電源電圧Ｖ_１０およびＶ_５を受け取ることになる。この場合、入力端子７７ａ上の電圧Ｖａ１（＝１０Ｖ）と電源電圧Ｖ_１０（＝１０Ｖ）との差は０Ｖ、電圧Ｖａ１（＝１０Ｖ）と電源電圧Ｖ_５（＝５Ｖ）との差は５Ｖ、および電源電圧Ｖ_１０（＝１０Ｖ）とＶ_５（＝５Ｖ）との差は５Ｖである。したがって、インバータ７７で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は５Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

インバータ７７が出力した電圧５Ｖは、ＴＦＴ７１に供給される。ＴＦＴ７１はソースＳを通じて電源電圧Ｖ_１０（＝１０Ｖ）を受け取るので、ＴＦＴ７１のゲート−ソース電圧Ｖgsは−５Ｖである。ＴＦＴ７１のしきい電圧Ｖthは約−２Ｖであるので、ＴＦＴ７１はオンとなる。ＴＦＴ７１がオンとなるので、電源電圧Ｖ_１０がノードＮ１に供給され、その結果、ノードＮ１上の電圧Ｖn1は１０Ｖになる。

また、インバータ７７が出力した電圧５Ｖは、ＴＦＴ７１のゲートＧだけでなくＴＦＴ７３のゲートＧにも供給される。ＴＦＴ７３はソースＳを通じて電源電圧Ｖ_５（＝５Ｖ）を受け取るので、ＴＦＴ７３のゲート−ソース電圧Ｖgsは０Ｖである。また、ノードＮ１上の電圧Ｖn1は１０Ｖであるので、ＴＦＴ７３のゲート−ドレイン電圧Ｖgdは−５Ｖである。ＴＦＴ７３のしきい電圧Ｖthは約２Ｖであるので、ＴＦＴ７３はオフになる。したがって、ノードＮ１には、電源電圧Ｖ_１０が供給されるが、電源電圧Ｖ_５が供給されることはない。

このとき、インバータ９０は５Ｖの電圧を受け取るので、０Ｖの電圧を出力する。尚、インバータ９０は、入力端子９０ａを通じて５Ｖの電圧を受け取り、第１および第２の端子９０ｂおよび９０ｃを通じてそれぞれ電源電圧Ｖ_５およびＶ_０を受け取ることになる。この場合、入力端子９０ａ上の電圧（＝５Ｖ）と電源電圧Ｖ_５（＝５Ｖ）との差は０Ｖ、入力端子９０ａ上の電圧（＝５Ｖ）と電源電圧Ｖ_０（＝０Ｖ）との差は５Ｖ、および電源電圧Ｖ_５（＝５Ｖ）とＶ_０（＝０Ｖ）との差は５Ｖである。したがって、インバータ９０で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は５Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

インバータ９０が０Ｖの電圧を出力すると、ＴＦＴ７０のゲートＧには、０Ｖの電圧が供給される。ＴＦＴ７０のソースＳ上の電圧は１０Ｖであるので、ＴＦＴ７０のゲート−ソース電圧Ｖgsは−１０Ｖである。ＴＦＴ７０のしきい電圧は約−２Ｖであるので、ＴＦＴ７０はオンとなる。したがって、ＴＦＴ７１および７０が両方共にオンとなるので、ノードＮ０に電源電圧Ｖ_１０が供給される。このときの、ＴＦＴ７０、７１、および７３のゲート−ソース電圧Ｖgs、ゲート−ドレイン電圧Ｖgd、およびドレイン−ソース電圧Ｖdsを図１１に示す。

図１１は、第２の回路部１２０が入力部１２０ａから電圧５Ｖを受け取ったときのＴＦＴ７０、７１、および７３の電圧Ｖgs、Ｖgd、およびＶdsを示す。

図１１から分かる通り、ＴＦＴ７０、７１、および７３の電圧Ｖgs、Ｖgd、およびＶdsの絶対値は、１０Ｖ以下である。したがって、ＴＦＴ７０、７１、および７３にＴＦＴの耐圧条件（図２参照）を超える電圧が印加されないことがわかる。

一方、制御部８５が５Ｖの電圧を受け取ると、この５Ｖの電圧はレベルシフタ８６に入力される。レベルシフタ８６は５Ｖの電圧を受け取ると、０Ｖの電圧Ｖａ２を出力する。このとき、レベルシフタ８６は、入力端子８６ａを通じて５Ｖの電圧を受け取り、第１および第２の端子８６ｂおよび８６ｃを通じてそれぞれ電源電圧Ｖ_０（＝０Ｖ）とＶ_−５（＝−５Ｖ）を受け取ることになる。この場合、入力端子８６ａ上の電圧Ｖhigh（＝５Ｖ）と電源電圧Ｖ_０（＝０Ｖ）との差は５Ｖ、電圧Ｖhigh（＝５Ｖ）と電源電圧Ｖ_−５（＝−５Ｖ）との差は１０Ｖ、および電源電圧Ｖ_０（＝０Ｖ）とＶ_−５（＝−５Ｖ）との差は５Ｖである。したがって、レベルシフタ８６で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は１０Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

レベルシフタ８６が出力した０Ｖの電圧Ｖａ２は、インバータ８７で−５Ｖに反転される。このとき、インバータ８７は、入力端子８７ａを通じて０Ｖの電圧を受け取り、第１および第２の端子８７ｂおよび８７ｃを通じてそれぞれ電源電圧Ｖ_０およびＶ_−５を受け取ることになる。この場合、入力端子８７ａ上の電圧Ｖａ２（＝０Ｖ）と電源電圧Ｖ_０（＝０Ｖ）との差は０Ｖ、電圧Ｖａ２（＝０Ｖ）と電源電圧Ｖ_−５（＝−５Ｖ）との差は５Ｖ、および電源電圧Ｖ_０（＝０Ｖ）とＶ_−５（＝−５Ｖ）との差は５Ｖである。したがって、インバータ８７で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は５Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

インバータ８７が出力した電圧−５Ｖは、ＴＦＴ８１に供給される。ＴＦＴ８１はソースを通じて電源電圧Ｖ_−５（＝−５Ｖ）を受け取るので、ＴＦＴ８１のゲート−ソース電圧Ｖgsは０Ｖである。また、インバータ８７が出力した電圧−５Ｖは、ＴＦＴ８１のゲートＧだけでなくＴＦＴ８３のゲートＧにも供給される。ＴＦＴ８３はソースＳを通じて電源電圧Ｖ_０（＝０Ｖ）を受け取るので、ＴＦＴ８３のゲート−ソース電圧Ｖgsは−５Ｖである。ＴＦＴ８３のしきい電圧Ｖthは約−２Ｖであるので、ＴＦＴ８３はオンになりノードＮ２には、電源電圧Ｖ_０（＝０Ｖ）が供給される。従って、ＴＦＴ８１のゲート−ドレイン電圧Ｖgdは−５Ｖである。結果として、ＴＦＴ８１は、電圧Ｖgsが０Ｖであり、電圧Ｖgdは−５Ｖとなる。ＴＦＴ８１のしきい電圧Ｖthは約２Ｖであるので、ＴＦＴ８１はオフとなる。

このとき、インバータ９０は０Ｖの電圧を出力しているので、ＴＦＴ８０のゲートＧには、０Ｖの電圧が供給される。ＴＦＴ８０のソースＳ上の電圧は０Ｖであるので、ＴＦＴ８０のゲート−ソース間の電圧Ｖgdは０Ｖである。ここで、ＴＦＴ７１および７０はオンであることに注意すべきである。したがって、ＴＦＴ８０のドレインＤには１０Ｖの電圧が供給されている。ＴＦＴ８０のゲートＧ上の電圧は０Ｖであるので、ＴＦＴ８０のゲート−ドレイン電圧Ｖgdは−１０Ｖである。この結果、ＴＦＴ８０は、電圧Ｖgsが０Ｖ、電圧Ｖgdが−１０Ｖである。ＴＦＴ８０のしきい電圧は約２Ｖであるので、ＴＦＴ８０はオフとなる。ＴＦＴ８０がオフであるので、電源電圧Ｖ_−５およびＶ_０がノードＮ０に供給されることはない。このときの、ＴＦＴ８０、８１、および８３のゲート−ソース電圧Ｖgs、ゲート−ドレイン電圧Ｖgd、およびドレイン−ソース電圧Ｖdsを図１２に示す。

図１２は、第２の回路部１２０が入力部１２０ａから電圧５Ｖを受け取ったときのＴＦＴ８０、８１、および８３の電圧Ｖgs、Ｖgd、およびＶdsを示す。

図１２から分かる通り、ＴＦＴ８０、８１、および８３の電圧Ｖgs、Ｖgd、およびＶdsの絶対値は１０Ｖ以下である。したがって、ＴＦＴ８０、８１、および８３にＴＦＴの耐圧条件（図２参照）を超える電圧が印加されないことがわかる。

したがって、ノードＮ０は、電源電圧Ｖ_１０が供給されるが、電源電圧Ｖ_５、Ｖ_０、およびＶ_−５は供給されないことが分かる。この結果、第２の回路部１２０は、出力部１２０ｂから１０Ｖの電圧を出力する。

第２の回路部１２０が出力部１２０ｂから１０Ｖの電圧を出力するので、ＴＦＴ８１のソースＳ上の電圧（−５Ｖ）とノードＮ０上の電圧（１０Ｖ）との間の差が１５Ｖになるが、各ＴＦＴ８０および８１のドレイン−ソース間の耐圧は１０Ｖしかない（図２参照）。しかし、本実施例では、第２の回路部１２０が出力部１２０ｂから１０Ｖの電圧を出力している間、ＴＦＴ８３がオンであるので、ノードＮ２に電源電圧Ｖ_０（＝０Ｖ）が供給されていることに注意すべきである。この結果、ノードＮ２上の電圧Ｖn2は電源電圧Ｖ_０（＝０Ｖ）に保たれているので、ＴＦＴ８０の電圧Ｖdsは１０Ｖに保たれ、ＴＦＴ８１の電圧Ｖdsは５Ｖに保たれる。したがって、ＴＦＴ８０のドレインＤ−ソースＳ間、およびＴＦＴ８１のドレインＤ−ソースＳ間に、耐圧条件（図２参照）を超える電圧が印加されることが防止されている。

以上の説明から、第２の回路部１２０は、５Ｖの電圧を受け取ると、ＴＦＴの耐圧条件（図２参照）を満たした状態で、１０Ｖの電圧を出力することがわかる。

（２）第２の回路部１２０が入力部１２０ａから０Ｖの電圧を受け取った場合

入力部１２０ａが電圧Ｖhigh（＝０Ｖ）を受け取ると、この０Ｖの電圧は、制御部７５、９０、および８５に供給される。

制御部８５が０Ｖの電圧を受け取ると、この０Ｖの電圧はレベルシフタ８６に入力される。レベルシフタ８６は０Ｖの電圧を受け取ると、−５Ｖの電圧Ｖａ２を出力する。このとき、レベルシフタ８６は、入力端子８６ａを通じて０Ｖの電圧を受け取り、第１および第２の端子８６ｂおよび８６ｃを通じてそれぞれ電源電圧Ｖ_０およびＶ_−５を受け取ることになる。この場合、入力端子８６ａ上の電圧Ｖhigh（＝０Ｖ）と電源電圧Ｖ_０（＝０Ｖ）との差は０Ｖ、電圧Ｖhigh（＝０Ｖ）と電源電圧Ｖ_−５（＝−５Ｖ）との差は５Ｖ、および電源電圧Ｖ_０（＝０Ｖ）とＶ_−５（＝−５Ｖ）との差は５Ｖである。したがって、レベルシフタ８６で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は５Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

レベルシフタ８６が出力した−５Ｖの電圧Ｖａ２は、インバータ８７で０Ｖに反転される。このとき、インバータ８７は、入力端子８７ａを通じて−５Ｖの電圧を受け取り、第１および第２の端子８７ｂおよび８７ｃを通じてそれぞれ電源電圧Ｖ_０およびＶ_−５を受け取ることになる。この場合、入力端子８７ａ上の電圧Ｖａ２（＝−５Ｖ）と電源電圧Ｖ_０（＝０Ｖ）との差は５Ｖ、電圧Ｖａ２（＝−５Ｖ）と電源電圧Ｖ_−５（＝−５Ｖ）との差は０Ｖ、および電源電圧Ｖ_０（＝０Ｖ）とＶ_−５（＝−５Ｖ）との差は５Ｖである。したがって、インバータ８７で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は５Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

インバータ８７が出力した電圧０Ｖは、ＴＦＴ８１に供給される。ＴＦＴ８１はソースＳを通じて電源電圧Ｖ_−５を受け取るので、ＴＦＴ８１のゲート−ソース電圧Ｖgsは５Ｖである。ＴＦＴ８１のしきい電圧Ｖthは約２Ｖであるので、ＴＦＴ８１はオンとなる。ＴＦＴ８１がオンとなるので、電源電圧Ｖ_−５がノードＮ２に供給され、その結果、ノードＮ２上の電圧Ｖn2は−５Ｖになる。

また、インバータ８７が出力した電圧０Ｖは、ＴＦＴ８１のゲートＧだけでなくＴＦＴ８３のゲートＧにも供給される。ＴＦＴ８３はソースＳを通じて電源電圧Ｖ_０を受け取るので、ＴＦＴ８３のゲート−ソース電圧Ｖgsは０Ｖである。また、ノードＮ２上の電圧Ｖn2は−５Ｖであるので、ＴＦＴ８３のゲート−ドレイン電圧Ｖgdは５Ｖである。ＴＦＴ８３のしきい電圧Ｖthは約−２Ｖであるので、ＴＦＴ８３はオフになる。したがって、ノードＮ１には、電源電圧Ｖ_−５が供給されるが、電源電圧Ｖ_０が供給されることはない。

このとき、インバータ９０は０Ｖの電圧を受け取るので、５Ｖの電圧を出力する。尚、インバータ９０は、入力端子９０ａを通じて０Ｖの電圧を受け取り、第１および第２の端子９０ｂおよび９０ｃを通じてそれぞれ電源電圧Ｖ_５およびＶ_０を受け取ることになる。この場合、入力端子９０ａ上の電圧（＝０Ｖ）と電源電圧Ｖ_５（＝５Ｖ）との差は５Ｖ、入力端子９０ａ上の電圧（＝０Ｖ）と電源電圧Ｖ_０（＝０Ｖ）との差は０Ｖ、および電源電圧Ｖ_５（＝５Ｖ）とＶ_０（＝０Ｖ）との差は５Ｖである。したがって、インバータ９０で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は５Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

インバータ９０が５Ｖの電圧を出力すると、ＴＦＴ８０のゲートＧには、５Ｖの電圧が供給される。ＴＦＴ８０のソースＳ上の電圧は−５Ｖであるので、ＴＦＴ８０のゲート−ソース間の電圧Ｖgdは１０Ｖである。ＴＦＴ８０のしきい電圧は約２Ｖであるので、ＴＦＴ８０はオンとなる。したがって、ＴＦＴ８１および８０が両方共にオンとなるので、ノードＮ０に電源電圧Ｖ_−５が供給される。このときの、ＴＦＴ８０、８１、および８３のゲート−ソース電圧Ｖgs、ゲート−ドレイン電圧Ｖgd、およびドレイン−ソース電圧Ｖdsを図１３に示す。

図１３は、第２の回路部１２０が入力部１２０ａから電圧０Ｖを受け取ったときのＴＦＴ８０、８１、および８３の電圧Ｖgs、Ｖgd、およびＶdsを示す。

図１３から分かる通り、ＴＦＴ８０、８１、および８３の電圧Ｖgs、Ｖgd、およびＶdsの絶対値は、１０Ｖ以下である。したがって、ＴＦＴ８０、８１、および８３にＴＦＴの耐圧条件（図２参照）を超える電圧が印加されないことがわかる。

一方、制御部７５が０Ｖの電圧を受け取ると、この０Ｖの電圧はレベルシフタ７６に入力される。レベルシフタ７６は０Ｖの電圧を受け取ると、５Ｖの電圧Ｖａ１を出力する。このとき、レベルシフタ７６は、入力端子７６ａを通じて０Ｖの電圧を受け取り、第１および第２の端子７６ｂおよび７６ｃを通じてそれぞれ電源電圧Ｖ_１０およびＶ_５を受け取ることになる。この場合、入力端子７６ａ上の電圧Ｖhigh（＝０Ｖ）と電源電圧Ｖ_１０（＝１０Ｖ）との差は１０Ｖ、電圧Ｖhigh（＝０Ｖ）と電源電圧Ｖ_５（＝５Ｖ）との差は５Ｖ、および電源電圧Ｖ_１０（＝１０Ｖ）とＶ_５（＝５Ｖ）との差は５Ｖである。したがって、レベルシフタ７６で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は１０Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

レベルシフタ７６が出力した５Ｖの電圧Ｖａ１は、インバータ７７で１０Ｖに反転される。このとき、インバータ７７は、入力端子７７ａを通じて５Ｖの電圧を受け取り、第１および第２の端子７７ｂおよび７７ｃを通じてそれぞれ電源電圧Ｖ_１０およびＶ_５を受け取ることになる。この場合、入力端子７７ａ上の電圧Ｖａ１（＝５Ｖ）と電源電圧Ｖ_１０（＝１０Ｖ）との差は５Ｖ、電圧Ｖａ１（＝５Ｖ）と電源電圧Ｖ_５（＝５Ｖ）との差は０Ｖ、および電源電圧Ｖ_１０（＝１０Ｖ）とＶ_５（＝５Ｖ）との差は５Ｖである。したがって、インバータ７７で使用されるＴＦＴ（図示せず）のゲート−ソース間、ゲート−ドレイン間、ドレイン−ソース間に印加される電圧は５Ｖ以下であり、ＴＦＴの耐圧条件（図２参照）を超える電圧が印加されることはない。

インバータ７７が出力した電圧１０Ｖは、ＴＦＴ７１に供給される。ＴＦＴ７１はソースＳを通じて電源電圧Ｖ_１０（＝１０Ｖ）を受け取るので、ＴＦＴ７１のゲート−ソース電圧Ｖgsは０Ｖである。また、インバータ７７が出力した電圧１０Ｖは、ＴＦＴ７１のゲートＧだけでなくＴＦＴ７３のゲートＧにも供給される。ＴＦＴ７３はソースＳを通じて電源電圧Ｖ_５（＝５Ｖ）を受け取るので、ＴＦＴ７３のゲート−ソース電圧Ｖgsは５Ｖである。ＴＦＴ７３のしきい電圧Ｖthは約２Ｖであるので、ＴＦＴ７３はオンになり、ノードＮ１には、電源電圧Ｖ_５（＝５Ｖ）が供給される。したがって、ＴＦＴ７１のゲート−ドレイン電圧Ｖgdは５Ｖである。結果として、ＴＦＴ７１は、電圧Ｖgsが０Ｖになり、電圧Ｖgdが５Ｖとなる。ＴＦＴ７１のしきい電圧Ｖthは約−２Ｖであるので、ＴＦＴ７１はオフとなる。

このとき、制御部（インバータ）９０は５Ｖの電圧を出力するので、ＴＦＴ７０のゲートＧには、５Ｖの電圧が供給される。ＴＦＴ７０のソースＳ上の電圧は５Ｖであるので、ＴＦＴ７０のゲート−ソース電圧Ｖgdは０Ｖである。ここで、ＴＦＴ８１および８０はオンであることに注意すべきである。したがって、ＴＦＴ７０のドレインＤには電源電圧Ｖ_−５（＝−５Ｖ）の電圧が供給されている。ＴＦＴ７０のゲートＧ上の電圧は５Ｖであるので、ＴＦＴ７０のゲート−ドレイン間の電圧Ｖgdは１０Ｖである。この結果、ＴＦＴ７０は、電圧Ｖgsが０Ｖになり、電圧Ｖgdが１０Ｖになる。ＴＦＴ７０のしきい電圧は約−２Ｖであるので、ＴＦＴ７０はオフとなる。ＴＦＴ７０がオフであるので、電源電圧Ｖ_１０およびＶ_５がノードＮ０に供給されることはない。このときの、ＴＦＴ７０、７１、および７３のゲート−ソース電圧Ｖgs、ゲート−ドレイン電圧Ｖgd、およびドレイン−ソース電圧Ｖdsを図１４に示す。

図１４は、第２の回路部１２０が入力部１２０ａから電圧０Ｖを受け取ったときのＴＦＴ７０、７１、および７３の電圧Ｖgs、Ｖgd、およびＶdsを示す。

図１４から分かる通り、ＴＦＴ７０、７１、および７３の電圧Ｖgs、Ｖgd、およびＶdsの絶対値は１０Ｖ以下である。したがって、ＴＦＴ７０、７１、および７３にＴＦＴの耐圧条件（図２参照）を超える電圧が印加されないことがわかる。

したがって、ノードＮ０は、電源電圧Ｖ_−５が供給されるが、電源電圧Ｖ_１０、Ｖ_５、およびＶ_０は供給されないことが分かる。この結果、第２の回路部１２０は、出力部１２０ｂから−５Ｖの電圧を出力する。

第２の回路部１２０が出力部１２０ｂから−５Ｖの電圧を出力するので、ＴＦＴ７１のソースＳ上の電圧（１０Ｖ）とノードＮ０上の電圧（−５Ｖ）との間の差が１５Ｖになるが、ＴＦＴ７０および７１の各々のドレイン−ソース間の耐圧は１０Ｖしかない（図２参照）。しかし、本実施例では、第２の回路部１２０が出力部１２０ｂから−５Ｖの電圧を出力している間、ＴＦＴ７３がオンであるので、ノードＮ１に電源電圧Ｖ_５（＝５Ｖ）が供給されていることに注意すべきである。この結果、ノードＮ１上の電圧Ｖn1は電源電圧Ｖ_５（＝５Ｖ）に保たれてるので、ＴＦＴ７０の電圧Ｖdsは−１０Ｖに保たれ、ＴＦＴ７１の電圧Ｖdsは−５Ｖに保たれる。したがって、ＴＦＴ７０のドレインＤ−ソースＳ間、およびＴＦＴ７１のドレインＤ−ソースＳ間に、耐圧条件（図２参照）を超える電圧が印加されることが防止されている。

以上の説明から、第２の回路部１２０は、０Ｖの電圧を受け取ると、ＴＦＴの耐圧条件（図２参照）を満たした状態で、−５Ｖの電圧を出力することがわかる。

本実施例では、第２の回路部１２０は、表示領域２内のＴＦＴ５（図１参照）、ソースドライバ９のＴＦＴ８（図１参照）、および第１の回路部１０のＴＦＴ１１（図３参照）と同じ耐圧特性を有するＴＦＴを用いて構成されている（図２参照）。これによって、ガラス基板１（図１参照）上の全てのＴＦＴを、同じ製造工程の中で同時に形成することができるので、製造コストおよび製造工程数の削減が図られていることが分かる。

また、第２の回路部１２０では、電源電圧Ｖ_１０とノードＮ０との間の第１の経路７２上に、ＴＦＴ７１と７３との組合せが１つだけ備えられているが、斯かる組合せを複数備えることも可能である。

図１５は、第１の経路７２上に、ＴＦＴ７１と７３との組合せを９個、即ちＣＢ１,...,ＣＢq-1,ＣＢｑを備えた場合の例を概略的に示す。

図１５では、各組合せＣＢ１,...,ＣＢq-1,ＣＢｑが、それぞれのノードＮ１,...,Ｎq-1,Ｎｑ上の電圧を調節することが可能となる。したがって、ＴＦＴ７１のソースＳとドレインＤとの間に印加される電圧を、図１０の場合よりも小さくするすることが可能となる。同様に、電源電圧Ｖ_−５とノードＮ０との間の第２の経路８２上には、ＴＦＴ８１と８３との組合せを複数備えることができる。これによって、図２に示す耐圧よりも小さい耐圧しか備えていないＴＦＴを用いて、正のゲート電圧Ｖgpと負のゲート電圧Ｖgnとの差がもっと大きいゲート信号を出力する回路を構成することが可能となる。

尚、図１０では、制御部７５、８５、および９０の全てが、第１の回路部１０からの出力信号Ｃ０を受け取り、制御部７５がＴＦＴ７１および７３のゲートＧ上の電圧を制御し、制御部８５がＴＦＴ８１および８３のゲートＧ上の電圧を制御し、制御部（インバータ）９０がＴＦＴ７０および８０のゲートＧ上の電圧を制御している。しかし、制御部７５、８５および９０が別々の信号を受け取ってＴＦＴのゲートＧ上の電圧を制御するように、制御部７５、８５、および９０を構成してもよい。

また、図１０では、制御部７５、８５、および９０を用いて、ＴＦＴ７０、７１、７３、８０、８１、および８３のゲートＧ上の電圧を制御しているが、別の回路を用いてこれらＴＦＴを制御してもよい。

尚、上記の実施例では、ゲート信号を出力する回路について説明したが、本発明は、種々の回路について適用可能である。

ガラス基板１上に形成された回路の概略ブロック図を示す。耐圧特性を示す図である。図１に示すゲートドライバ１３の概略ブロック図を示す。従来のやり方で構成された第２の回路部１２’の一例を示す。本実施例による第２の回路部１２の一例を示す。第２の回路部１２が入力部１２ａから電圧５Ｖを受け取ったときのＴＦＴ５０、５１、および５３の電圧Ｖgs、Ｖgd、およびＶdsを示す。第２の回路部１２が入力部１２ａから電圧５Ｖを受け取ったときのＴＦＴ６０、６１、および６３の電圧Ｖgs、Ｖgd、およびＶdsを示す。第２の回路部１２が入力部１２ａから電圧０Ｖを受け取ったときのＴＦＴ６０、６１、および６３の電圧Ｖgs、Ｖgd、およびＶdsを示す。第２の回路部１２が入力部１２ａから電圧０Ｖを受け取ったときのＴＦＴ５０、５１、および５３の電圧Ｖgs、Ｖgd、およびＶdsを示す。第２の回路部１２の別の実施例である第２の回路部１２０を示す。第２の回路部１２０が入力部１２０ａから電圧５Ｖを受け取ったときのＴＦＴ７０、７１、および７３の電圧Ｖgs、Ｖgd、およびＶdsを示す。第２の回路部１２０が入力部１２０ａから電圧５Ｖを受け取ったときのＴＦＴ８０、８１、および８３の電圧Ｖgs、Ｖgd、およびＶdsを示す。第２の回路部１２０が入力部１２０ａから電圧０Ｖを受け取ったときのＴＦＴ８０、８１、および８３の電圧Ｖgs、Ｖgd、およびＶdsを示す。第２の回路部１２０が入力部１２０ａから電圧０Ｖを受け取ったときのＴＦＴ７０、７１、および７３の電圧Ｖgs、Ｖgd、およびＶdsを示す。第１の経路７２上に、ＴＦＴ７１と７３との組合せを９個、即ちＣＢ１,...,ＣＢq-1,ＣＢｑを備えた場合の例を概略的に示す。

符号の説明

１ガラス基板
２表示領域
３ゲートライン
４ソースライン
５、８、１１、５０、５１、５３、６０、６１、６３ＴＦＴ
６画素電極
７非表示領域
９ソースドライバ
１０第１の回路部
１２第２の回路部
１２ａ入力部
１２ｂ出力部
１３ゲートドライバ
５２、５４、６２、６４経路
５５、６５制御部
５６、６６レベルシフタ
５６ａ、５７ａ、６６ａ、６７ａ入力端子
５６ｂ、５６ｃ、５７ｂ、５７ｃ、６６ｂ、６６ｃ、６７ｂ、６７ｃ端子
５７、６７インバータ

Claims

第１の経路を通じて第１の電圧をノードに供給し、第２の経路を通じて第２の電圧を前記ノードに供給する回路装置であって、
前記回路装置は、
前記第１の経路上に配された第１のスイッチング素子、
前記第１の経路上に配され、前記第１のスイッチング素子に接続された第２のスイッチ
ング素子、
前記第２の経路上に配された第３のスイッチング素子、
前記第２の経路上に配され、前記第３のスイッチング素子に接続された第４のスイッチ
ング素子、
前記第１の電圧と前記第２の電圧との間の第３の電圧を、前記第１のスイッチング素子と前記第２のスイッチング素子との間に供給するための第３の経路、
前記第１の電圧と前記第２の電圧との間の第４の電圧を、前記第３のスイッチング素子と前記第４のスイッチング素子との間に供給するための第４の経路、
前記第３の経路上に配された第５のスイッチング素子、および
前記第４の経路上に第６のスイッチング素子を有し、
前記第５および第６のスイッチング素子のゲートが、前記ノードに接続されている、回路装置。
前記第１から第６のスイッチング素子がトランジスタである、請求項１に記載の回路装置。
前記第１および第２のスイッチング素子のゲート上の電圧レベルを制御する第１の制御部、および
前記第３および第４のスイッチング素子のゲート上の電圧レベルを制御する第２の制御部、
をさらに有する、請求項１に記載の回路装置。
前記ノードは、前記第１のスイッチング素子と前記第３のスイッチング素子との間に存在する、請求項１−３のうちのいずれか一項に記載の回路装置。