CN101310444A

CN101310444A - 频率合成器

Info

Publication number: CN101310444A
Application number: CNA2006800430501A
Authority: CN
Inventors: 池田毅; 宫城弘
Original assignee: Neuro Solution Corp
Current assignee: Neuro Solution Corp
Priority date: 2005-11-18
Filing date: 2006-07-12
Publication date: 2008-11-19
Also published as: TW200721686A; JP2007142791A; US20090085672A1; WO2007058002A1

Abstract

本发明是有关于一种频率合成器，藉由利用可逆计数器5的第一闭口线圈，来进行局部发振频率的粗调整，且利用S/H电路11的第2闭口线圈，来进行局部发振频率的细调整，不须因应相位差，而对电容做出充电或放电等动作，能从频率合成器省略利用大容量的电容的LPF。又，藉由利用S/H电路11的细调整，而能使局部发振频率更精密地锁定，同时也不需要为了提高锁定的频率的控制精度，而将可逆计数器的位数加大，就能使局部发振频率高速地锁定为所欲的频率。

Description

频率合成器

技术领域

本发明涉及一种频率合成器，特别是涉及一种适合用于利用相位闭口线圈的频率合成器。

背景技术

一般来说，无线通讯机中，是使用利用PLL(phase Locked Loop)的频率合成器。图1是表示使用PLL的频率合成器的一般性构成图式。如图1所示，频率合成器是具备基准发生器101、过程控制计数器(PC)102、相位比较器103、充电帮浦电路104、低通滤波器(LPF)105以及电压控制振荡器(VCO)106而所构成。

基准发生器101产生基准频率的基准信号。PC 102是以所指定的分频比率，将VCO 106的输出频率予以分频，并将其结果作为可变频率的比较信号，输出至相位比较器103。相位比较器103检测出自基准发生器101所输出的基准信号，与自PC 102所输出的比较信号的相位差，且因应该检测出的结果，藉由上端子及下端子输出逻辑“L”或“H”的控制信号。

充电帮浦电路104根据自相位比较器103的上端子及下端子所输出的控制信号，来进行构成LPF 105的电容的充电动作或放电动作。图2表示充电帮浦电路104构造例子的图式。如图2所示，充电帮浦电路104是具备有连接电源与LPF 105之间的第1开关104a以及连接接地与LPF 105之间的第2开关104b，且根据自相位比较器103的上端子、下端子所输出的控制信号，将任一开关变成on。

亦即比较信号的相位，较基准信号的相位延迟时，具有因应该相位差的脉冲宽的逻辑H的控制信号就会自相位比较器103的上端子被输出。此时于相位比较器103的下端子则输出有逻辑“L”的控制信号。藉此，充电帮浦电路104的第1开关104a就变成on，而供给电荷至LPF 105的电容。

另外，比较信号的相位，较基准信号的相位超前时，具有因应其相位差的脉冲宽的逻辑“H”的控制信号就会自相位比较器103的下端子被输出。此时于相位比较器103的上端子则被输出有逻辑“L”的控制信号。藉此，充电帮浦电路104的第2开关104b就变成on，而将充电的电荷放电至LPF105的电容。

LPF 105是具备有电容与电阻而构成，并除去由充电帮浦电路104所输出的信号的高频成份，而输出至VCO 106。VCO 106是以与自LPF 105所输出的信号的电压成比例的频率所发振，当作局部发振信号而输出至频率合成器的外部，且输出至PC 102。

在此藉由比较信号的相位，较基准信号所输出的相位延迟，充电帮浦电路104将电荷充电至LPF 105，则VCO 106的发振频率为上升。自该VCO106所输出的局部发振信号输出至PC 102。此时，自PC 102所输出的比较信号的频率上升，与基准信号的相位差变小。依此藉由VCO 106所输出的局部发振信号的频率，会逐渐接近与基准信号的频率成比例的所欲频率。

另外，藉由比较信号的相位，较基准信号的相位超前，充电帮浦电路104会放出LPF 105的电荷，则VCO 106的发振频率会下降。自该VCO 106所输出的局部发振信号输出至PC 102。此时，自PC 102所输出的比较信号的频率会下降，与基准信号的相位差变小。依此藉由VCO 106所输出的局部发振信号的频率，会逐渐接近与基准信号的频率成比例的所欲频率。

如此地，频率合成器即使比较信号的频率(与VCO 106的输出频率成比例的频率)比基准信号的频率高或低，最终皆是动作成接近基准信号的频率，依此VCO 106的发振频率被锁定在一定频率。于该锁定状态时，自相位比较器103所输出的控制信号，在上端子及下端子的双方皆为逻辑“L”。

在以上所构成的频率合成器中，以相位比较器103所比较的频率越低，作为构成LPF 105的电容就越得使用大容量。因此将LPF 105集成于半导体芯片就成了难题。针对于此，提供了利用可逆计数器与D/A转换器来构成PLL电路的技术(如参考专利文献1)。如利用此技术，就可从PLL电路省略使用大容量的电容的LPF了。

[专利文献1]日本特开平9-152561号公报

利用可逆计数器与D/A转换器来构成PLL电路时，会有锁定频率的控制精度与处理速度受到计数器的位数限制的问题。亦即，一使用D/A转换器进入平稳状态时，闭口线圈成为开放状态，某段期间都不回应，在类此的无察觉范围中，发振频率的控制会变得不顺畅。如加大可逆计数器与D/A转换器的位数就能提高控制精度，但处理速度会变慢，电路规模也会变大。反之，减低位数处理速度会变快，但控制精度会降低。

由此可见，上述现有的频率合成器在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决频率合成器存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的频率合成器，便成了当前业界极需改进的目标。

有鉴于上述现有的频率合成器存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的频率合成器，能够改进一般现有的频率合成器，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的频率合成器存在的缺陷，而提供一种新型结构的频率合成器，所要解决的技术问题是使其不须共同拟制锁定的频率的控制精度与处理速度，就能将PLL电路的构成蓄积于一个半导体芯片里，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的频率合成器，其包含：局部发振电路，输出局部发振频率的局部发振信号；可变分频器，以指定的分频比率，将上述局部发振电路输出的局部发振信号，加以分频；相位比较器，检测出自上述可变分频器所输出的可变频率的比较信号，与从基准发生器所输出的基准频率的基准信号的相位差，而因应所检测出的相位差，输出上述局部发振电路的发振控制用的信号；可逆计数器，根据自上述相位比较器所输出的上述发振控制用的信号，进行计数动作；D/A转换器，藉由将自上述可逆计数器所输出的计数值，加以D/A转换，而获得电压值，且将该电压值供给至上述局部发振电路；不稳定信号产生电路，产生电压值总是时间性地以一定周期变化的波形的不稳定信号；脉冲产生电路，根据自上述可变分频器所输出的上述比较信号，而产生抽样脉冲；以及抽样保持电路，藉由藉上述脉冲产生电路所产生的上述抽样脉冲，抽样保持由上述不稳定信号产生电路所产生的上述不稳定信号的电压值，而将保持的电压值供给至上述局部发振电路。

本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。

前述的频率合成器，其中所述的不稳定信号产生电路，是利用上述基准信号来产生上述不稳定信号。

前述的频率合成器，其中所述的脉冲产生电路是根据自上述可变分频器所输出的上述比较信号，和自上述局部发振电路所输出的上述局部发振信号，或是由上述可变分频器所致的分频途中的信号，而产生上述抽样脉冲。

前述的频率合成器，其中所述的局部发振电路具备有多数个变容二极管；与选择上述多数个变容二极管的任一个的开关，藉由选择上述多数个变容二极管的任一个或多数个，且使其电容量值变化，藉使上述局部发振频率变化，此频率合成器并具备有：将自上述局部发振电路所输出的上述局部发振信号的频率，加以计数的频率计数器；将以上述频率计数器所计数的上述局部发振信号的频率，以及目标的频率大小加以比较，并且将上述局部发振电路所采取的发振频率的范围，分割为n(n为2以上的整数)频率范围中，且将相当于上述目标频率所属的频率范围的界限的频率与以上述频率计数器所计数的上述局部发振信号的频率的大小加以比较的频率比较器；以及根据上述频率比较器的比较的结果，而将上述开关的选择状态加以切换的控制电路。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：

本发明是根据自相位比较器所输出的发振控制用的信号，而藉由进行计数动作的可逆计数器，与将自可逆计数器所输出的计数值，作D/A转换而获得电压值，并将该电压值供给至局部发振电路的D/A转换器，来进行局部发振频率的粗调整。又，藉由不稳定信号产生电路产生的电压值总是时间性地以一定周期变化的波形的不稳定信号，及根据自可变分频器所输出的比较信号，而产生抽样脉冲的脉冲产生电路，以及藉由抽样脉冲，而将不稳定信号的电压值，加以保持抽样，并将保持的电压值供给至局部发振电路的抽样保持电路，来进行局部发振频率的细调整。

本发明的其它态样中，自局部发振电路所输出的局部发振信号的频率，以及目标的频率大小加以比较，将局部发振电路所采取的发振频率的范围，分割为n(n为2以上的整数)频率范围中，藉由将相当于目标频率所属的频率范围的界限的频率，与以频率计数器所计数的局部发振信号的频率的大小加以比较的频率比较器，及根据频率比较器的比较的结果，而切换开关的选择状态的控制电路，来进行使构成局部发振电路的变容二极管的容量值变大，且最粗略的局部发振频率的调整。

经由上述可知，本发明是有关于一种频率合成器，藉由利用可逆计数器5的第一闭口线圈，来进行局部发振频率的粗调整，且利用S/H电路11的第2闭口线圈，来进行局部发振频率的细调整，不须因应相位差，而对电容做出充电或放电等动作，能从频率合成器省略利用大容量的电容的LPF。又，藉由利用S/H电路11的细调整，而能使局部发振频率更精密地锁定，同时也不需要为了提高锁定的频率的控制精度，而将可逆计数器的位数加大，就能使局部发振频率高速地锁定为所欲的频率。

借由上述技术方案，本发明频率合成器至少具有下列优点：

若根据上述所构成的本发明，因为采取使用可逆计数器与D/A转换器来构成频率合成器的方式。所以不须因应基准信号与比较信号的相位差，而将电荷充电或放电至电容。依此可从频率合成器省略使用大容量的电容的LPF，且能将频率合成器蓄积于一个半导体芯片上。又，若根据本发明，使用可逆计数器的局部发振频率可作粗略调整，而局部发振频率的细调整是使用抽样保持电路来进行。因此为了提高锁定频率的控制精度，没必要加大可逆计数器的位数，就能将局部发振频率高速锁定为所欲频率。而且藉由使用抽样保持电路的细调整，能将局部发振频率更精确地锁定。由于抽样保持电路用的电容的容量为数pF(微法)即可，故可轻易蓄积于半导体芯片上。

综上所述，本发明特殊结构的频率合成器，其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的频率合成器具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1表示以往的频率合成器的整体构造例子的图式。

图2表示充电帮浦电路的构造例子的图式。

图3表示第1实施形态的频率合成器的整体构造例子的图式。

图4用以说明藉由不稳定波产生电路，自基准信号产生三角波信号的波形图。

图5表示脉冲产生电路的一构造例子的图式。

图6用以说明如图5所示所构成的脉冲产生电路的动作的时序图。

图7用以说明第1实施形态的频率合成器的动作。

图7a表示第1闭口线圈的动作。

图7b表示第2闭口线圈的动作图式。

图8表示第2实施形态的频率合成器的整体构造例子的图式。

图9表示以第2实施形态的第3闭口线圈所使用的频率的分割例子的图式。

1：晶振电路 2：基准分频器

3：过程控制计数器 4：相位比较器

5：可逆计数器 6：交直流转换器

7：加法器 8：电压控制振荡器

9：不稳定波产生电路 10：脉冲产生电路

11：抽样保持电路 12：脉冲器

101：基准发生器 102：过程控制计数器

103：相位比较器 104：充电帮浦电路

105：低通滤波器 106：电压控制振荡器

37：频率计数器 38：频率比较器

39：控制电路 40：开关

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的(频率合成器)其具体实施方式、结构、特征及其功效，详细说明如后。

第1实施形态

图3表示第1实施形态的频率合成器的整体构成例子的图式。如图3所示，本实施形态的频率合成器由晶振电路1、基准分频器2、过程控制计数器(PC)3、相位比较器4、可逆计数器5、D/A转换器6、加法器7、电压控制振荡器8、不稳定波产生电路9、脉冲产生电路10、抽样保持(S/H)电路11以及脉冲器12所构成。

该频率合成器的各构成1～12，例如在CMOS(互补式金氧半导体)制造工艺或BiCMOS(双极互补金氧半导体)制造工艺，全部蓄积于相同的半导体芯片上。另外，于本实施形态中不须将该频率合成器的各构成1～12全部蓄积于1芯片上。

晶振电路1是产生特定频率的信号。基准分频器2以固定的分频比率将自晶振电路1所输出的信号的频率予以分频，而产生基准频率的基准信号fr，藉由此晶振电路1及基准分频器2，构成本发明的基准发生器。PC 3相当于可变分频器，它以指定的分频比率，分频自VCO 8所输出的局部发振信号的频率，并将其结果当作可变频率的比较信号fv，输出至相位比较器4。

相位比较器4检测出自基准分频器2所输出的基准信号fr，与自PC 3所输出的比较信号fv的相位差，而因应所检测出的相位差，藉由上端子及下端子输出VCO 8的发振控制用的信号。自上端子及下端子所输出的发振控制用的信号，是逻辑“L”或逻辑“H”的信号。

亦即比较信号fv的相位，比基准信号fr的相位延迟时，相位比较器4就会自上端子输出具有因应该相位差的脉冲宽的逻辑“H”的控制信号。此时相位比较器4会自下端子输出有逻辑“L”的控制信号。另外，比较信号fv的相位，比基准信号fr的相位超前时，相位比较器4就会自下端子输出具有因应该相位差的脉冲宽的逻辑“H”的控制信号。此时相位比较器4会自上端子输出有逻辑“L”的控制信号。又，比较信号fv的相位，与基准信号fr的相位同步时，相位比较器4会自上端子以及下端子的两方输出有逻辑“L”的控制信号。

可逆计数器5根据相位比较器4自上端子以及下端子所输出的逻辑“H”的控制信号，来进行计数动作。亦即相位比较器4自上端子输出逻辑“H”的控制信号之间，可逆计数器5进行计数增动作。另外，相位比较器4自下端子输出逻辑“H”的控制信号之间，可逆计数器5进行计数减动作。还有本实施形态是以改良发振频率的控制精度为目的，而不须加大位数。

D/A转换器6将由可逆计数器所输出的计数值作D/A转换。藉此得电压值，且将所得的电压值，经由加法器7供给至VCO 8。VCO 8相当于本发明的局部发振电路。其以和从加法器7所供给的电压值成比例的频率发振，且将其结果所得的局部发振频率的信号当作局部发振信号fo，而输出至频率合成器的外部，且输出至PC 3。

不稳定波产生电路9，相当于本发明的不稳定信号产生电路。如图4a所示，将自基准分频器2所输出的基准信号fr加以积分，而产生三角波。在此所产生的三角波是电压值总是时间性地以一定比例变化的波形的不稳定信号。

还有在本实施形态中，将说明有关产生三角波的例子。如电压值总是时间性地以一定周期变化的波形的信号，也可以是其它波形的信号。如图4b所示，也可以产生锯齿波。又，在本实施形态中，藉由积分基准信号fr产生不稳定信号，但是不稳定信号的产生法并非限定于此。

脉冲产生电路10根据PC 3所输出的比较信号fv，与自VCO 8所输出的局部发振信号fo而产生用来抽样保持S/H电路11的抽样脉冲SP。图5表示脉冲产生电路10的一构造例子的图式。又，图6用以说明如图5所构成的脉冲产生电路10的动作的时序图。

如图5a所示，脉冲产生电路10是由有D触发器21与AND电路22构成。D触发器21将自PC 3的比较信号fv，输入至数据输入端子D，而将自VCO 8的局部发振信号fo，输入至频率端子CK。如图6所示，局部发振信号fo与比较信号fv比较，是短周期的信号，且将此当作D触发器21的动作频率来使用。依此被输入至数据输入端子的比较信号fv，恰好迟延局部发振信号fo一周期，并自正的输出端子Q输出。又，该反转信号是自负的输出端子Q被输出。AND电路22采取自PC 3所输出的比较信号fv，与自D触发器21的负的输出端子所输出的信号的逻辑积。藉此比较信号fv于H的期间中，以局部发振信号fo的周期，产生成为只一次逻辑“H”的单发抽样脉冲SP。

另外在此将说明使用局部发振信号fo作为D触发器21的动作频率的例子。但是不限定于此。与比较信号fv同步，比该比较信号fv短周期的信号的话，可使用局部发振信号fo，例如也可藉由其它的时机产生电路(没图标)产生那样的信号。

又，脉冲产生电路10可根据自PC 3所输出的比较信号fv，与以PC 3分频自VCO 8所输出的局部发振信号fo的途中的信号(例如PC 3所具备的1/n前呈频率倍减器(n为16、32、64等)的输出信号)来产生抽样脉冲SP。在PC 3的分频比率一大，抽样脉冲SP的负载就变大，脉冲宽就会变成如胡须般极细。因此脉冲信号有时也会消失，所以因使用分频比率小的阶段的前呈频率倍减器输出，可某种程度将抽样脉冲SP的脉冲宽变大。

又，不用以PC3分频途中的信号，如图5b所示，也可将多数个D触发器21直列连接，这样作也可某种程度将抽样脉冲SP的脉冲宽变大。使用以PC 3的分频途中的信号时，抽样脉冲SP的脉冲宽会因分频比率而变化，故在脉冲宽的安定化的考虑上，较理想是将D触发器21多段连接构成，但即使脉冲宽会因分频比率而变化，频率范围很窄，故脉冲宽的变化量几乎可以不必考虑。

S/H电路11藉由脉冲产生电路10所产生的抽样脉冲SP，将由不稳定波产生电路9所产生的三角波信号的电压值抽样保持，并将保持的电压值，经由缓冲器12及加法器而供给至VCO 8。而加法器将自D/A转换器6所供给的电压值以及自S/H电路11经由缓冲器12所供给的电压值进行加算，并将加算后的电压值供给至VCO 8。

如以上的频率合成器中，经由相位比较器4、可逆计数器5以及D/A转换器6的循环，藉此形成第1闭口线圈。又，经由不稳定波产生电路9、脉冲产生电路10以及S/H电路11的循环，藉此形成第2闭口线圈。

接着，说明如上述所构成的第1实施形态的频率合成器的动作。图7是用来说明第1实施形态的频率合成器的动作图；图7a是表示第1闭口线圈的动作；图7b是表示第2闭口线圈的动作。

在第1闭口线圈中，相位比较器4检测出自基准分频器2所输出的基准信号fr与自PC 3所输出的比较信号fv的相位差，而比较信号fv的相位，比基准信号fr的相位延迟时，相位比较器4就会自上端子输出具有因应该相位差的脉冲宽的逻辑“H”的控制信号。此时相位比较器4会自下端子输出有逻辑“L”的控制信号。

相位比较器4自上端子所输出的逻辑“H”的控制信号与自下端子所输出的逻辑“L”的控制信号，被输出至可逆计数器5，可逆计数器5与相位比较器4自上端子所输出的逻辑“H”的控制信号同步，而进行计数器增动作，然后被计数器增的计数值利用D/A转换器6被D/A转换。依此所得的电压值经由加法器7被输入至VCO 8。

藉由如此的可逆计数器5的计数增动作，自D/A转换器6输出的电压值一上升，随之VCO 8的发振频率就上升。因此，自VCO 8反馈至PC 3的局部发振信号fo的频率上升，将此加以分频的比较信号fv的频率也上升。依此比基准信号fr的频率还低的比较信号fv的频率，会接近该基准信号fr的频率。此结果，自VCO 8输出的局部发振信号fo的频率会逐渐接近与基准信号fr的频率成比例的所欲频率。

另外比较信号fv的相位，较基准信号fr的相位超前时，具有因应其相位差的脉冲宽的逻辑“H”的控制信号就会自相位比较器4的下端子被输出，此时于相位比较器4的上端子则被输出有逻辑“L”的控制信号。

相位比较器4自上端子所输出的逻辑“L”的控制信号与自下端子所输出的逻辑“H”的控制信号，被输出至可逆计数器5，可逆计数器5与相位比较器4自下端子所输出的逻辑“H”的控制信号同步，而进行计数器减动作。然后被计数器减的计数值利用D/A转换器6被D/A转换。依此所得的电压值经由加法器7被输入至VCO 8。

藉由如此的可逆计数器5的计数减动作，自D/A转换器6输出的电压值一下降，随之VCO 8的发振频率就下降，因此自VCO 8反馈至PC 3的局部发振信号fo的频率下降，将此加以分频的比较信号fv的频率也下降。依此比基准信号fr的频率还高的比较信号fv的频率，会逐渐接近该基准信号fr的频率，此结果自VCO 8输出的局部发振信号fo的频率会逐渐接近与基准信号fr的频率成比例的所欲频率。

频率合成器如图7a所示，比较信号fv的频率比基准信号fr的频率高或低，比较信号fv的频率都会以接近基准信号fr的频率的方式动作。然后，最后自相位比较器4输出的控制信号上端子及下端子两方都成为逻辑“L”，可逆计数器5的计数动作停止，变成输出固定的计数值。

但是于本实施形态中可逆计数器5的位数并不那么大，频率的分解能力不怎么高。因此发振频率数调整的处理速度很快地完成。但是很难使比较信号fv的频率和基准信号fr的频率很精准地一致。本实施形态中，为使比较信号fv的频率和基准信号fr的频率很精准地一致，以利用S/H电路11的第2闭口线圈进行了发振频率的细调整。

亦即自基准分频器2所输出的基准信号fr被不稳定波产生电路9积分，而产生三角波信号信号，又，由脉冲产生电路10产生与比较信号fv同步的抽样脉冲SP。然后如图7b所示，藉由脉冲产生电路10所产生的抽样脉冲SP，由不稳定波产生电路9所产生的三角波信号的电压值被S/H电路11抽样保持，而所保持的电压值是经由缓冲器12及加法器7被供给至VCO8。

藉由如此的抽样保持动作，自缓冲器12输出的电压值如一上升，随之VCO 8的发振频率就上升因此自VCO 8反馈至PC 3的局部发振信号fo的频率上升，将此加以分频的比较信号fv的频率也上升依此，比基准信号fr的频率还低的比较信号fv的频率，会接近该基准信号fr的频率。此结果，自VCO 8输出的局部发振信号fo的频率会逐渐接近与基准信号fr的频率成比例的所欲频率。

又自缓冲器12输出的电压值一下降，随之VCO 8的发振频率就下降。因此自VCO 8反馈至PC 3的局部发振信号fo的频率下降，将此加以分频的比较信号fv的频率也下降依此比基准信号fr的频率还高的比较信号fv的频率，会接近该基准信号fr的频率此结果自VCO 8输出的局部发振信号fo的频率会逐渐接近与基准信号fr的频率成比例的所欲频率。

实际上，加法器7将自可逆计数器5经由D/A转换器6所供给的电压值以及自S/H电路11经由缓冲12所供给的电压值进行加算，且加算后的电压值供给至VCO 8，亦即对由可逆计数器5所作粗调整的电压值，加算自S/H电路11所作细调整的电压值，并藉由该加算结果的电压值，来控制VCO8的发振频率。

然后，后比较信号fv的相位，与基准信号fr的相位完全同步，VCO 8的发振频率被固定频率锁住非锁住状态时，于每个比较信号fv的周期，被抽样保持的电压值v1、v2、v3...会成为不同的值，但是一变成锁定状态，该电压值即变成固定。又，抽样脉冲SP的时间间隔也变成固定。

如以上详细所述地，第1实施形态中，使用可逆计数器5，而形成第1闭口线圈并且使用S/H电路11，形成第2闭口线圈然后，藉由第1闭口线圈，来进行局部发振频率的粗调整，且藉由第2闭口线圈，来进行局部发振频率的细调整，如此般采取使用可逆计数器5来构成频率合成器的方式。故不须因应基准信号fr与比较信号fv的相位差，而将电荷充电或放电至电容等动作，并能自频率合成器省略利用大容量电容的LPF。

又，根据第1实施形态为了提高锁定的局部发振频率的控制精度，不须将可逆计数器的位数加大，就能使局部发振频率高速地锁定为所欲的频率。而且藉由利用S/H电路11的细调整，能使局部发振频率更精密地锁定根据以上，不须共同拟制所锁定的局部发振频率之控制精度与处理速度，就能将频率合成器的构造蓄积于一个半导体芯片里。

第2实施形态

接着说明本发明的第2实施形态图8。图8表示第2实施形态的频率合成器的整体构成例子的图式。另外于此图8中，赋予图3所示的符号，与同一符号具有相同的功能。所以在此省略重复的说明。另外图8所示的构成全部在例如CMOS(互补式金氧半导体)制造工艺或BiCMOS(双极互补金氧半导体)制造工艺被蓄积于相同的半导体芯片上。但是，于本实施形态中，不须将图8所示的构造全部蓄积于1芯片上。

于第2实施形态中于VCO 8被连接容量值不同的多数个变容二极管31-1～31-8，与选择该多数个变容二极管31-1～31-8中的任一个的多数个开关32-1～32-8，与容量值不同的多数个共振电容33-1～33-8，与选择该多数个共振电容33-1～33-8中的任一个的多数个开关34-1～34-8，与共振线圈35与缓冲器36。

多数个变容二极管31-1～31-8是从多数个开关32-1～32-8，经由开关sw1而连接至加法器7，并且经由开关sw2而连接至固定电压的电源40。开关sw1与开关sw2藉由后述的控制电路39，被控制成一方on之时，另外一方一定成为off，亦即开关sw1 on之时，开关sw2为off；而开关sw2 on之时，开关sw1成为off。

多数个开关32-1～32-8藉由控制电路39的控制，其中任一个选择性地被设定为on。在此开关32-1与开关32-5，开关32-2与开关32-6，开关32-3与开关32-7，开关32-4与开关32-8的各组为各自同步，on或是off。同样地，连接在多数个共振电容33-1～33-8与接地之间的开关34-1与开关34-5，开关34-2与开关34-6，开关34-3与开关34-7，开关34-4与开关34-8各组为各自同步，on或是off。

第2实施形态中，从容量值不同的多数个变容二极管31-1～31-8之中，由开关32-1～32-8选择任一个。而且，藉由加法器7的施加电压，使所选择的变容二极管的容量值产生变化，依此构成为VCO 8的局部发振频率会变化。具体而言，首先自多数个变容二极管31-1～31-8之中，选择适当的容量值者。依此将VCO 8的局部发振频率加以粗调整。之后藉由加法器7的施加电压，使该选择的变容二极管的容量值产生变化。依此将VCO 8的局部发振频率逐渐作个精细调整。

由多数个变容二极管31-1～31-8之中，要选择任一个时，将开关sw2设定为on。开关sw2为on时，经由开关32-1～32-8供给至变容二极管31-1～31-8的电压成为电源40的固定电压，但藉由将多数个开关32-1～32-8中的任一个选择性地设定为on，就可将有关于VCO 8的变容二极管的容量值设定为可变化。依此VCO 8的局部发振频率会产生变化。

又由多数个变容二极管31-1～31-8之中，选择任一个后，将开关sw1设定为on，开关sw1一变为on，由加法器7输出的电压经由开关32-1～32-8，被施加反方向至变容二极管31-1～31-8，而二极管所拥有的电容容量(接合容量)会变化。在此，锁定时以外，由加法器7输出的电压值会变化。藉由该电压的变化，而将变容二极管31-1～31-8的容量值设为可变性，而能使VCO 8的发振频率产生变化。

第2实施形态中，具备有以第1实施形态所说明的利用可逆计数器5的第1闭口线圈，与加上利用S/H电路11的第2闭口线圈，如下的第3闭口线圈，第3闭口线圈具有频率计数器37、频率比较器38与控制电路39。

频率计数器37将由VCO 8经由缓冲器36输出的局部发振信号fo的频率(以下记为局部发振频率)加以记数，频率比较器38将以频率计数器37计数的局部发振频率与以频率合成器最后欲集中的目标频率fp的大小加以比较，而将比较结果传至控制电路39。在此目标频率fp由未绘出的个人计算机或DSP(数字信号处理器)供给至频率比较器38。

又，频率比较器38将VCO 8的可取的发振频率的范围，分割为n(n为2以上的整数)的频率范围之中，比较目标频率fp所属的相当于频率范围的界限的频率fmin、fmax与以频率计数器37所计数的局部发振频率fo的大小，而将其比较结果，传至控制电路39，在此目标频率所属的相当于频率范围的界限的频率fmin、fmax，也由未绘出的个人计算机或DSP供给至频率比较器38。

例如将本实施形态的频率合成器适用于FM收音机接收机时，如图9所示，将FM的接收频率范围(76～108M赫兹)4等分为4个频率范围f1～f4，在此目标频率f设为85M赫兹时，频率比较器38会比较局部发振频率fo与目标频率fp(＝85M赫兹)的大小，将其比较结果，传至控制电路39，又，频率比较器38将该目标频率fp所属的相当于频率范围f2的界限的频率fmin(＝84M赫兹)fmax(＝92M赫兹)与局部发振频率fo的大小加以比较，而将其比较结果，传至控制电路39。

控制电路39根据由频率比较器38供给的比较结果的信号，切换32-1～32-8、34-1～34-8、sw1、sw2的选择状态。最初控制电路39将开关sw2设定为on，同时例如将开关32-1、32-5、34-1、34-5设定为on，将其它开关设定为off，此状态为选择最低频率范围f1的状态。

以此状态，频率比较器38比较局部发振频率fo与目标频率fp(＝85M赫兹)的大小同时比较目标频率fp所属的相当于频率范围f2的界限的频率fmin(＝84M赫兹)fmax(＝92M赫兹)与局部发振频率fo的大小加以比较，而将其比较结果，传至控制电路39。在此控制电路39判定fmin＜fo＜fmax的条件是否成立、不成立时，将开关sw2一直设定为on，而因应局部发振频率fo与目标频率fp的大小关系，切换32-1～32-8、34-1～34-8的选择状态sw。

在此要变成fp＜fo所以为了要加大局部发振频率fo，而接近目标频率fp，要将开关32-1、32-5、34-1、34-5设为off，而将开关32-2、32-6、34-2、34-6切换为on，此切换后的状态，是选择第2个频率范围f2后的状态依此与VCO 8有关的变容二极管的容量值会变化很大，VCO 8的局部发振频率fo会变化很大。

在此状态，频率比较器38会比较局部发振频率fo与目标频率fp的大小，同时比较相当于频率范围f的界限的频率fmin、fmax与局部发振频率fo的大小，而将其比较结果，传至控制电路39结果，在此控制电路39判定fmin＜fo＜fmax的条件是否成立，在此该条件成立，所以将开关32-2、32-6、34-2、34-6一直切换为on，而将开关sw2切换为off；将开关sw1切换为on。依此变容二极管31-2～31-6成为被选择的状态。

开关sw1为on，变容二极管31-2～31-6在被选择的状态中，由加法器7输出的电压经由开关sw1、32-2、32-6被施加于变容二极管31-2～31-6。依此藉由加法器7所输出的电压的变化，变容二极管31-2～31-6的容量值会变化，VCO 8的局部发振频率fo一点一点地逐渐产生变化。

另外在此说明由最低的频率范围f1依f2、f3、f4顺序朝向大致范围切换的例子。但是该切换顺序只不过是一个例子。又，在此将FM的接收频率范围4等分为4个频率范围f1～f4，但是未必要等分。

如上所构成的第2实施形态的频率合成器中，频率计数器37藉由频率比较器38及利用了控制电路39的第3闭口线圈，具有频率进行最粗的局部发振频率的调整，亦即预定4等分的频率范围f1～f4中的任一个，在该预定的频率范围内，藉由sw1、32-1、32-8、自多数个变容二极管31-1～31-8之中，来选择任一个，以使VCO 8发振。

然后藉由利用可逆计数器5的第1闭口线圈，将在第3闭口线圈所选择的变容二极管的接合容量，藉由大变化来进行局部发振频率fo的粗调整(较第3闭口线圈的调整为细的调整)。同时藉由使用S/H电路11的第2闭口线圈，将在第3闭口线圈所选择的变容二极管的接合容量，藉由细变化，来进行局部发振频率fo的细调整。

如以上所详细说明地，依据第2实施形态，采取利用可逆计数器5与频率计数器37来构成频率合成器的方式，所以不须因应基准信号与比较信号的相位差，而作电荷充电或放电等动作，能从频率合成器省略利用大容量电容的LPF。

又如根据第2实施形态为了提高锁定的局部发振频率的控制精度，不须将可逆计数器5、37的位数加大，就能使局部发振频率高速地锁定为所欲的频率。于第2实施形态中，在第3闭口线圈，预定局部发振频率的大致的范围，局限此范围内。在第1闭口线圈，进行局部发振频率的粗调整。所以与第1实施形态比较更能高速锁定。

由以上不用共同拟制所锁定的局部发振频率的控制精度与处理速度，而能将频率合成器的构造蓄积于一个半导体芯片里，尤其是于第2实施形态中，有关利用变容二极管进行局部发振频率的调整的形式的频率合成器，能将包含变容二极管的频率合成器的构造蓄积于一个半导体芯片里。

另外在此说明将第3闭口线圈4分割的例子。这只不过是一个例子。分割数为1时(不分割时)，实质上与第1实施形态一样，所以分割数设定为2以上，但有鉴于在第3闭口线圈中，进行了比第1闭口线圈更粗频率的调整的意旨，分割数尽量不要过多较理想。

又，对于VCO 8连接容量值不同的多数个变容二极管31-1～31-8。且藉由开关32-1～32-8选择任一对的变容二极管的例子已说明了。但是本发明不限定于此。变容二极管31-1～31-8的容量值完全一样也可。此时，不是由开关32-1～32-8只选择任一对的变容二极管，而是藉由选择一对或多数对的变容二极管，能将关于VCO 8的变容二极管的总容量值设为可变性。

同样地，对于VCO 8即使有关所连接的多数个共振电容33-1～33-8，其容量值设定为完全一样，藉由选择一对或多数对的共振电容，也能将关于VCO 8的共振电容的总容量值设为可变性。这样一来，即使不将一个一个的变容二极管或共振电容的容量值加大，也可将关于VCO 8的总容量值变大，所以能容易蓄积于半导体芯片上。

又于上述第1实施形态及第2实施形态中，已说明了供给至VCO 8的电压一上升，VCO 8的发振频率就上升，供给至VCO 8的电压一下降，VCO 8的发振频率就下降的频率合成器的例子，但是与此相反地，在供给至VCO 8的电压一上升，VCO 8的发振频率就下降，供给至VCO 8的电压一下降，VCO8的发振频率就上升的频率合成器亦可适用本发明。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1、一种频率合成器，其特征在于其包含：

局部发振电路，输出局部发振频率的局部发振信号；

可变分频器，以指定的分频比率，将上述局部发振电路输出的局部发振信号，加以分频；

相位比较器，检测出自上述可变分频器所输出的可变频率的比较信号，与从基准发生器所输出的基准频率的基准信号的相位差，而因应所检测出的相位差，输出上述局部发振电路的发振控制用的信号；

可逆计数器，根据自上述相位比较器所输出的上述发振控制用的信号，进行计数动作；

D/A转换器，藉由将自上述可逆计数器所输出的计数值，加以D/A转换，而获得电压值，且将该电压值供给至上述局部发振电路；

不稳定信号产生电路，产生电压值总是时间性地以一定周期变化的波形的不稳定信号；

脉冲产生电路，根据自上述可变分频器所输出的上述比较信号，而产生抽样脉冲；以及

抽样保持电路，藉由藉上述脉冲产生电路所产生的上述抽样脉冲，抽样保持由上述不稳定信号产生电路所产生的上述不稳定信号的电压值，而将保持的电压值供给至上述局部发振电路。

2、根据权利要求1所述的频率合成器，其特征在于其中所述的不稳定信号产生电路，是利用上述基准信号来产生上述不稳定信号。

3、根据权利要求1所述的频率合成器，其特征在于其中所述的脉冲产生电路是根据自上述可变分频器所输出的上述比较信号，和自上述局部发振电路所输出的上述局部发振信号，或是由上述可变分频器所致的分频途中的信号，而产生上述抽样脉冲。

4、根据权利要求1所述的频率合成器，其特征在于其中所述的局部发振电路具备有多数个变容二极管；与选择上述多数个变容二极管的任一个的开关，藉由选择上述多数个变容二极管的任一个或多数个，且使其电容量值变化，藉使上述局部发振频率变化，此频率合成器并具备有：

将自上述局部发振电路所输出的上述局部发振信号的频率，加以计数的频率计数器；

将以上述频率计数器所计数的上述局部发振信号的频率，以及目标的频率大小加以比较，并且将上述局部发振电路所采取的发振频率的范围，分割为n(n为2以上的整数)频率范围中，且将相当于上述目标频率所属的频率范围的界限的频率与以上述频率计数器所计数的上述局部发振信号的频率的大小加以比较的频率比较器；以及

根据上述频率比较器的比较的结果，而将上述开关的选择状态加以切换的控制电路。