CN101752327A - 具有散热结构的半导体封装件 - Google Patents
具有散热结构的半导体封装件 Download PDFInfo
- Publication number
- CN101752327A CN101752327A CN200810178492A CN200810178492A CN101752327A CN 101752327 A CN101752327 A CN 101752327A CN 200810178492 A CN200810178492 A CN 200810178492A CN 200810178492 A CN200810178492 A CN 200810178492A CN 101752327 A CN101752327 A CN 101752327A
- Authority
- CN
- China
- Prior art keywords
- heat sink
- semiconductor chip
- radiator structure
- sticker
- package part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/2901—Shape
- H01L2224/29011—Shape comprising apertures or cavities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29075—Plural core members
- H01L2224/29076—Plural core members being mutually engaged together, e.g. through inserts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
一种具有散热结构的半导体封装件,包括基板,接置于该基板上的半导体芯片,粘接于该半导体芯片上的散热结构,以及用于包覆该半导体芯片与散热结构的封装胶体;该散热结构由粘着剂、第一散热件、以及第二散热件所构成,且该散热结构通过该粘着剂粘设于该半导体芯片上,而使该粘着剂夹置于第二散热件与半导体芯片之间,以令该第二散热件的一表面外露出该封装胶体。该第一散热件具有多个通道以供粘着剂充填其中,从而通过该第一散热件的设置,使该粘着剂毋须采用昂贵的散热胶,即能有效地经由该第一散热件将该半导体芯片产生的热量传递至该第二散热件而逸散至大气中,并能使第二散热件相对于半导体芯片不致于倾斜而产生外观上的问题。
Description
技术领域
本发明涉及一种具有散热件的半导体封装件,特别是涉及一种通过散热件以逸散半导体芯片所产生的热量至大气中的半导体封装件。
背景技术
随着电子产品在功能及处理速度的需求的提升,作为电子产品的核心元件的半导体芯片即需设有更高密度的电子元件(ElectronicComponents)及电子电路(Electronic Circuits)。但半导体芯片的集成化密度(Integrated Density)越高,其在运行时所产生的热量即越大,若不能有效逸散所产生的热量,则会对半导体芯片造成损害。故遂有在半导体封装件中加设散热片(Heat Sink或Heat Spreader)的设计发展出来,以通过散热片逸散出半导体芯片所产生的热量。
具有散热片的半导体封装件已公开于第5,883,430、5,604,978、6,008,536、6,376,907、6,403,882、6,472,762及6,504,723号等美国专利中。所述美国专利公开了不同型态的散热片的使用,但以散热片的顶面外露出封装胶体或直接外露于大气中为佳,从而取得较佳的散热效果。然而,若散热片仅以顶面外露出封装胶体而未直接粘接至半导体芯片,而使半导体芯片与散热片间为封装胶体所充填,则会因形成封装胶体的如环氧树脂(Epoxy Resin)的封装化合物(Mold Compound)的热传导性甚差,使半导体芯片产生的热量仍无法有效传递至散热片而逸散至大气中;故也有其他技术提出将散热片通过散热胶粘置于半导体芯片上,以使半导体芯片所产生的热量能通过热传导性较佳的散热胶传递至散热片以逸散至大气中,如图8所示。
图8所示的半导体封装件8的散热片80虽是以散热胶81粘结至半导体芯片82,然而,散热胶81为昂贵的材料,虽能提升散热效率,但会导致封装成本的大幅提高;且,散热片80、散热胶81及半导体芯片82的热膨胀系数(Coefficient of Thermal Expansion,CTE)均不同,故在封装工艺的温度循环(Temperature Cycle)中,往往会因热膨胀系数差异(CTE Mismatch)所产生的热应力(Thermal Stress)导致散热件80与散热胶81间的介面及/或散热胶81与半导体芯片82间的介面发现脱层(Delamination)现象,一旦脱层现象发生,半导体芯片82所产生热量即无法有效逸散,并也会随之影响制成品的信赖性。此外,将散热片80通过散热胶81粘置于半导体芯片82上时,由于散热胶81尚未固化(Cured),故不易控制该散热片80相对于半导体芯片82或承载该半导体芯片82的基板83的水平度(Planity),当散热片80产生倾斜时,会影响至制成品的外观,且形成用以包覆该散热片80及半导体芯片82的封装胶体84的封装化合物会溢胶至该散热片80的顶面80a上,而影响至该散热片80的散热效率。
此外,第5,166,772号美国专利提出一种具有网状金属罩盖的半导体封装件。如图9所示,该第5,166,772号美国专利所公开的半导体封装件9是在基板90上接置一网状金属罩盖(Meshed Metallic Lasip)92,将半导体芯片91收纳其中,再以封装胶体93将该网状金属罩体92及半导体芯片91完全包覆。该半导体封装件9是通过该网状金属罩体92的提供,以遮蔽半导体芯片91所产生的电磁干扰(EMI)或由外部装置所产生的电磁干扰,因该网状金属罩体92是包覆于封装胶体93中,故存在因加设金属罩而造成体积过大及成本增加的问题。
然而,图9所示的半导体封装件9虽能解决电磁干扰的问题,但由于该网状金属罩体92是完全为封装胶体93所包覆,且未能与半导体芯片91连接,故半导体芯片91所产生的热量的传递途径须经过导热性甚差的封装胶体,将使高集成化的半导体芯片所产生的热量无法有效逸散出去,从而会致使该半导体芯片91损坏;且网状金属罩体92完全包覆于封装胶体93中而无任何外露于大气的部分,自当无法有效地产生散热效果。更何况第6,504,723号美国专利已提出将半导体芯片完全包覆于金属罩体中,毋须封装胶体的使用,除能解决电磁干扰的问题,还可提升散热效率,比该第5,166,772号美国专利所公开的装置更好;但是第6,504,723号美国专利所公开的装置仍存在前述的须使用昂贵的散热胶及金属罩体的水平度不易控制等问题。
因而,如何使散热片与半导体芯片的结合不致产生前述的问题,成封装业界一急待解决的课题。
发明内容
为解决前述问题,本发明提供一种具有散热结构的半导体封装件,能免除昂贵散热胶的使用而降低封装成本,能避免脱层的发生而提升散热效率,并能解决散热片粘置于半导体芯片上时,散热片的平面度不易控制的问题。
本发明所提供的具有散热结构的半导体封装件,包括一基板、至少一设置于该基板上并与基板电性连接的半导体芯片;以及粘设于该半导体芯片上的散热结构,该散热结构是由粘着剂、与该粘着剂结合且具有顶面与底面的第一散热件(First Heat Dissipating Member)、以及粘结于该粘着剂上且具有顶面与底面的第二散热件(Second HeatDissipating Member)所构成,且该散热结构是通过粘着剂粘置于该半导体芯片上,使该粘着剂位于该第二散热件及半导体芯片之间,并使该第一散热件分别触接至该第二散热件的底面及半导体芯片,且该第一散热件具有多个贯通第一散热件的顶面及底面的通道,以供该粘着剂充填其中,而使该粘着剂的厚度相当于该第一散热件自其顶面至底面的高度,从而令该粘着剂能分别与第二散热件及半导体芯片粘结,并使该第一散热件的顶面及底面同时触接至第二散热件及半导体芯片。
该第一散热件是以导热性良好的金属材料制成,其形状可为网状金属片体、形成有多个开孔的金属片体、由波浪状金属线材组成的片状结构或以多个成弯曲状的短金属线材组接而成的片状结构。前述形状均须具有多个通道形成于其中的特征,以使粘着剂能充填于各该通道中而与第一散热件形成良好的结合关系,同时能使该粘着剂的上表面与第一散热件的顶面齐平及使该粘着剂的下表面与第一散热件的底面齐平,从而令该粘着剂能分别与该第二散热件与半导体芯片有效粘结。因此,由于该第一散热件是与该粘着剂结合,故能有效释除在后续的温度循环中所产生的热效应,而避免粘着剂与半导体芯片及粘着剂与第二散热件间发生脱层现象。同时,由于该第一散热件是分别触接至该第二散热件及半导体芯片,故该半导体芯片所产生的热量能通过该第一散热件传递至第二散热件,而由第二散热件的顶面逸散至大气中,所以本发明的半导体封装件的散热效率能进一步提升。再者,由于该第一散热件是夹设于第二散热件与半导体芯片之间,故该第二散热件通过该粘着剂粘置于半导体芯片上时,第二散热件会为第一散热件所支撑,遂无发生倾斜的顾虑,且不致有外观问题(AppearanceIssue)的发生。此外,该第一散热件的热传导性较该粘着剂或公知的散热胶为佳,故能免除现有的散热胶的使用,而能降低封装成本。
该第一散热件的面积相当于或大于粘着剂所敷设的面积。当第一散热件的面积大于粘着剂的敷设面积时,是使该第一散热件的至少一侧或一部分能延伸至基板上,而与基板上的被动元件或接地垫(GroundPads)或接地环(Ground Ring)电性连接,以进一步提升本发明的半导体封装件的电性;此外,该第一散热件也可向外延展至足以将半导体芯片包覆住的程度,从而对该半导体芯片提供抗电磁干扰(EMI Resistance)的功效。
附图说明
图1A是本发明第一实施例的半导体封装件的剖视图;
图1B是图1A所绘示的第一散热件的立体示意图;
图2A是本发明第二实施例的半导体封装件的剖视图;
图2B是图2A所绘示的第一散热件的立体示意图;
图3A是本发明第三实施例的半导体封装件的剖视图;
图3B是图3A所绘示的第一散热件的立体示意图;
图4A是本发明第四实施例的半导体封装件的剖视图;
图4B是图4A所绘示的第一散热件的立体示意图;
图5A是本发明第五实施例的半导体封装件的剖视图;
图5B是图5A所绘示的第一散热件的立体示意图;
图6是本发明第六实施例的半导体封装件的剖视图;
图7是本发明第七实施例的半导体封装件的剖视图;
图8是现有半导体封装件的剖视图;
图9是另一现有半导体封装件的剖视图。
主要元件符号说明:
1、2、3、4、5、6、7、8、9半导体封装件
10、50、60、70、83、90基板
100、120a上表面
101、120b下表面
11、21、41、61、71、82、91半导体芯片
12、62散热结构
120、220、320、420、620、720粘着剂
121、221、321、421、521、621、721第一散热件
121a、122a顶面
121b、122b底面
121c、321c、421c、521c通道
122、222、422、622、722第二散热件
13、84、93封装胶体
14焊锡凸块
15焊球
22、42散热结构
221d开孔
221e沟槽
521f平面部
521g延伸部
64焊线
66假芯片
722e脚部
77粘着材料
80散热片
80a顶面
81散热胶
92金属罩体
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式,所属技术领域中的技术人员可由本说明书所揭示的内容轻易了解本发明的功效及特点。
需要说明的是,本说明书中所叙述的“顶面”与“底面”及“上表面”与“下表面”并非绝对的空间概念,而是随构成要件的空间关系而变化,也就是说,倒置本申请附图中所示的半导体封装件时,“顶面”即成“底面”而“底面”即成“顶面”,其它亦同。故所述“顶面”、“底面”、“上表面”与“下表面”名词的使用,是用以说明本发明所提供的半导体封装件中构成要件间的连结关系,使本发明所提供的半导体封装件在等效的范围内具有合理的变化与替换,而非用以限定本发明的可实施范围于一特定的实施例(Embodiment)。
第一实施例
如图1A所示,为本发明第一实施例的半导体封装件的剖视图。该第一实施例的半导体封装件1是由基板10,粘设于该基板10上的半导体芯片11、粘设于该半导体芯片11上的散热结构12、以及形成于该基板10上、以包覆该半导体芯片11与部分的散热结构12的封装胶体13所构成。
该基板10在本实施例中为公知的覆晶基板,以供该半导体芯片11以覆晶方式(Flip Chip)通过多个焊锡凸块(Solder Bumps)14电性连接至该基板10的上表面100的预设位置上;同时,相对于该上表面100的下表面101上,则植设有多颗成阵列(Array)方式排列的焊球(SolderBalls)15,以使该半导体芯片11能通过该焊球15而与外界装置(如印刷电路板)电性连接。由于该基板10为现有技术,且以覆晶方式将半导体芯片11设于基板10与焊球的植接也为现有技术,故在此不予赘述。
该散热结构12是由粘着剂120、结合于该粘着剂120中的第一散热件121、及粘结于该粘着剂120上的第二散热件122所构成。该粘着剂120使用如银胶(Silver Paste)或环氧树脂粘胶(Epoxy Resin Adhesive)的公知粘着剂。该第一散热件121在本实施例为一由金属线材所编组而成的网状片体,具有顶面121a及相对的底面121b,如图1B所示;该第一散热件121由于为金属线材所构成,故具有多个网目(Meshes),而形成供该粘着剂120通过并充填于其中的通道121c,使粘着剂120能通过所述通道121c的提供而与第一散热件121充分结合。同时,该第一散热件121具有高度与该粘着剂120的厚度H相同的高度,使该粘着剂120与第一散热件121结合后,该粘着剂120的上表面120a与第一散热件121的顶面121a能齐平,且该粘着剂120的下表面120b与第一散热件121的底面121b能齐平,以令该第一散热件121能以其顶面121a及底面121b分别抵接至该第二散热件122的底面122b及半导体芯片11,从而使该半导体芯片11所产生的热量能经由该第一散热件121有效地传递至该第二散热件122,再由该第二散热件122将热量逸散至大气中。此外,由于该粘着剂120的上表面120a与第一散热件121的顶面121a齐平,而由第一散热件121的通道(网目)121c中外露出,故能有效地以该粘着剂120将第二散热件122粘结于该散热结构12中;且,该粘着剂120的下表面120b与第一散热件121的底面121b齐平,而由第一散热件121的通道121c中外露出,故能有效地通过该粘着剂120将该散热结构12粘固于该半导体芯片11上。
该第二散热件122则由如铜或其合金的金属材料制成的金属片体所构成,其厚度不限,可依设计上的选择而定。该第二散热件122的顶面122a在该封装胶体13形成后是外露出该封装胶体13而直接与大气接触,且其底面122b与该第一散热件121相接,故该半导体芯片11所产生的热量遂能如上述的由第一散热件121传递至第二散热件122,进而由第二散热件122外露于大气的顶面122a逸散出。
此外,由图可知,该散热结构12通过粘着剂120粘固于半导体芯片11上后,该粘着剂120与第一散热件121是夹置(interposed)于第二散热件122及半导体芯片11之间。该第一散热件121的面积小于粘着剂120或半导体芯片11,使该第一散热件121完全结合于该粘着剂120中,如图1A所示;该第一散热件121的面积也可与粘着剂120或半导体芯片11的面积相当,使该第一散热件121的周边外露出粘着剂120,但为简化说明起见,在此不予图示;当然,也能令该第一散热件121的面积大于粘着剂120或半导体芯片11的面积,此时,第一散热件121能与封装胶体13结合,而能通过该第一散热件121结合于封装胶体13中的部分强化散热结构12与封装胶体13间的结合性,但为求简化起见,在此也不予图示。但需知,第一散热件121也能延展至基板10上,以与基板10形成接地关系,此结构将以另一实施例详述。
由上述的说明可知,本发明第一实施例的半导体封装件1中的散热结构12,是在用以粘结该第二散热件122与半导体芯片11的粘着剂120中结合有第一散热件121,通过第一散热件121具有与粘着剂120的厚度H相同的高度设计,使第一散热件121能同时抵接至顶面122a外露出封装胶体13的第二散热件122及半导体芯片11,使半导体芯片11所产生的热量能经由第一散热件121及第二散热件122构成的散热途径有效地逸散至大气中,故毋须使用昂贵的散热胶作为粘着剂来达成所欲的散热效果,而以一般公知的粘着剂来粘结第二散热件122与半导体芯片11即可,遂能降低封装成本。再者,由于第一散热件121形成有多个的通道121c供粘着剂120充填并通过其中,所以能通过第一散热件121的金属特性降低在后续的温度循环中热应力的产生对粘着剂120的影响,而避免热应力的影响造成粘着剂120与半导体芯片11间的结合介面以及粘着剂120与第二散热件122间的结合介面发生脱层现象,遂使脱层的产生所造成的散热效率变差与可靠性问题(Reliability Concern)不致发生。此外,因有第一散热件121夹置于第二散热件122与半导体芯片11间,且第一散热件121是与粘着剂120结合,故使第二散热件122通过粘着剂120粘结至半导体芯片11上时,得有第一散热件121的支撑不致产生偏斜(Tilt)的现象,而有效解决现有技术在散热片与半导体芯片间仅有粘着层而不易控制散热片的水平度的问题。
第二实施例
如图2A所示,为本发明第二实施例的半导体封装件的剖视图。如图所示,该第二实施例的半导体封装件2的结构与前述第一实施例所提供的大致相同,其不同处在于第一散热件221是成一波浪状的片体构造。由图2B的第一散热件221的立体图可知,该第一散热件221形成有多个开孔221d,以与任两相邻的波浪间形成的沟槽221e共同构成供粘着剂220通过并充填其中的通道。该具波浪状的第一散热件221与前述第一实施例中所提供的第一散热件121相同,均具有可弹性形变而延展的特性的波浪状构造,故使第一散热件221能有弹性地夹置于第二散热件222与半导体芯片21之间,而有效地避免将散热结构22经由粘着剂220粘固至半导体芯片21上时不慎压损半导体芯片21的情况发生。
第三实施例
如图3A所示,为本发明第三实施例的半导体封装件的剖视图。如图所示,该第三实施例的半导体封装件3的结构与前述第一实施例所提供的大致相同,其不同处在于第一散热件321是成平板状的金属片体所构成。如图3B的该第一散热件321的立体图可知,该第一散热件321形成有多个通道321c,以供粘着剂320通过并充填其中,该通道321c在图示中是呈矩形,但是如圆形、椭圆形、多边形等任何几何形状也均适用。
第四实施例
如图4A所示,为本发明第四实施例的半导体封装件的剖视图。如图所示,该第四实施例的半导体封装件4的结构与前述第一实施例所提供的大致相同,不同之处是在于其第一散热件421是由多根呈不规则形状或规则形状的短金属线材所构成。由图4B所示的第四实施例的第一散热件421的立体图可知,该由多个不规则形状或具弧形的规则形状的短金属线材经压合成的第一散热件421,会具有多个也呈不规则大小的通道421c,以供粘着剂420通过并充填其中。构成该第一散热件421的短金属线材能使用任何金属材料在加工后产生的废材或废料,故能降低材料成本;且由于是由短金属线材交错结合而成第一散热件421,故第一散热件421也能具有良好的弹性变形的特性,在将由粘着剂420、第一散热件421与第二散热件422构成的散热结构42经粘着剂420粘固至半导体芯片41上时,即不致压损半导体芯片41。
第五实施例
如图5A所示,为本发明第五实施例的半导体封装件的剖视图,如图所示,该第五实施例的半导体封装件5的结构与前述第一实施例所提供的大致相同,不同之处是在于其第一散热件521是由具多个通道521c的金属片体构成,具有平面部521f及自平面部521f向外延伸的延伸部521g,如图5B所示。该延伸部521g乃延伸至基板50上,以与该基板50上的接地垫或接地环电性连接,从而通过该延伸部521g使第一散热件521与基板50接地,而提升该半导体封装件5的电性(Electrical Performance)。同时,该由延伸部521g及平面部521f构成的第一散热件521是形成一将半导体芯片51罩覆住的罩体,能够遮蔽电磁干扰(Electromagnetic Interference,EMI),故能进一步提升该半导体封装件5的电性。当然,该延伸部521g也能电性连接于基板50上的被动元件(未图示),同样能达到接地效果;且该延伸部521g也能仅形成于该平面部521f的一侧,或相对的两侧(未图示),而毋须形成于平面部521f的四侧上。
第六实施例
如图6所示,为本发明第六实施例的半导体封装件的剖视图。如图所示,该第六实施例的半导体封装件6的结构与前述第一实施例所示的大致相同,不同之处在于其半导体芯片61是通过多条焊线64电性连接至基板60,为避免由粘着剂620、第一散热件621与第二散热件622构成的散热结构62碰触或干扰到焊线64而造成短路问题,在该半导体芯片61上先粘结一假芯片(Dummy Chip)66,再将该散热结构62通过粘着剂620粘置于该假芯片66上,如此,散热结构62即不致碰触或干扰到焊线64。且,假芯片66是以废晶圆或废芯片为材料,与半导体芯片61同为硅材料,故半导体芯片61所产生的热量仍能有效地通过该假芯片66传递至散热结构62,而无影响散热效率的问题。需知图中所示的第一散热件621是以具通道的金属片体的实施例呈现,其仅是用以例示,本发明所提供的其他实施例或其等效的变化或改变也均能适用。
第七实施例
如图7所示,为本发明第七实施例的半导体封装件的剖视图。如图所示,该第七实施例的半导体封装件7的结构与前述第一实施例所提供的大致相同,不同之处在于其第二散热件722是成一金属罩盖(Metallic Casing),在通过粘着剂720粘固于半导体芯片71上后,即罩覆住该半导体芯片71,且该第二散热件722的脚部722e是通过粘着材料77粘固于基板70上,而使该半导体芯片71为该第二散热件722气密地封罩住(Hermically Sealed),故毋须形成封装胶体来包覆该半导体芯片71。
在本实施例中所显示的第一散热件721也是以具通道的金属片体的实施例呈现,其仅是用以例示,本发明所提供的其他实施例或其等效的变化或改变也均适用。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下,对上述实施例进行修饰与改变。因此,本发明的权利保护范围,应以权利要求书的范围为依据。
Claims (12)
1.一种具有散热结构的半导体封装件,其特征在于,包括:
基板;
至少一设于该基板上并与该基板电性连接的半导体芯片;以及
粘设于该半导体芯片上的该散热结构,该散热结构包括:粘着剂;
与该粘着剂结合且具有顶面与底面的第一散热件,该第一散热件并具有贯连该顶面与底面的多个通道,以供该粘着剂充填其中,而使该第一散热件的顶面至底面的高度相同于该粘着剂的厚度;以及
粘结于该粘着剂上的第二散热件,
其中,该粘着剂及该第一散热件夹置于该第二散热件与半导体芯片之间,且该第一散热件的顶面与底面分别抵接至该第二散热件与半导体芯片。
2.根据权利要求1所述的具有散热结构的半导体封装件,其特征在于:还包括形成于该基板上、以包覆该半导体封装件及部分的散热结构的封装胶体,以使该散热结构的第二散热件的顶面外露出该封装胶体。
3.根据权利要求1所述的具有散热结构的半导体封装件,其特征在于:还包括多个植接于该基板上的焊球,该基板供植接焊球的表面相对于其供该半导体芯片设置的表面。
4.根据权利要求1所述的具有散热结构的半导体封装件,其特征在于:充填于该第一散热件中的粘着剂能外露出该第一散热件的顶面及底面,以使该第二散热件与半导体芯片能直接与该粘着剂粘结。
5.根据权利要求1所述的具有散热结构的半导体封装件,其特征在于:该第一散热件为网状金属片体,具有多个作为该通道的网目。
6.根据权利要求5所述的具有散热结构的半导体封装件,其特征在于:该网状片体为具有呈波浪状的线材。
7.根据权利要求1所述的具有散热结构的半导体封装件,其特征在于:该第一散热件为具有多个作为该通道用的开孔的金属片体。
8.根据权利要求7所述的具有散热结构的半导体封装件,其特征在于:该金属片体呈波浪状。
9.根据权利要求1所述的具有散热结构的半导体封装件,其特征在于:该第一散热件是由多根规则或不规则的短金属线材构成。
10.根据权利要求1所述的具有散热结构的半导体封装件,其特征在于:该第一散热件还具有延伸至该基板的延伸部,以与该基板形成接地关系。
11.根据权利要求1所述的具有散热结构的半导体封装件,其特征在于:该第一散热件为一金属罩盖,用以将该半导体芯片气密地封盖于该基板上。
12.根据权利要求1所述的具有散热结构的半导体封装件,其特征在于:该半导体芯片是通过多条焊线电性连接至该基板,并还在该半导体芯片上粘固一假芯片,以供该散热结构粘设于该假芯片上。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2008101784928A CN101752327B (zh) | 2008-12-01 | 2008-12-01 | 具有散热结构的半导体封装件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2008101784928A CN101752327B (zh) | 2008-12-01 | 2008-12-01 | 具有散热结构的半导体封装件 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101752327A true CN101752327A (zh) | 2010-06-23 |
CN101752327B CN101752327B (zh) | 2011-11-16 |
Family
ID=42479048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2008101784928A Active CN101752327B (zh) | 2008-12-01 | 2008-12-01 | 具有散热结构的半导体封装件 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101752327B (zh) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102347293A (zh) * | 2011-09-30 | 2012-02-08 | 常熟市广大电器有限公司 | 一种散热性能优良的芯片封装结构 |
CN102683302A (zh) * | 2011-03-08 | 2012-09-19 | 中国科学院微电子研究所 | 一种用于单芯片封装和***级封装的散热结构 |
CN104600041A (zh) * | 2014-12-25 | 2015-05-06 | 杰群电子科技(东莞)有限公司 | 一种双面散热半导体的封装结构及其封装方法 |
CN104779233A (zh) * | 2014-01-10 | 2015-07-15 | 财团法人工业技术研究院 | 薄化集成电路装置与其制作流程 |
CN104779228A (zh) * | 2015-04-14 | 2015-07-15 | 天津大学 | 一种功率半导体模块三维封装的结构和方法 |
CN108511352A (zh) * | 2017-02-24 | 2018-09-07 | 矽品精密工业股份有限公司 | 电子封装结构及其制法 |
CN109755191A (zh) * | 2017-11-08 | 2019-05-14 | 三星电机株式会社 | 扇出型半导体封装件 |
WO2020103147A1 (zh) * | 2018-11-23 | 2020-05-28 | 北京比特大陆科技有限公司 | 芯片散热结构、芯片结构、电路板和超算设备 |
CN111211059A (zh) * | 2018-11-22 | 2020-05-29 | 矽品精密工业股份有限公司 | 电子封装件及其制法与散热件 |
TWI708337B (zh) * | 2018-11-22 | 2020-10-21 | 矽品精密工業股份有限公司 | 電子封裝件及其製法與散熱件 |
TWI720497B (zh) * | 2019-05-01 | 2021-03-01 | 鈺橋半導體股份有限公司 | 導熱線路板及其半導體組體 |
CN113363222A (zh) * | 2020-03-06 | 2021-09-07 | 盛合晶微半导体(江阴)有限公司 | 具有散热片的半导体封装结构及其制备方法 |
CN114999934A (zh) * | 2022-07-18 | 2022-09-02 | 威海艾迪科电子科技股份有限公司 | 一种半导体封装结构及其形成方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1174484C (zh) * | 2000-11-17 | 2004-11-03 | 矽品精密工业股份有限公司 | 具有散热结构的半导体封装件 |
CN1216421C (zh) * | 2000-11-17 | 2005-08-24 | 矽品精密工业股份有限公司 | 用于半导体装置的散热结构 |
CN1168140C (zh) * | 2000-11-24 | 2004-09-22 | 矽品精密工业股份有限公司 | 半导体封装件及其制造方法 |
CN1214460C (zh) * | 2000-11-27 | 2005-08-10 | 矽品精密工业股份有限公司 | 加强散热型四方扁平无接脚封装 |
CN1153285C (zh) * | 2001-03-09 | 2004-06-09 | 矽品精密工业股份有限公司 | 具有散热结构的半导体封装件 |
-
2008
- 2008-12-01 CN CN2008101784928A patent/CN101752327B/zh active Active
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102683302A (zh) * | 2011-03-08 | 2012-09-19 | 中国科学院微电子研究所 | 一种用于单芯片封装和***级封装的散热结构 |
CN102347293A (zh) * | 2011-09-30 | 2012-02-08 | 常熟市广大电器有限公司 | 一种散热性能优良的芯片封装结构 |
CN104779233B (zh) * | 2014-01-10 | 2018-11-30 | 财团法人工业技术研究院 | 薄化集成电路装置与其制作流程 |
CN104779233A (zh) * | 2014-01-10 | 2015-07-15 | 财团法人工业技术研究院 | 薄化集成电路装置与其制作流程 |
CN104600041A (zh) * | 2014-12-25 | 2015-05-06 | 杰群电子科技(东莞)有限公司 | 一种双面散热半导体的封装结构及其封装方法 |
CN104600041B (zh) * | 2014-12-25 | 2017-10-24 | 杰群电子科技(东莞)有限公司 | 一种双面散热半导体的封装结构及其封装方法 |
CN104779228A (zh) * | 2015-04-14 | 2015-07-15 | 天津大学 | 一种功率半导体模块三维封装的结构和方法 |
CN104779228B (zh) * | 2015-04-14 | 2018-09-28 | 天津大学 | 一种功率半导体模块三维封装的结构和方法 |
CN108511352A (zh) * | 2017-02-24 | 2018-09-07 | 矽品精密工业股份有限公司 | 电子封装结构及其制法 |
CN109755191A (zh) * | 2017-11-08 | 2019-05-14 | 三星电机株式会社 | 扇出型半导体封装件 |
CN109755191B (zh) * | 2017-11-08 | 2024-03-15 | 三星电子株式会社 | 扇出型半导体封装件 |
CN111211059A (zh) * | 2018-11-22 | 2020-05-29 | 矽品精密工业股份有限公司 | 电子封装件及其制法与散热件 |
TWI708337B (zh) * | 2018-11-22 | 2020-10-21 | 矽品精密工業股份有限公司 | 電子封裝件及其製法與散熱件 |
CN111211059B (zh) * | 2018-11-22 | 2023-07-04 | 矽品精密工业股份有限公司 | 电子封装件及其制法与散热件 |
WO2020103147A1 (zh) * | 2018-11-23 | 2020-05-28 | 北京比特大陆科技有限公司 | 芯片散热结构、芯片结构、电路板和超算设备 |
TWI720497B (zh) * | 2019-05-01 | 2021-03-01 | 鈺橋半導體股份有限公司 | 導熱線路板及其半導體組體 |
CN113363222A (zh) * | 2020-03-06 | 2021-09-07 | 盛合晶微半导体(江阴)有限公司 | 具有散热片的半导体封装结构及其制备方法 |
CN114999934A (zh) * | 2022-07-18 | 2022-09-02 | 威海艾迪科电子科技股份有限公司 | 一种半导体封装结构及其形成方法 |
CN114999934B (zh) * | 2022-07-18 | 2022-10-21 | 威海艾迪科电子科技股份有限公司 | 一种半导体封装结构及其形成方法 |
Also Published As
Publication number | Publication date |
---|---|
CN101752327B (zh) | 2011-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101752327B (zh) | 具有散热结构的半导体封装件 | |
US7719110B2 (en) | Flip chip package including a non-planar heat spreader and method of making the same | |
CN203456452U (zh) | 集成电路封装件 | |
US6603072B1 (en) | Making leadframe semiconductor packages with stacked dies and interconnecting interposer | |
US6630373B2 (en) | Ground plane for exposed package | |
US6060778A (en) | Ball grid array package | |
US8304887B2 (en) | Module package with embedded substrate and leadframe | |
US20060091542A1 (en) | Flip chip package including a heat spreader having an edge with a recessed edge portion and method of making the same | |
US20060110927A1 (en) | Package for a semiconductor device | |
TW565918B (en) | Semiconductor package with heat sink | |
CN103915405A (zh) | 半导体器件和制造半导体器件的方法 | |
CN111477595B (zh) | 散热封装结构和散热封装结构的制作方法 | |
TWI536515B (zh) | 具有散熱結構之半導體封裝元件及其封裝方法 | |
CN103354228A (zh) | 半导体封装件及其制造方法 | |
US7659608B2 (en) | Stacked die semiconductor device having circuit tape | |
TWI388041B (zh) | 具散熱結構之半導體封裝件 | |
TWI239603B (en) | Cavity down type semiconductor package | |
US20080032454A1 (en) | Thermally Enhanced BGA Package Substrate Structure and Methods | |
CN201229938Y (zh) | 芯片封装结构 | |
CN111564417A (zh) | 一种ic封装结构和ic封装方法 | |
CN110620100A (zh) | 一种适用于高密度高功率的封装结构及制造方法 | |
CN101752264B (zh) | 散热型半导体封装结构及其制法 | |
CN102938398A (zh) | 智能电表核心模块的封装结构 | |
KR101708870B1 (ko) | 적층형 반도체 패키지 및 이의 제조방법 | |
CN107958898B (zh) | 一种多芯片框架封装结构及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |