CN103199053B - 沟槽的形成方法及半导体结构 - Google Patents
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Abstract
本发明提供了一种沟槽的形成方法及半导体结构，其中，所述沟槽的形成方法包括：提供半导体衬底；在所述半导体衬底上形成图案化的硬掩膜层，所述图案化的硬掩膜层具有开口，所述图案化的硬掩膜层的厚度为100nm～400nm；以所述图案化的硬掩膜层为掩膜，刻蚀所述半导体衬底，在所述半导体衬底中形成沟槽。通过本发明提供的沟槽的形成方法，无需增加制造工艺、也不增加材料成本，能够通过工艺简单、成本低廉的方法形成有利于多晶硅材料或绝缘材料填充的沟槽。
Description
技术领域
本发明涉及集成电路制造工艺，特别涉及一种沟槽的形成方法及半导体结构。
背景技术
沟槽（Trench）结构的功率器件是目前最流行的功率开关器件之一，它采用在沟槽侧壁生长栅氧化层并填充多晶硅形成栅极，这种沟槽栅结构大大提高了功率器件平面面积的利用效率，使得单位面积可获得更大的器件单元沟道宽度和电流密度，从而使器件获得更大的电流导通能力。
但是，在普通的沟槽结构中，通常沟槽侧壁与沟槽底部为垂直关系，因此，在对沟槽进行填充的过程中，当沟槽上部填充完成时，沟槽下部仍然存在空隙，不能理想填充。为了便于填充所述沟槽，较佳的，所述沟槽为倾斜沟槽（slopedtrench），具体的，请参考图1。如图1所示，在半导体衬底10中形成有沟槽11，所述沟槽11的侧壁110为倾斜侧壁（或者说所述沟槽11的侧壁110与所述半导体衬底表面的夹角a的角度大于0度且小于90度），即所述沟槽11为倾斜沟槽。由于所述沟槽11具有开口大、底部小的特点（即所述沟槽11为倾斜沟槽），由此填充所述沟槽11时，在用于形成功率器件栅极时，能够方便且高质量的将多晶硅材料填充至所述沟槽11中，而在用于浅沟道隔离时，能够方便且高质量的将绝缘材料填充至所述沟槽11中。
现有工艺中，主要借助侧墙结构（spacer）形成倾斜沟槽。如图2所示，在形成沟槽之前，先形成图案化的掩膜层12，所述图案化的掩膜层12具有开口120，所述开口120中形成有侧墙结构13。由此，通过刻蚀工艺在所述半导体衬底10中形成沟槽时，由于侧墙结构13相对掩膜层12较薄，其所起的遮挡作用也较弱，从而能够形成倾斜沟槽。现有工艺以及一些公开的专利文献（例如，专利号为5945352的美国授权专利；专利号为6033968的美国授权专利）中，基本都用到了侧墙结构这一技术，但是，这一技术增加了工艺及材料成本（其往往需要多一道光罩或者成膜技术），从而提高了集成电路制造的成本。因此，提供一种工艺简单、成本低廉的方法形成沟槽且所述沟槽能够便于多晶硅材料或绝缘材料的填充，成了本领域技术人员亟待解决的问题。
发明内容
本发明的目的在于提供一种沟槽的形成方法及半导体结构，以解决现有工艺形成沟槽时，工艺复杂、制造成本高的问题。
为解决上述技术问题，本发明提供一种沟槽的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成图案化的硬掩膜层，所述图案化的硬掩膜层具有开口，所述图案化的硬掩膜层的厚度为100nm～400nm；
以所述图案化的硬掩膜层为掩膜，刻蚀所述半导体衬底，在所述半导体衬底中形成沟槽。
可选的，在所述的沟槽的形成方法中，所述图案化的硬掩膜层的材料为二氧化硅。
可选的，在所述的沟槽的形成方法中，在所述半导体衬底上形成图案化的硬掩膜层包括：
在所述半导体衬底上形成硬掩膜层；
在所述硬掩膜层上形成图案化的光阻层，所述图案化的光阻层具有开口；
以所述图案化的光阻层为掩膜，刻蚀所述硬掩膜层，形成图案化的硬掩膜层，所述图案化的硬掩膜层具有开口。
可选的，在所述的沟槽的形成方法中，所述沟槽包括靠近半导体衬底表面的第一侧壁及与所述第一侧壁相连的第二侧壁，其中，所述第一侧壁与所述半导体衬底表面的夹角的角度为锐角。
可选的，在所述的沟槽的形成方法中，所述图案化的硬掩膜层的厚度为100nm～110nm，所述第一侧壁与所述半导体衬底表面的夹角的角度为15度～18度。
可选的，在所述的沟槽的形成方法中，所述图案化的硬掩膜层的厚度为150nm～160nm，所述第一侧壁与所述半导体衬底表面的夹角的角度为30度～33度。
可选的，在所述的沟槽的形成方法中，所述图案化的硬掩膜层的厚度为200nm～210nm，所述第一侧壁与所述半导体衬底表面的夹角的角度为45度～48度。
可选的，在所述的沟槽的形成方法中，所述图案化的硬掩膜层的厚度为290nm～300nm，所述第一侧壁与所述半导体衬底表面的夹角的角度为72度～75度。
本发明还提供一种半导体结构，包括：半导体衬底；形成于所述半导体衬底中的沟槽，所述沟槽包括靠近半导体衬底表面的第一侧壁及与所述第一侧壁相连的第二侧壁，其中，所述第一侧壁与所述半导体衬底表面的夹角的角度为锐角；及形成于所述沟槽中的多晶硅层或隔离层。
可选的，所述的半导体结构中，所述第一侧壁与所述半导体衬底表面的夹角的角度为15度～18度。
可选的，所述的半导体结构中，所述第一侧壁与所述半导体衬底表面的夹角的角度为30度～33度。
可选的，所述的半导体结构中，所述第一侧壁与所述半导体衬底表面的夹角的角度为45度～48度。
可选的，所述的半导体结构中，所述第一侧壁与所述半导体衬底表面的夹角的角度为72度～75度。
发明人发现，在以厚度为100nm～400nm的图案化的硬掩膜层为掩膜，刻蚀半导体衬底的过程中，靠近开口处的图案化的硬掩膜层易于损伤，从而不能很好的保护其下的半导体衬底，由此能够形成开口大、底部小的沟槽，在形成功率器件的栅极时，可方便且高质量的将多晶硅材料填充至所述沟槽中，或者在形成浅沟槽隔离时，可方便且高质量的将绝缘材料填充至所述沟槽中。通过本发明提供的沟槽的形成方法，无需增加制造工艺、也不增加材料成本，能够通过工艺简单、成本低廉的方法形成有利于多晶硅材料或绝缘材料填充的沟槽。
附图说明
图1是现有技术形成的沟槽示意图；
图2是现有技术中利用侧墙结构形成沟槽的示意图；
图3是本发明实施例的沟槽的形成方法的流程示意图；
图4a～4g是本发明实施例的沟槽的形成方法所形成的结构的示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的沟槽的形成方法及半导体结构作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图3，其为本发明实施例的沟槽的形成方法的流程示意图。如图3所示，所述沟槽的形成方法包括：
S30：提供半导体衬底；
S31：在所述半导体衬底上形成图案化的硬掩膜层，所述图案化的硬掩膜层具有开口，所述图案化的硬掩膜层的厚度为100nm～400nm；
S32：以所述图案化的硬掩膜层为掩膜，刻蚀所述半导体衬底，在所述半导体衬底中形成沟槽。
发明人发现，在以厚度为100nm～400nm的图案化的硬掩膜层为掩膜，刻蚀半导体衬底的过程中，靠近开口处的图案化的硬掩膜层易于损伤，从而不能很好的保护其下的半导体衬底，由此能够形成开口大、底部小的沟槽，在用于形成功率器件的栅极时，可方便且高质量的将多晶硅材料填充至所述沟槽中。由此，通过本实施例提供的沟槽的形成方法，无需增加制造工艺、也不增加材料成本，能够通过工艺简单、成本低廉的方法形成有利于多晶硅填充的沟槽，用于形成功率器件的栅极。
同样地，本发明实施例的沟槽的形成方法可用于将绝缘材料（例如，氧化物材料）方便、高质量地填充到所述沟槽中，从而起到沟槽隔离的作用。
具体的，请参考图4a～4g，其为本发明实施例的沟槽的形成方法所形成的结构的示意图。在本实施例中，以所述沟槽用于形成功率器件的栅极为例，具体的示出了沟槽的形成方法，具体包括：
如图4a所示，提供半导体衬底40，所述半导体衬底40可包括硅衬底。
接着，如图4b所示，在所述半导体衬底40上形成硬掩膜层41，所述硬掩膜层可以选用氧化物或氮化物材料，优选的，所述硬掩膜层41的材料为二氧化硅。所述硬掩膜层41的厚度为100nm～400nm，例如，所述硬掩膜层41的厚度为100nm、110nm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm、200nm、210nm、220nm、230nm、240nm、250nm、260nm、270nm、280nm、290nm、300nm、330nm、350nm、370nm、400nm。
接着，如图4c所示，在所述硬掩膜层41上形成图案化的光阻层42，所述图案化的光阻层42具有开口420（为了便于下文描述，此处称为第一开口420），所述第一开口420暴露出其下的部分硬掩膜层41。
接着，如图4d所示，以所述图案化的光阻层42为掩膜，刻蚀所述硬掩膜层41，形成图案化的硬掩膜层41’，所述图案化的硬掩膜层41’具有开口410（为了与开口420相区分，此处称为第二开口410）。所述第二开口410暴露出其下的部分半导体衬底40。
接着，如图4e所示，剥离所述图案化的光阻层42，暴露出所述图案化的硬掩膜层41’。
如图4f所示，以所述图案化的硬掩膜层41’为掩膜，刻蚀所述半导体衬底40，在所述半导体衬底40中形成沟槽43。由于在以厚度为100nm～400nm的图案化的硬掩膜层41’为掩膜，刻蚀半导体衬底40的过程中，靠近第二开口410处的图案化的硬掩膜层41’易于损伤，从而不能很好的保护其下的半导体衬底40，由此能够形成开口大、底部小的沟槽43，从而可方便且高质量的将多晶硅材料填充至所述沟槽43中。
请继续参考图4f，在本实施例中，所形成的沟槽43包括靠近半导体衬底40表面的第一侧壁430及与所述第一侧壁430相连的第二侧壁431，其中，所述第一侧壁430与所述半导体衬底40表面的夹角b的角度为锐角（例如，大于15度小于90度）。由于所述第一侧壁430与所述半导体衬底40表面的夹角b的角度为锐角（例如，大于15度小于90度），即所述沟槽43具有开口大、底部小的特征，从而可方便且高质量的将多晶硅材料填充至所述沟槽43中。
例如，当所述图案化的硬掩膜层41’的厚度为100nm～110nm时，所述第一侧壁430与所述半导体衬底40表面的夹角b的角度可以为15度～18度；当所述图案化的硬掩膜层41’的厚度为150nm～160nm时，所述第一侧壁430与所述半导体衬底40表面的夹角b的角度可以为30度～33度；当所述图案化的硬掩膜层41’的厚度为200nm～210nm时，所述第一侧壁430与所述半导体衬底40表面的夹角b的角度可以为45度～48度；当所述图案化的硬掩膜层41’的厚度为290nm～300nm时，所述第一侧壁430与所述半导体衬底40表面的夹角b的角度可以为72度～75度。由此，能够形成形状较佳的沟槽43，即具有更好的开口大、底部小的特征，从而可方便且高质量的将多晶硅材料填充至所述沟槽43中。
在本实施例中，进一步提供后续多晶硅层的形成方法，主要包括：在所述沟槽43中填充多晶硅，形成多晶硅层44。由于所述沟槽43具有开口大、底部小的特征，从而能够方便的填充多晶硅，形成质量可靠的多晶硅层44。
由此，本领域的技术人员可以联想到，当所述沟槽结构起隔离作用时，同样，可以方便且高质量地将绝缘材料（例如，氧化物材料）填充至所述沟槽中，形成隔离层。
请参考图4f及图4g，在本实施例中，由此形成的半导体结构包括：半导体衬底40；形成于所述半导体衬底40中的沟槽43，所述沟槽43包括靠近半导体衬底40表面的第一侧壁430及与所述第一侧壁430相连的第二侧壁431，其中，所述第一侧壁430与所述半导体衬底40表面的夹角b的角度为锐角（例如，大于15度小于90度）；及形成于所述沟槽43中的多晶硅层或隔离层44。
优选的，所述第一侧壁430与所述半导体衬底40表面的夹角b的角度为15度～18度；所述第一侧壁430与所述半导体衬底40表面的夹角b的角度为30度～33度；或者所述第一侧壁430与所述半导体衬底40表面的夹角b的角度为45度～48度；或者所述第一侧壁430与所述半导体衬底40表面的夹角b的角度为72度～75度。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (7)
1.一种沟槽的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成图案化的硬掩膜层，所述图案化的硬掩膜层具有开口，所述图案化的硬掩膜层的厚度为100nm～400nm；
以所述图案化的硬掩膜层为掩膜，刻蚀所述半导体衬底，在刻蚀所述半导体衬底的过程中，靠近所述开口处的图案化的硬掩膜层受到损伤而被部分蚀刻，使得被损伤的所述硬掩膜层下方的半导体衬底也会被部分蚀刻，以在所述半导体衬底中形成开口大、底部小的沟槽，所述沟槽包括靠近半导体衬底表面的第一侧壁及与所述第一侧壁相连的第二侧壁，其中，所述第一侧壁与所述半导体衬底表面的夹角的角度为锐角，所述第二侧壁位于所述半导体衬底中。
2.如权利要求1所述的沟槽的形成方法，其特征在于，所述图案化的硬掩膜层的材料为二氧化硅。
3.如权利要求1所述的沟槽的形成方法，其特征在于，在所述半导体衬底上形成图案化的硬掩膜层包括：
在所述半导体衬底上形成硬掩膜层；
在所述硬掩膜层上形成图案化的光阻层，所述图案化的光阻层具有开口；
以所述图案化的光阻层为掩膜，刻蚀所述硬掩膜层，形成图案化的硬掩膜层，所述图案化的硬掩膜层具有开口。
4.如权利要求1所述的沟槽的形成方法，其特征在于，所述图案化的硬掩膜层的厚度为100nm～110nm，所述第一侧壁与所述半导体衬底表面的夹角的角度为15度～18度。
5.如权利要求1所述的沟槽的形成方法，其特征在于，所述图案化的硬掩膜层的厚度为150nm～160nm，所述第一侧壁与所述半导体衬底表面的夹角的角度为30度～33度。
6.如权利要求1所述的沟槽的形成方法，其特征在于，所述图案化的硬掩膜层的厚度为200nm～210nm，所述第一侧壁与所述半导体衬底表面的夹角的角度为45度～48度。
7.如权利要求1所述的沟槽的形成方法，其特征在于，所述图案化的硬掩膜层的厚度为290nm～300nm，所述第一侧壁与所述半导体衬底表面的夹角的角度为72度～75度。
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